DE102016118509A1 - Silizium-auf-Isolator (SOI)-Struktur und Herstellungsverfahren - Google Patents

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Abstract

Vorliegende Ausführungsformen stellen ein SOI-Substrat sowie ein Herstellungsverfahren dafür bereit. Das Herstellungsverfahren des SOI-Substrats umfasst: Bereitstellen eines ersten Substrats, wobei eine erste dielektrische Schicht auf dem ersten Substrat gebildet wird; Implantieren von Deuteriumionen in das erste Substrat, wobei eine Deuteriumstörstellenschicht in dem ersten Substrat bei einer vorgegebenen Tiefe gebildet wird; Bereitstellen eines zweiten Substrats, wobei eine zweite dielektrische Schicht auf dem zweiten Substrat gebildet wird und mit der ersten dielektrischen Schicht verbunden wird; Durchführen eines Tempervorgangs, wobei Mikrobläschen in der Deuteriumstörstellenschicht gebildet werden; und Schneiden des ersten Substrats von der Deuteriumstörstellenschicht, um das SOI-Substrat zu erhalten.

Description

  • AUFNAHME DURCH BEZUGNAHME
  • Diese Anmeldung beansprucht die Priorität der chinesischen Patentanmeldung Nr. 201510683914.7 , eingereicht am 20. Oktober 2015, deren Inhalte in ihrer Gesamtheit in der vorliegenden Anmeldung durch Bezugnahme für alle Zwecke aufgenommen sind.
  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung betrifft eine Halbleiterherstellungstechnologie, und insbesondere ein Silizium-auf-Isolator(SOI)-Substrat und ein Herstellungsverfahren hierfür.
  • HINTERGRUND
  • Das Silizium-auf-Isolator (SOI) Substrat ist eine Art von Substrat zur Herstellung von integrierten Schaltungen. Im Vergleich zu dem gegenwärtig weitverbreitet eingesetzten Bulk-Siliziumsubstrat weist das SOI-Substrat mehrere Vorteile auf, wie etwa die Tatsache, dass die das SOI-Substrat verwendenden integrierten Schaltungen eine kleine parasitäre Kapazität, eine hohe Integrationsdichte, weniger Kurzkanaleffekte und eine hohe Geschwindigkeit besitzen, und eine dielektrische Isolation der Vorrichtung in den integrierten Schaltungen vornehmen könnten, um einen parasitären Einrast-Effekt, auch Latch-Effekt genannt, zu beseitigen.
  • Die drei ausgereifteren Herstellungsverfahren des SOI-Substrats umfassen gegenwärtig das SIMOX (Separation-by-Implantation-of-Oxygen-Verfahren), Siliziumwafer-Bonding-Verfahren und „Smart-Cut”-Verfahren. Jedoch besteht in der gegenwärtigen Technologie der Herstellungsverfahren des SOI-Substrats weiterhin der Mangel dahingehend, dass die Leistung der Vorrichtung beeinträchtigt wird.
  • ZUSAMMENFASSUNG
  • Somit besteht eine Aufgabe der vorliegenden Erfindung darin, ein Silizium-auf-Isolator(SOI)-Substrat und ein Herstellungsverfahren hierfür bereitzustellen, welche den Mangel der auf dem SOI-Substrat gebildeten Vorrichtung ohne Wasserstofftempern beseitigen können.
  • Um die oben genannten Aufgaben zu lösen, umfasst das Herstellungsverfahren eines Silizium-auf-Isolator(SOI)-Substrats die Schritte: Bereitstellen eines ersten Substrats, wobei eine erste dielektrische Schicht auf dem ersten Substrat gebildet wird, Implantieren von Deuteriumionen in das erste Substrat, wobei eine Deuteriumstörstellenschicht in dem ersten Substrat bei einer vorgegebenen Tiefe gebildet wird, Bereitstellen eines zweiten Substrats, wobei eine zweite dielektrische Schicht auf dem zweiten Substrat gebildet wird und mit der ersten dielektrischen Schicht verbunden wird, Durchführen eines Tempervorgangs, wobei Mikrobläschen in der Deuteriumstörstellenschicht gebildet werden, und Schneiden des ersten Substrats aus der Deuteriumstörstellenschicht, um das SOI-Substrat zu erhalten.
  • Gemäß einem Aspekt der vorliegenden Offenbarung wird das zweite Substrat als das Siliziumsubstrat des SOI-Substrats betrachtet, die erste dielektrische Schicht und die zweite dielektrische Schicht werden als Isolationsschicht der SOI-Substrats betrachtet, und ein Teil des ersten Substrats zwischen der Deuteriumstörstellenschicht und der ersten dielektrischen Schicht wird als obere Siliziumschicht des SOI-Substrats betrachtet.
  • In einem Aspekt der vorliegenden Offenbarung weist die obere Siliziumschicht die Deuteriumionen auf.
  • In einem Aspekt der vorliegenden Offenbarung umfasst das Herstellungsverfahren ferner den Schritt des Durchführens eines chemisch-mechanischen Polierens (CMP) der oberen Siliziumschicht.
  • In einem Aspekt der vorliegenden Offenbarung beträgt die vorgegebene Tiefe zwischen 50 nm und 200 nm.
  • In einem Aspekt der vorliegenden Offenbarung weist die erste dielektrische Schicht Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4) oder Aluminiumnitrid (AlN) auf, und die Dicke der ersten dielektrischen Schicht beträgt zwischen 0,1 nm und 200 nm.
  • In einem Aspekt der vorliegenden Offenbarung beträgt die Implantationsenergie der Deuteriumionen zwischen 1 KeV und 500 KeV, und die Störstellendichte der Deuteriumionen beträgt zwischen 1,0 × 1014/cm3 und 1,0 × 1018/cm3 beim Implantieren der Deuteriumionen in das erste Substrat.
  • In einem Aspekt der vorliegenden Offenbarung umfasst der Schritt des Implantierens der Deuteriumionen in das erste Substrat das Implantieren von Deuterium-Plasma-Immersionsionen in das erste Substrat, wobei die Implantationsenergie der Deuterium-Plasma-Immersionsionen zwischen 500 eV und 5 KeV liegt, und die Störstellendichte der Deuterium-Plasma-Immersions-Ionen zwischen 1,0 × 1014/cm3 und 1,0 × 1018/cm3 liegt.
  • In einem Aspekt der vorliegenden Offenbarung weist die zweite dielektrische Schicht Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4) oder Aluminiumnitrid (AlN) auf, und die Dicke der zweiten dielektrischen Schicht liegt zwischen 0,05 nm und 10 nm.
  • In einem Aspekt der vorliegenden Offenbarung wird die erste dielektrische Schicht mit der zweiten dielektrischen Schicht bei zwischen 300 und 400 Grad Celsius (°C) verbunden.
  • In einem Aspekt der vorliegenden Offenbarung wird der Tempervorgang bei zwischen 600 und 800 Grad Celsius (C°) durchgeführt.
  • In einer beispielhaften Ausführungsform wird ein Silizium-auf-Isolator(SOI)-Substrat bereitgestellt. Das SOI-Substrat weist ein Silizium-Substrat, eine auf dem Siliziumsubstrat gebildete Isolationsschicht und eine auf der Isolationsschicht gebildete obere Siliziumschicht auf, und die obere Siliziumschicht weist Deuteriumionen auf.
  • Das Verfahren der vorliegenden Erfindung umfasst das Implantieren von Deuteriumionen in das erste Substrat. Da die Masse der Deuteriumionen groß ist, existieren die Deuteriumionen in dem ersten Substrat nach dem Flühvorgang immer noch, so dass die obere Schicht des SOI-Substrats die Deuteriumionen aufweist. Bei der Bildung der Vorrichtung auf dem SOI-Substrat in der vorliegenden Erfindung, wie etwa die Gate-Oxidationsschicht oder Schnittstelle, könnten die Deuteriumionen heraus diffundiert werden und mit nicht gesättigten Bindungen an der Schnittstelle verbunden werden, um eine stabilere Struktur zu erhalten. Im Übrigen könnten die Deuteriumionen den in der Vorrichtung beste Mangel beseitigen, einen Hot-Carrier-Tunnelfeldeffekt ohne Wasserstofftempern zu vermeiden. Deshalb vereinfacht das Verfahren der vorliegenden Erfindung den Herstellungsprozess und verbessert die Vorrichtungsleistung und Zuverlässigkeit.
  • Die vorgenannten beispielhaften Ausführungsformen sind nicht beschränkt und könnten wahlweise in anderen hierin beschriebenen Ausführungsformen aufgenommen sein.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Beispielhafte Ausführungsformen werden einfacher aus der folgenden detaillierten Beschreibung im Zusammenhang mit der beigefügten Zeichnungen verstanden, in denen:
  • 1 ein Ablaufdiagramm eines Herstellungsverfahrens eines Silizium-auf-Isolator(SOI)-Substrats gemäß einer Ausführungsform der vorliegenden Offenbarung ist;
  • 2 eine Querschnittansicht ist, die das erste Substrat gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt;
  • 3 eine Querschnittansicht ist, welche die Implantation von Deuteriumionen in das erste Substrat gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt;
  • 4 eine Querschnittansicht ist, welche die erste dielektrische Schicht verbunden mit der zweiten dielektrischen Schicht gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt;
  • 5 eine Querschnittansicht ist, die in der Deuteriumstörstellenschicht gebildete Mikrobläschen gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt; und
  • 6 eine Querschnittsansicht ist, die das Schneiden des ersten Substrats aus der Deuteriumstörstellenschicht gemäß einer Ausführungsform der vorliegenden Offenbarung zeigt.
  • DETAILLIERTE BESCHREIBUNG
  • Die nachfolgende detaillierte Beschreibung in Zusammenhang mit den Zeichnungen eines Silizium-auf-Isolator(SOI)-Substrats und einem Herstellungsverfahren dafür der vorliegenden Erfindung stellt die bevorzugten Ausführungsformen dar. Es sei angemerkt, dass ein Fachmann die hierin beschriebene vorliegende Erfindung modifizieren kann, um die vorteilhafte Wirkung der vorliegenden Erfindung zu erreichen. Deshalb sollte die nachfolgende Beschreibung als für einen Fachmann wohlbekannt verstanden werden, jedoch nicht als Beschränkung der vorliegenden Erfindung verstanden werden.
  • Der Grundgedanke der vorliegenden Erfindung beruht darauf, das SOI-Substrat und ein Herstellungsverfahren hierfür bereitzustellen. Das Verfahren umfasst das Implantieren von Deuteriumionen in das erste Substrat. Da die Masse der Deuteriumionen groß ist, existieren die Deuteriumionen in dem ersten Substrat nach dem Tempervorgang immer noch, so dass die obere Schicht des SOI-Substrats die Deuteriumionen aufweist. Bei der Bildung der Vorrichtung auf dem SOI-Substrat in der vorliegenden Erfindung, wie etwa der Gate-Oxidationsschicht oder Schnittstelle, könnten die Deuteriumionen heraus diffundiert werden und mit nicht gesättigten Bindungen an der Schnittstelle verbunden werden, um eine stabilere Struktur zu erhalten. Im Übrigen könnten die Deuteriumionen den in der Vorrichtung bestandenen Mangel beseitigen, einen Hot-Carrier-Tunnelfeldeffekt ohne Wasserstofftempern zu vermeiden. Deshalb vereinfacht das Verfahren der vorliegenden Erfindung den Herstellungsprozess und verbessert die Vorrichtungsleistung und Zuverlässigkeit.
  • Die nachfolgende Beschreibung würde in Zusammenhang mit den Zeichnungen des SOI-Substrats und Herstellungsverfahrens dafür der vorliegenden Erfindung beschrieben werden. 1 zeigt ein Ablaufdiagramm eines Herstellungsverfahrens des SOI-Substrats gemäß einer Ausführungsform der vorliegenden Offenbarung, und die 2 bis 6 zeigen jeweils Querschnittansichten von jedem Schritt des Herstellungsverfahrens, wobei das Verfahren umfasst:
    Durchführen von Schritt S1: Unter Bezugnahme auf 2, Bereitstellen eines ersten Substrats 100, wobei das erste Substrat 100 einkristallines Siliziumsubstrat ist, und eine erste dielektrische Schicht 110 wird auf dem ersten Substrat 100 gebildet. In der vorliegenden Ausführungsform könnte die erste dielektrische Schicht 110 durch ein Verfahren der chemischen Gasphasenabscheidung (CVD) gebildet werden. Die erste dielektrische Schicht 110 könnte Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4) oder Aluminiumnitrid (AlN) aufweisen, und die Dicke der ersten dielektrischen Schicht 110 kann zwischen 0,1 nm und 200 nm betragen, wie etwa 10 nm, 50 nm, 100 nm oder 150 nm.
  • Durchführen von Schritt S2: In Bezugnahme auf 3, Implantieren von Deuteriumionen D+ in das erste Substrat 100. Es dürfte sich verstehen, dass mit Deuteriumionen D+ das Isotop von Wasserstoff gemeint ist, es jedoch eine größere Masse als Wasserstoff besitzt. In der vorliegenden Ausführungsform wird eine Deuteriumstörstellenschicht 120 in dem ersten Substrat 100 bei einer vorgegebenen Tiefe H gebildet, nachdem Deuteriumionen D+ in das erste Substrat 100 implantiert wurden, wobei die vorgegebene Tiefe H zwischen 50 nm und 200 nm liegen kann. Im Übrigen kann bei der Implantation der Deuteriumionen D+ in das erste Substrat 100 die Implantationsenergie der Deuteriumionen D+ zwischen 1 KeV und 500 KeV, wie etwa 10 KeV, 50 KeV, 100 KeV, 200 KeV, 350 KeV oder 450 KeV liegen, und die Störstellendichte der Deuteriumionen D+ kann 1,0 × 1014/cm3 und 1,0 × 1018/cm3 liegen, wie etwa bei 1,2 × 1014/cm3, 2,02 × 1015/cm3, oder 3,5 × 1017/cm3. Im Übrigen kann der Schritt des Implantierens der Deuteriumionen D+ in das erste Substrat 100 das Implantieren von Deuterium-Plasma-Immersionsionen in das erste Substrat 100 umfassen, wobei die Implantationsenergie der Deuterium-Plasma-Immersionsionen zwischen 500 eV und 5 KeV liegen kann, und die Störstellendichte der Deuterium-Plasmai-Immersionsionen kann zwischen 1,0 × 1014/cm3 und 1,0 × 1018/cm3 liegen. Es sei angemerkt, dass eine Spurenmenge der Deuteriumionen D+ sowohl in der Deuteriumstörstellenschicht 120 als auch in der ersten dielektrischen Schicht 110 existieren.
  • Durchführen von Schritt S3: In Bezugnahme auf 4, Bereitstellen eines zweiten Substrats 200, wobei das zweite Substrat 200 ein einkristallines Siliziumsubstrat ist, und eine zweite dielektrische Schicht 210 auf dem zweiten Substrat 200 gebildet wird. In der vorliegenden Ausführungsform könnte die zweite dielektrische Schicht 210 durch ein CVD-Verfahren gebildet werden. Die zweite dielektrische Schicht 210 könnte SiO2, Si3N4 oder AlN aufweisen und die Dicke der zweiten dielektrischen Schicht kann zwischen 0,05 nm und 10 nm sein. Die erste dielektrische Schicht 110 könnte mit der zweiten dielektrischen Schicht 210 bei zwischen 300 und 400 Grad Celsius (°C) verbunden werden, so dass die erste dielektrische Schicht 110 mit der zweiten dielektrischen Schicht 210 fester verbunden werden könnte. In der vorliegenden Ausführungsform werden die erste dielektrische Schicht 110 und die zweite dielektrische Schicht 210 als Isolationsschicht des SOI-Substrats betrachtet, und sie könnten aus den gleichen Materialien oder aus unterschiedlichen Materialien hergestellt sein.
  • Durchführen von Schritt S4: Unter Bezugnahme auf 5, Durchführen eines Tempervorgangs zur Strukturierung der ersten dielektrischen Schicht 110 und der zweiten dielektrischen Schicht 210 nach dem Bonden. Mikrobläschen werden in der Deuteriumstörstellenschicht 10 gebildet, nachdem die Deuteriumionen D+ in der Deuteriumstörstellenschicht 120 getempert wurden, so dass eine poröse und lockere Struktur in der Deuteriumstörstellenschicht 120 gebildet wird, die dazu geeignet ist, im Anschluss das erste Substrat 100 heraus zu trennen. In der vorliegenden Ausführungsform wird die Deuteriumstörstellenschicht 120 bei zwischen 600 und 800°C getempert. Ferner noch, da das Deuteriumion größer ist als das Wasserstoffion, sind die Deuteriumionen D+ nach dem Tempern immer noch in dem ersten Substrat 100 vorhanden.
  • Durchführen von Schritt S5: Unter Bezugnahme auf 6, Schneiden des ersten Substrats 100 aus der Deuteriumstörstellenschicht 120 durch ein Schneidmesser, um das erste Substrat 100 von dem zweiten Substrat 200 zu entfernern und das SOI-Substrat 300 zu erhalten. Es dürfte ersichtlich sein, dass das zweite Substrat 200 als Siliziumsubstrat des SOI-Substrats 300 betrachtet wird, und die erste dielektrische Schicht 110 und die zweite dielektrische Schicht 210 werden als Isolationsschicht 320 des SOI-Substrats 300 betrachtet. Der Teil des ersten Substrats 100 zwischen der Deuteriumstörstellenschicht 120 und der ersten dielektrischen Schicht 110 wird als obere Siliziumschicht 310 des SOI-Substrats 300 betrachtet. In der vorliegenden Ausführungsform, nach dem Schneiden des ersten Substrats 100, umfasst das Herstellungsverfahren des SOI-Substrats 300 ferner einen Vorgang des chemisch-mechanischen Polierens (CMP) auf der oberen Siliziumschicht 310, um eine unebene Oberfläche der oberen Siliziumschicht 310 zu beseitigen, die auf den Schneidvorgang zurückzuführen ist. Im Übrigen könnte das erste Substrat 100' nach dem Schneiden für die Herstellung von weiterem bzw. nachfolgendem SOI-Substrat wiederverwendet werden.
  • Entsprechend weist das SOI-Substrat 300 unter Bezugnahme auf 6 das Siliziumsubstrat 200, die auf dem Siliziumsubstrat 200 gebildete Isolationsschicht 320 und die auf der Isolationsschicht 320 gebildete obere Siliziumschicht 310 auf, wobei das SOI-Substrats 300 durch das oben erwähnte Herstellungsverfahren hergestellt wurde. In der vorliegenden Ausführungsform ist das Siliziumsubstrat 200 das zweite Siliziumsubstrat, und die Isolationsschicht 320 weist die erste dielektrische Schicht 110 und die zweite dielektrische Schicht 210 auf. Die erste dielektrische Schicht 110 und die zweite dielektrische Schicht 210 weisen Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4) oder Aluminiumnitrid (AlN) auf. Die obere Siliziumschicht 310 ist ein Teil des ersten Substrats 100, und die obere Siliziumschicht 310 weist Deuteriumionen auf. Deshalb könnten bei der Bildung der Vorrichtung auf dem SOI-Substrats in der vorliegenden Erfindung, wie etwa der Gate-Oxidationsschicht oder Schnittstelle, die Deuteriumionen heraus diffundiert und mit nicht gesättigten Bindungen an der Schnittstelle verbunden werden, um eine stabilere Struktur zu erhalten. Im Übrigens könnten die Deuteriumionen den in der Vorrichtung bestehenden Mangel beseitigen, einen Hot-Carrier-Tunnelfeldeffekt ohne Wasserstofftempern zu vermeiden. Deshalb vereinfacht das Verfahren der vorliegenden Erfindung den Herstellungsprozess und verbessert die Vorrichtungsleistung und Zuverlässigkeit.
  • Vor allem da die Masse der Deuteriumionen groß ist sind die Deuteriumionen nach dem Tempern noch in dem ersten Substrat vorhanden, so dass die obere Siliziumschicht des SOI-Substrats die Deuteriumionen aufweist. Bei der Bildung der Vorrichtung auf dem SOI-Substrat in der vorliegenden Erfindung, wie etwa der Gate-Oxidationsschicht oder Schnittstelle, könnten die Deuteriumionen heraus diffundiert und mit nicht gesättigten Bindungen an der Schnittstelle verbunden werden, um die stabilere Struktur zu erhalten. Im Übrigen könnten die Deuteriumionen den in der Vorrichtung bestehenden Mangel beseitigen, einen Hot-Carrier-Tunnelfeldeffekt ohne Wasserstofftempern zu vermeiden. Deshalb vereinfacht das Verfahren der vorliegenden Erfindung den Herstellungsprozess und verbessert die Vorrichtungsleistung und Zuverlässigkeit.
  • Obgleich verschiedene Ausführungsformen gemäß den offenbarten Prinzipien oben beschrieben wurden, sei angemerkt, dass sie lediglich beispielhaft vorgestellt wurden und nicht beschränkend sind. Somit sollten die Breite sowie der Schutzumfang der beispielhaften Ausführungsform(en) durch keine der oben beschriebenen Ausführungsformen beschränkt sein, sondern gemäß den Ansprüchen und deren sich aus dieser Offenbarung ergebenen Entsprechungen definiert sein. Ferner werden die obigen Vorteile und Merkmale in beschriebenen Ausführungsformen bereitgestellt, sollen jedoch die Anwendung solcher veröffentlichten Ansprüche nicht auf Verfahren und Strukturen, die einen oder alle der obigen Vorteile erzielen, beschränken.
  • Zudem sind die Überschriften hier aus Konsistenz mit den Vorschlägen aus 37 C.F.R. 1.77 bereitgestellt oder um organisatorische Hinweise bereitzustellen. Diese Überschriften sollen die in einem der Ansprüche beschriebene(n) Erfindung(en) nicht beschränken oder kennzeichnen. Insbesondere soll eine Beschreibung einer Technologie unter „Hintergrund” nicht als Erlaubnis ausgelegt werden, dass Technologie gleich Stand der Technik für eine der Erfindungen in dieser Offenbarung ist. Ferner sollte jede Bezugnahme in dieser Offenbarung auf „Erfindung” im Singular nicht zur Argumentation verwendet werden, dass es nur einen einzelnen neuartigen Punkt in dieser Offenbarung gäbe. Mehrere Erfindungen können gemäß den Beschränkungen der mehreren aus dieser Offenbarung hervorgehenden Ansprüche angegeben sein, und solche Ansprüche definieren entsprechend die Erfindung(en), und deren Entsprechungen, die davon geschützt werden. Unter allen Umständen soll der Schutzumfang solcher Ansprüche an ihren eigenen Vorzügen in Anbetracht dieser Offenbarung betrachtet werden, jedoch nicht von den hier enthaltenen Überschriften beschränkt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • CN 201510683914 [0001]
  • Zitierte Nicht-Patentliteratur
    • 37 C.F.R. 1.77 [0037]

Claims (10)

  1. Herstellungsverfahren eines Silizium-auf-Isolator(SOI)-Substrats, umfassend die Schritte: Bereitstellen eines ersten Substrats, wobei eine erste dielektrische Schicht auf dem ersten Substrat gebildet wird; Implantieren von Deuteriumionen in das erste Substrat, wobei eine Deuteriumstörstellenschicht in dem ersten Substrat bei einer vorgegebenen Tiefe gebildet wird; Bereitstellen eines zweiten Substrats, wobei eine zweite dielektrische Schicht auf dem zweiten Substrat gebildet und mit der ersten dielektrischen Schicht verbunden wird; Durchführen eines Tempervorgangs, wobei Mikrobläschen in der Deuteriumstörstellenschicht gebildet werden; und Schneiden des ersten Substrats von der Deuteriumstörstellenschicht, um das SOI-Substrat zu erhalten.
  2. Verfahren nach Anspruch 1, wobei das zweite Substrat als Siliziumsubstrat des SOI-Substrats betrachtet wird, die erste dielektrische Schicht und die zweite dielektrische Schicht als Isolationsschicht des SOI-Substrats betrachtet werden, ein Teil des ersten Substrats zwischen der Deuteriumstörstellenschicht und der ersten dielektrischen Schicht als obere Siliziumschicht des SOI-Substrats betrachtet wird, und die obere Siliziumschicht die Deuteriumionen aufweist.
  3. Verfahren nach Anspruch 2, ferner umfassend den Schritt des Durchführens eines chemisch-mechanischen Polierens (CMP) der oberen Siliziumschicht.
  4. Verfahren nach Anspruch 1, wobei die erste dielektrische Schicht und die zweite dielektrische Schicht Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4) oder Aluminiumnitrid (AlN) aufweisen, die Dicke der ersten dielektrischen Schicht zwischen 0,1 nm und 200 nm beträgt, die Dicke der zweiten dielektrischen Schicht zwischen 0,05 nm und 10 nm beträgt, und die vorgegebene Tiefe zwischen 50 nm und 200 nm beträgt.
  5. Verfahren nach Anspruch 1, wobei die Implantationsenergie der Deuteriumionen zwischen 1 KeV und 500 KeV beträgt, die Störstellendichte der Deuteriumionen zwischen 1,0 × 1014/cm3 und 1,0 × 1018/cm3 bei der Implantation der Deuteriumionen in das erste Substrat beträgt.
  6. Verfahren nach Anspruch 1, wobei der Schritt des Implantierens der Deuteriumionen in das erste Substrat das Implantieren von Deuteriumplasmaimmersionsionen in das erste Substrat umfasst, wobei die Implantationsenergie der Deuteriumplasmaimmersionsionen zwischen 500 eV und 5 KeV beträgt, und die Störstellendichte der Deuteriumplasmaimmersionsionen zwischen 1,0 × 1014/cm3 und 1,0 × 1018/cm3 ist.
  7. Verfahren nach Anspruch 1, wobei die erste dielektrische Schicht mit der zweiten dielektrischen Schicht bei zwischen 300 und 400 Grad Celsius (°C) verbunden wird.
  8. Verfahren nach Anspruch 1, wobei der Tempervorgang bei zwischen 600 und 800 Grad Celsius (°C) durchgeführt wird.
  9. Silizium-auf-Isolator (SOI) Substrat, aufweisend ein Siliziumsubstrat, eine auf dem Siliziumsubstrat gebildete Isolationsschicht und eine auf der Isolationsschicht gebildete obere Siliziumschicht, wobei das SOI-Substrat durch das Herstellungsverfahren gemäß Anspruch 1 hergestellt wird, und die obere Siliziumschicht die Deuteriumionen aufweist.
  10. SOI-Substrat nach Anspruch 9, wobei die Isolationsschicht Siliziumdioxid (SiO2), Siliziumnitrid (Si3N4) oder Aluminiumnitrid (AlN) aufweist.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107154378B (zh) * 2016-03-03 2020-11-20 上海新昇半导体科技有限公司 绝缘层上顶层硅衬底及其制造方法
CN107845635A (zh) * 2017-10-31 2018-03-27 长江存储科技有限责任公司 一种存储结构及其形成方法
CN111435637A (zh) * 2019-01-11 2020-07-21 中国科学院上海微系统与信息技术研究所 图形化结构的soi衬底的制备方法
CN115881618A (zh) * 2021-09-28 2023-03-31 苏州华太电子技术股份有限公司 半导体结构的制作方法以及半导体结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150239A (en) * 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
JPH11330438A (ja) * 1998-05-08 1999-11-30 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US5909627A (en) * 1998-05-18 1999-06-01 Philips Electronics North America Corporation Process for production of thin layers of semiconductor material
US6544862B1 (en) * 2000-01-14 2003-04-08 Silicon Genesis Corporation Particle distribution method and resulting structure for a layer transfer process
FR2811807B1 (fr) * 2000-07-12 2003-07-04 Commissariat Energie Atomique Procede de decoupage d'un bloc de materiau et de formation d'un film mince
JP2002076336A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置およびｓｏｉ基板
DE10224160A1 (de) * 2002-05-31 2003-12-18 Advanced Micro Devices Inc Eine Diffusionsbarrierenschicht in Halbleitersubstraten zur Reduzierung der Kupferkontamination von der Rückseite her
US20060270192A1 (en) * 2005-05-24 2006-11-30 International Business Machines Corporation Semiconductor substrate and device with deuterated buried layer
EP1993127B1 (de) * 2007-05-18 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Verfahren zur Herstellung eines SOI-Substrats
US7781306B2 (en) * 2007-06-20 2010-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same
JP5463017B2 (ja) * 2007-09-21 2014-04-09 株式会社半導体エネルギー研究所 基板の作製方法
JP5522917B2 (ja) * 2007-10-10 2014-06-18 株式会社半導体エネルギー研究所 Ｓｏｉ基板の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
37 C.F.R. 1.77

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