DE102008009411A1 - Verfahren zum Herstellen eines Halbleiterelements und Halbleiterelement - Google Patents

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Abstract

Bei einem Verfahren zum Herstellen eines Halbleiterelements wird ein Versetzungsbereich zwischen einet, wobei der Versetzungsbereich eine Vielzahl von Versetzungen aufweist. Erste Zwischengitterplatzdefekte in der ersten Schicht werden zumindest teilweise eliminiert unter Verwendung der Versetzungen in dem Versetzungsbereich. Ferner werden Leerstellen in der zweiten Schicht gebildet. Zweite Zwisch zumindest teilweise eliminiert unter Verwendung der Leerstellen in der zweiten Schicht.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterelements und ein Halbleiterelement.
  • Es ist wünschenswert, die Skalierbarkeit von MOS-Einrichtungen bzw. MOS-Devices (MOS: Metal Oxide Semiconductor = Metall-Oxid-Halbleiter) wie zum Beispiel MOS-Feldeffekttransistoren (MOSFET) unter Verwendung planarer Bulk-CMOS-Technologien (CMOS: Complementary Metal Oxide Semiconductor = Komplementär-MOS) über den 45-nm-Technologieknoten hinaus aufrecht zu erhalten. In diesem Zusammenhang sind Verfahren zum effektiven Unterdrücken von TED (Transient Enhanced Diffusion = vorübergehend verstärkte Diffusion) erwünscht, um das Skalieren der MOSFET-Gate-Länge fortzusetzen.
  • Gemäß dem internationalen Technologiefahrplan für Halbleiter (ITRS: International Technology Roadmap for Semiconductors) wird das Skalieren über den 45-nm-Technologieknoten hinaus unter Verwendung planarer Bulk-CMOS-Einrichtungen sehr schwierig aufgrund des so genannten "materialbegrenzten Device-Skalierens" (Material Limited Device Scaling). Insbesondere sollte der Poly-Längen-Abstand (Poly Length Spacing) verringert werden aufgrund von Kurzkanaleffekten, welche hauptsächlich durch eine vorübergehend verstärkte Diffusion (TED: Transient Enhanced Diffusion) verursacht werden. Um die Kurzkanaleffekte zu verringern und die Skalierbarkeit des Poly-Gates zu erhalten, wurde unlängst die Verwendung von Laser-Temperungs-Prozessen vorgeschlagen. Jedoch hat sich herausgestellt, dass Übergänge (Junctions), welche mittels Laser-Temperns (Laser Annealing) erzeugt wurden, eine schlechte thermische Stabilität aufweisen, verursacht durch eine Dotierstoffdeaktivierung während nachfolgender Niedertemperatur-Behandlungen.
  • Es ist mittlerweite akzeptiert, dass sowohl die Dotierstoffdeaktivierung als auch die vorübergehend verstärkte Diffusion (TED) die Folge von ein und demselben treibenden Mechanismus sind, nämlich einer Selbst-Zwischengitterplatz-Übersättigung, welche resultiert als ein unerwünschter Nebeneffekt einer Implantation von niederenergetischen Dotierstoffatomen (zum Beispiel Bor-Atomen) in Substratschichten hinein (zum Beispiel Silizium-Substratschichten).
  • Im Rahmen dieser Anmeldung wird mit dem Ausdruck "Selbst-Zwischengitterplatzdefekt" (self-interstitial) ein bestimmter Typ eines eindimensionalen Punktdefekts in einem Kristallgitter bezeichnet. Insbesondere wird unter einem "Selbst-Zwischengitterplatzdefekt" ein Atom verstanden, welches sich auf einer Position zwischen normalen Gitteratomen befindet, d. h., auf einem Zwischengitterplatz. Die Kennzeichnung "Selbst" weist darauf hin, dass das Zwischengitterplatzdefekt-Atom vom selben Typ ist wie die normalen Gitteratome. Zum Beispiel bezeichnet in einem Silizium-Substrat ein Selbst-Zwischengitterplatzdefekt ein Silizium-Atom, welches auf einem Zwischengitterplatz sitzt. In der nachfolgenden Beschreibung werden die Bezeichnungen "Selbst-Zwischengitterplatzdefekt", "Zwischengitterplatzdefekt" und "zwischengitterplatzartiger Defekt" synonym verwendet.
  • Es ist weitgehend akzeptiert, dass die Dotierstoffdeaktivierung (zum Beispiel die Deaktivierung von Bor-Dotieratomen bzw. die Bor-Deaktivierung) bei niedrigen Temperaturen aufgrund der Bildung von unbeweglichen Dotierstoff-Zwischengitterplatzdefekt-Clustern (zum Beispiel Bor-Zwischengitterplatzdefekt-Clustern) erfolgt.
  • Um hochgradig aktive P+/N-Übergänge zu erzeugen, welche für den 45-nm-Technologieknoten geeignet sind, wurde eine Kombination aus einer Spitzen-Temperung (Spike Annealing) und einer Laser-Temperung (Laser Annealing) in den C45-Prozessfluss eingeführt. Mit der Einführung einer Spitzen-Temperung obendrein zu dem Laser-Prozessieren kann eine Bor-Deaktivierung effektiv unterdrückt werden. Der Nachteil dieses herkömmlichen Verfahrens besteht jedoch darin, dass die Kombination aus Spitzen-Temperung und Laser-Temperung tiefe Übergänge erzeugt, welche für den 32-nm-Technologieknoten nicht geeignet sind.
  • Ein herkömmliches Verfahren zum Unterdrücken von Bor-TED besteht darin, unter Verwendung einer hochenergetischen Silizium-Implantation einen Überschuss an Leerstellen (V) zu erzeugen. Unglücklicherweise werden durch die Kollisionskaskaden auch Selbst-Zwischengitterplatzdefekte (I) erzeugt, und deshalb eliminiert unter normalen Bedingungen die Bulk-Rekombination der Zwischengitterplatzdefekte mit den Leerstellen auch den Leerstellenüberschuss, welcher mittels der hochenergetischen Silizium-Implantation erzeugt wurde. Dieser Prozess wird gewöhnlich als dynamisches Ausheilen (Dynamical Annealing) bezeichnet, da er während des Implantationsprozesses selbst oder während der ersten Millisekunden des nachfolgenden thermischen Temperungsprozesses erfolgt. Eine herkömmliche Art zum Vermeiden des dynamischen Ausheilens besteht darin, die vergrabene Oxidschicht eines Silizium-auf-Isolator-Substrats (SOI-Substrat, SOI: Silicon an Insulator) als Barriere zu verwenden für die Zwischengitterplatzdefekt-Diffusion in Richtung der Oberfläche. Auf diese Weise ist es möglich, die Leerstellenpopulation und die Zwischengitterplatzdefektpopulation voneinander zu trennen, wodurch es ermöglicht wird, dass der an Leerstellen reiche Bereich ausschließlich mit den Zwischengitterplatzdefekten rekombiniert, welche durch die flache Bor-Implantation erzeugt wurden. Das Einführen von SOI-Substraten zum Ersetzen von Bulk-Silizium ist jedoch nicht einfach und ist für viele Fälle bzw. Anwendungen nicht die bevorzugte Option.
  • In „R. Scholz, L. F. Giles, S. Hopfe, A. Plößl and U. Gösele, „Void formation at the interface of bonded hydrogenterminated (100) silicon Wafers", Proceedings MSM XI, Microscopy of Semiconducting Materials, Oxford 1999" ist beschrieben, dass beim Verbinden (Bonden) zweier Wasserstoff-terminierter (100)-Wafer ein Versetzungsnetzwerk an der Grenzfläche zwischen den beiden Wafern gebildet wird.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird ein Verfahren zum Herstellen eines Halbleiterelements bereitgestellt. Das Verfahren weist das Bilden eines Versetzungsbereichs zwischen einer ersten Schicht und einer zweiten Schicht auf, wobei der Versetzungsbereich eine Vielzahl von Versetzungen aufweist. Das Verfahren weist ferner auf das zumindest teilweise Eliminieren erster Zwischengitterplatzdefekte in der ersten Schicht unter Verwendung der Versetzungen in dem Versetzungsbereich. Das Verfahren weist ferner das Bilden von Leerstellen in der zweiten Schicht auf. Das Verfahren weist ferner auf das zumindest teilweise Eliminieren zweiter Zwischengitterplatzdefekte in der zweiten Schicht unter Verwendung der Leerstellen in der zweiten Schicht.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung ist die erste Schicht Teil eines ersten Wafers, und die zweite Schicht ist Teil eines zweiten Wafers, und der Versetzungsbereich wird mittels Verbindens (Bondens) des ersten Wafers mit dem zweiten Wafer gebildet. Mit anderen Worten weist gemäß diesem Ausführungsbeispiel der erste Wafer die erste Schicht auf, und der zweite Wafer weist die zweite Schicht auf, und indem der erste Wafer und der zweite Wafer in mechanischen Kontakt miteinander gebracht werden, werden auch die erste Schicht und die zweite Schicht miteinander in mechanischen Kontakt gebracht, und der Versetzungsbereich wird an der Grenzfläche (mit anderen Worten, an der Berührungsfläche) zwischen der ersten Schicht und der zweiten Schicht gebildet.
  • Gemäß manchen Ausführungsbeispielen der Erfindung kann das Verbinden des ersten Wafers mit dem zweiten Wafer unter Verwendung geeigneter Techniken zum Wafer-Verbinden bzw. Wafer-Bonden durchgeführt werden. In einem Ausführungsbeispiel kann das Verbinden des ersten Wafers mit dem zweiten Wafer zum Beispiel eine erste thermische Behandlung aufweisen (zum Beispiel eine thermische Behandlung oder Ofenbehandlung bei einer niedrigen Temperatur (Niedertemperaturbehandlung) oder eine thermische Behandlung oder Ofenbehandlung bei einer mittleren Temperatur), nachdem die Wafer miteinander in Kontakt gebracht wurden. Gemäß einem Ausführungsbeispiel können der erste Wafer und der zweite Wafer während der ersten thermischen Behandlung auf eine Temperatur von ungefähr 600°C bis 1000°C erhitzt werden, und das Erhitzen kann gemäß einem Ausführungsbeispiel für eine Zeitdauer von ungefähr 5 Minuten bis 2 Stunden durchgeführt werden.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weist der erste Wafer ein erstes Substrat auf, welches eine erste Kristallorientierung aufweist, und der zweite Wafer weist ein zweites Substrat auf, welches eine zweite Kristallorientierung aufweist.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung sind die erste Kristallorientierung und die zweite Kristallorientierung dieselbe. Mit anderen Worten sind gemäß diesem Ausführungsbeispiel das erste Substrat und das zweite Substrat zueinander (mit anderen Worten, auf das jeweils andere Substrat bezogen) homogen ausgerichtet bzw. orientiert.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung sind die erste Kristallorientierung und die zweite Kristallorientierung voneinander verschieden. Mit anderen Worten sind gemäß diesem Ausführungsbeispiel das erste Substrat und das zweite Substrat zueinander (mit anderen Worten, auf das jeweils andere Substrat bezogen) heterogen ausgerichtet bzw. orientiert.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weist das erste Substrat eine (100)-Kristallorientierung auf, und das zweite Substrat weist ebenfalls eine (100)-Kristallorientierung auf. Gemäß einem alternativen Ausführungsbeispiel weist das erste Substrat eine (100)-Kristallorientierung auf, und das zweite Substrat weist eine (110)-Kristallorientierung oder eine (111)-Kristallorientierung auf.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weist das erste Substrat ein erstes Halbleitermaterial auf, und das zweite Substrat weist ein zweites Halbleitermaterial auf.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weisen/weist das erste Substrat und/oder das zweite Substrat Silizium-Material auf.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weisen/weist das erste Substrat und/oder das zweite Substrat ein III-V-Material und/oder ein II-VI-Material auf.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weist das Verbinden der Wafer das Drehen (Rotieren) des zweiten Wafers bezüglich des ersten Wafers um einen Winkel (auch bezeichnet als Winkel der Drehung bzw. Drehwinkel) auf. Mit anderen Worten werden der erste Wafer und der zweite Wafer relativ zueinander und bezüglich einer gemeinsamen Drehachse, welche senkrecht zu der Hauptprozessierungsoberfläche des ersten Wafers und/oder des zweiten Wafers ist, gedreht.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung beträgt der Drehwinkel ungefähr 0.1° bis 50°, zum Beispiel ungefähr 0.5° bis 10°, beispielsweise ungefähr 1°.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird der Versetzungsbereich derart gebildet, dass ein Versetzungsnetzwerk gebildet wird, wobei das Versetzungsnetzwerk die Vielzahl von Versetzungen aufweist und ferner eine Vielzahl von Leerstellen aufweist.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weist der Versetzungsbereich eine Dicke von ungefähr 0.1 nm bis 10 nm auf, zum Beispiel ungefähr 1 nm, wobei der Ausdruck "Dicke" die Ausdehnung des Versetzungsbereichs in vertikaler Richtung bezeichnet, d. h. in der Richtung, welche senkrecht zu einer Hauptprozessierungsoberfläche der ersten Schicht (oder des ersten Wafers) und/oder der zweiten Schicht (oder des zweiten Wafers) ist.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird nach dem Verbinden des ersten Wafers mit dem zweiten Wafer der zweite Wafer gedünnt, zum Beispiel mittels eines chemisch-mechanischen Polierverfahrens (CMP: Chemical Mechanical Polishing) gemäß einem Ausführungsbeispiel, oder mittels anderer geeigneter Dünnungsverfahren. Nach dem Dünnen kann der zweite Wafer eine Dicke von ungefähr 50 nm bis 10 μm aufweisen, zum Beispiel ungefähr 500 nm gemäß einem Ausführungsbeispiel.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden Implantierungssorten (bzw. Implantierungsatome) in die erste Schicht und/oder in die zweite Schicht implantiert, wodurch die ersten Zwischengitterplatzdefekte in der ersten Schicht gebildet werden.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden die Leerstellen durch die Implantation der Implantierungsatome gebildet.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden Silizium-Ionen (zum Beispiel Si+-Ionen) für die Implantation der Implantierungsatome verwendet.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden die ersten Zwischengitterplatzdefekte und/oder die Leerstellen mittels hochenergetischer Silizium-Implantate bzw. mittels einer hochenergetischen Silizium-Implantation gebildet. Die hochenergetische Silizium-Implantation kann zum Beispiel während der P-LDD(P Lightly Doped Drain)-Implantationen und SD(Source/Drain)-Implantationen integriert werden.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weisen die Silizium-Ionen eine Implantationsenergie von ungefähr 100 keV bis 2000 keV auf, zum Beispiel ungefähr 500 keV gemäß einem Ausführungsbeispiel.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung beträgt die Implantationsdosis der Silizium-Ionen ungefähr 1 × 1012 cm–2 bis 5 × 1014 cm–2, zum Beispiel ungefähr 1 × 1014 cm–2.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden Germanium-Ionen (zum Beispiel Ge+-Ionen für die Implantation der Implantierungsatome verwendet.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weisen die Germanium-Ionen eine Implantationsenergie von ungefähr 10 keV bis 2000 keV auf, zum Beispiel ungefähr 500 keV.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung beträgt die Implantationsdosis der Germanium-Ionen ungefähr 1012 cm–2 bis 5 × 1014 cm–2, zum Beispiel ungefähr 1 × 1014 cm–2.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden Dotierungsatome in die zweite Schicht implantiert, wodurch die zweiten Zwischengitterplatzdefekte in der zweiten Schicht gebildet werden.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden Bor-Atome, Phosphor-Atome oder Arsen-Atome in die zweite Schicht als Dotierungsatome implantiert.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden niederenergetische Bor-Ionen (zum Beispiel B+-Ionen) oder Bor-Fluorid-Ionen (zum Beispiel BF2 +-Ionen) oder Bor-Cluster (zum Beispiel BxHy +-Cluster) in die zweite Schicht implantiert, wodurch eine flache niederenergetische Bor-Implantierung bzw. ein flaches niederenergetisches Bor-Implantat gebildet wird.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden Bor-Ionen für die Implantation der Bor-Atome verwendet, wobei die Bor-Ionen eine Implantationsenergie von ungefähr 0.1 keV bis 10 keV aufweisen, zum Beispiel ungefähr 0.5 keV gemäß einem Ausführungsbeispiel.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung beträgt die Implantationsdosis der Bor-Ionen, welche für die Bor-Implantation verwendet werden, ungefähr 1 × 1013 cm–2 bis 5 × 1015 cm–2, zum Beispiel ungefähr 1 × 1015 cm–2.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden die ersten Zwischengitterplatzdefekte und die Leerstellen nach dem Bilden des Versetzungsbereichs gebildet, und die zweiten Zwischengitterplatzdefekte werden nach dem Bilden der ersten Zwischengitterplatzdefekte und der Leerstellen gebildet. Mit anderen Worten können die ersten Zwischengitterplatzdefekte und die Leerstellen nach dem Bilden des Versetzungsbereichs gebildet werden mittels einer Implantation von hochenergetischen Implantierungsatomen (zum Beispiel hochenergetischen Silizium-Atomen), und die zweiten Zwischengitterplatzdefekte können anschließend gebildet werden mittels einer Implantation von niederenergetischen Dotierungsatomen (zum Beispiel niederenergetischen Bor-Atomen).
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden die erste Schicht, die zweite Schicht und der Versetzungsbereich nach dem Bilden der ersten und zweiten Zwischengitterplatzdefekte und der Leerstellen einer zweiten thermischen Behandlung unterzogen. Zum Beispiel können gemäß einem Ausführungsbeispiel die verbundenen (gebondeten) Wafer einer zweiten thermischen Behandlung unterzogen werden nach der Implantation der hochenergetischen Implantierungsatome und der niederenergetischen Dotierungsatome (zum Beispiel P-LDD-Implantierungen).
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weist die zweite thermische Behandlung eine schnelle thermische Temperung bzw. einen schnellen thermischen Anneal (RTA: Rapid Thermal Anneal) auf.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weist die zweite thermische Behandlung ein Spitzen-Tempern (Spike Annealing), ein Laser-Tempern (Laser Annealing) oder ein Flash-Tempern (Flash Annealing) auf.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden die erste Schicht, die zweite Schicht und der Versetzungsbereich während der zweiten thermischen Behandlung auf eine Temperatur von ungefähr 900°C bis 1300°C erhitzt.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden die erste Schicht, die zweite Schicht und der Versetzungsbereich während der zweiten thermischen Behandlung für eine Dauer von ungefähr 1 ms bis 5 min erhitzt.
  • Anschaulich kann gemäß einem Ausführungsbeispiel der Erfindung eine erste thermische Behandlung verwendet werden, um das Verbinden bzw. Bonden des ersten Wafers mit dem zweiten Wafer zu unterstützen. Das heißt, gemäß diesem Ausführungsbeispiel werden die erste Schicht, die zweite Schicht und der Versetzungsbereich im Zusammenhang mit dem Wafer-Verbinden (Wafer-Bonden) einer ersten thermischen Behandlung unterzogen (zum Beispiel einer Heizofen-Behandlung bei einer niedrigen bis mittleren Temperatur). Gemäß einem Ausführungsbeispiel wird die erste thermische Behandlung vor dem Bilden der ersten Zwischengitterplatzdefekte und der zweiten Zwischengitterplatzdefekte durchgeführt.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung kann zusätzlich eine zweite thermische Behandlung bzw. ein zweiter thermischer Anneal angewendet werden nach einer P-LDD-Implantation oder einer SD-Implantation, um die Dotierstoffe (zum Beispiel flache B-Implantate) zu aktivieren. Das heißt, gemäß diesem Ausführungsbeispiel werden die erste Schicht, die zweite Schicht und der Versetzungsbereich einer zweiten thermischen Behandlung unterzogen (zum Beispiel RTP, Spitzen-Temperung (Spike Anneal), Laser-Temperung (Laser Anneal) oder Flash-Temperung (Flash Anneal)).
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung bildet zumindest ein dotierter Bereich der zweiten Schicht einen flachen Übergang (shallow junction) des Halbleiterelements, beispielsweise einen ultra-flachen Übergang.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung ist das Halbleiterelement ein Transistor, beispielsweise ein Feldeffekttransistor gemäß einem Ausführungsbeispiel.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung bildet ein erster dotierter Bereich der zweiten Schicht einen ersten Source/Drain-Bereich des Feldeffekttransistors, und ein zweiter dotierter Bereich der zweiten Schicht bildet einen zweiten Source/Drain-Bereich des Feldeffekttransistors.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein Halbleiterelement bereitgestellt. Das Halbleiterelement weist eine erste Schicht und eine zweite Schicht auf. Das Halbleiterelement weist ferner einen Versetzungsbereich auf, welcher zwischen der ersten Schicht und der zweiten Schicht ausgebildet ist, wobei der Versetzungsbereich eine Vielzahl von Versetzungen aufweist. Das Halbleiterelement weist ferner mindestens einen flachen Übergang auf, welcher in der zweiten Schicht ausgebildet ist. Ferner weist das Halbleiterelement Dotierungsatome in dem flachen Übergang auf.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weist das Halbleiterelement einen ersten Wafer und einen zweiten Wafer auf, wobei die erste Schicht Teil des ersten Wafers ist, und wobei die zweite Schicht Teil des zweiten Wafers ist, und wobei der zweite Wafer mit dem ersten Wafer verbunden (gebondet) ist. Gemäß diesem Ausführungsbeispiel ist der Versetzungsbereich zwischen dem ersten Wafer und dem zweiten Wafer ausgebildet.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung ist der zweite Wafer des Halbleiterelements bzgl. des ersten Wafers des Halbleiterelements um einen Winkel gedreht.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung beträgt der Drehwinkel (Rotationswinkel) ungefähr 0.1° bis 50°, zum Beispiel ungefähr 0.5° bis 10°, beispielsweise ungefähr 1°.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung weist der Versetzungsbereich des Halbleiterelements ein Versetzungsnetzwerk auf, welches Versetzungsnetzwerk die Vielzahl von Versetzungen sowie eine Vielzahl von Fehlstellen aufweist.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung ist das Halbleiterelement ein Feldeffekttransistor.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung bildet der mindestens eine flache Übergang des Halbleiterelements mindestens einen Source/Drain-Bereich des Feldeffekttransistors.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein Verfahren zum Herstellen eines Halbleiterelements in einem Substrat bereitgestellt. Das Verfahren weist auf das Bilden einer Vielzahl von Versetzungen zwischen einer ersten Schicht und einer zweiten Schicht des Substrats. Diese Vielzahl von Versetzungen bzw. das Versetzungsnetzwerk kann als eine effektive Barriere für eine Selbst-Zwischengitterplatz-Diffusion wirken. Das Verfahren weist ferner auf das Implantieren einer Vielzahl von Implantaten (zum Beispiel unter Verwendung von hochenergetischen Si+- oder Ge+-Ionen) in die erste und zweite Schicht, wodurch eine Vielzahl von Punktdefekten (i. e. Selbst-Zwischengitterplatzdefekte (I) oder Leerstellen (V)) gebildet werden. Gemäß manchen Ausführungsbeispielen erzeugen die hochenergetischen Si+- (oder Ge+-)Implantierungen Kollisionskaskaden, welche die V-Population von der I-Population effektiv verdrängen. Es ist möglich, dass die Mehrheit der Zwischengitterplatzdefekte tatsächlich in der ersten Schicht lokalisiert ist und nicht in der Lage ist, vollständig mit der V-Population zu rekombinieren, welche vorzugsweise in der zweiten Schicht lokalisiert ist. Ein Fluss von Zwischengitterplatzdefekten von der ersten Schicht hin zu der zweiten Schicht kann verhindert werden durch die Anwesenheit der Vielzahl von Versetzungen, welche als effektive Barriere für eine Punktdefekt-Diffusion wirken können.
  • Im Folgenden werden beispielhafte Ausgestaltungen der Erfindung beschrieben unter Bezug auf die nachfolgenden Zeichnungen. In den Figuren bezeichnen gleiche oder ähnliche Bezugszeichen im Allgemeinen dieselben Bestandteile in den unterschiedlichen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, der Schwerpunkt liegt stattdessen im Allgemeinen darauf, die Prinzipien der Erfindung zu veranschaulichen.
  • In den Zeichnungen zeigen:
  • 1A bis 1D verschiedene Prozessschritte eines Verfahrens zum Herstellen eines Halbleiterelements gemäß einem Ausführungsbeispiel der Erfindung;
  • 2A bis 2D Transmissions-Elektronen-Mikroskopie-Aufnahmen von geschickt ausgerichteten Substraten;
  • 3A bis 3D Querschnittsansichten einer in 1D gezeigten Schichtstruktur zur Veranschaulichung von anderen Prozessschritten eines Verfahrens zum Herstellen eines Halbleiterelements gemäß einem Ausführungsbeispiel der Erfindung;
  • 3E einen Feldeffekttransistor gemäß einem anderen Ausführungsbeispiel der Erfindung;
  • 4 ein Verfahren zum Herstellen eines Halbleiterelements gemäß einem anderen Ausführungsbeispiel der Erfindung.
  • 1A zeigt einen Prozessschritt 120 eines Verfahrens zum Herstellen eines Halbleiterelements gemäß einem Ausführungsbeispiel der Erfindung. Gemäß diesem Ausführungsbeispiel wird ein Feldeffekttransistor gebildet.
  • In 1A sind ein erster Wafer 102 und ein zweiter Wafer 104 gezeigt. Der erste Wafer 102 weist eine erste Schicht auf, und der zweite Wafer 104 weist eine zweite Schicht auf. Der erste Wafer 102 weist ein erstes Substrat mit einer ersten Kristallorientierung auf, und der zweite Wafer weist ein zweites Substrat mit einer zweiten Kristallorientierung auf. Gemäß dem in 1A gezeigten Ausführungsbeispiel weist der Wafer 102 ein Silizium-Substrat mit einer (100)-Kristallorientierung auf (auch bezeichnet als Si(100)-Substrat), und der zweite Wafer 104 weist ein Silizium-Substrat mit einer (110)-Kristallorientierung auf (auch bezeichnet als Si(110)-Substrat). Gemäß alternativen Ausführungsbeispielen können/kann der erste Wafer 102 und/oder der zweite Wafer 104 ein Substrat mit einer anderen Kristallorientierung und/oder einem anderen Substratmaterial aufweisen. Zum Beispiel kann der zweite Wafer 104 gemäß einem anderen Ausführungsbeispiel auch ein Silizium-(100)-Substrat aufweisen. Gemäß einem anderen Ausführungsbeispiel kann der zweite Wafer 104 ein Silizium-(111)-Substrat aufweisen. Der erste Wafer 102 und/oder der zweite Wafer 104 können/kann wasserstoffterminierte (hydrogen terminated) Silizium-Wafer sein, wobei jeder Wafer eine Oberfläche mit hydrophilen Silanol (SiOH) funktionellen Gruppen aufweist.
  • 1B zeigt einen anderen Prozessschritt 140 des Verfahrens zum Herstellen eines Halbleiterelements gemäß dem Ausführungsbeispiel der Erfindung. Es ist das Verbinden bzw. Bonden des ersten Wafers 102 mit dem zweites Wafer 104 gezeigt, wobei der zweite Wafer 104 um einen Winkel (auch bezeichnet als Rotationswinkel bzw. Drehwinkel) von 1° bezüglich des ersten Wafers 102 gedreht wird. Gemäß alternativen Ausführungsbeispielen kann der zweite Wafer 104 um einen anderen Winkel gedreht werden. Indem der erste Wafer 102 und der zweite Wafer 104 in mechanischen Kontakt miteinander gebracht werden, wird eine Verbindung zwischen dem ersten Wafer 102 und dem zweiten Wafer 104 gebildet (so genanntes Wafer-Bonden), zum Beispiel aufgrund der Bildung von Wasserstoffbrücken zwischen den SiOH-Gruppen an der Oberfläche des ersten Wafers 102 und den SiOH-Gruppen an der Oberfläche des zweiten Wafers 104. Die Stärke der Bindung kann erhöht werden, zum Beispiel indem eine thermische Behandlung (thermischer Anneal) auf die verbundenen Wafer 102, 104 angewendet wird. Gemäß einem Ausführungsbeispiel können der erste Wafer 102 und der zweite Wafer 104 auf eine Temperatur von ungefähr 600°C bis 1000°C erhitzt werden, und das Erhitzen kann für eine Zeitdauer von ungefähr 5 min bis 2 h durchgeführt werden.
  • 1C zeigt einen anderen Prozessschritt 160 des Verfahrens zum Herstellen eines Halbleiterelements gemäß dem Ausführungsbeispiel der Erfindung. Es ist gezeigt, dass ein Versetzungsbereich 103 zwischen dem ersten Wafer 102 und dem zweiten Wafer 104 gebildet wird, wobei der Versetzungsbereich 103 eine Vielzahl von Versetzungen aufweist. Mit anderen Worten wird ein Bereich 103 an der Grenzfläche des ersten Wafers 102 und des zweiten Wafers 104 gebildet, wobei der Bereich 103 eine Vielzahl von Versetzungen enthält. Die Bildung der Versetzungen kann zurückgeführt werden auf die Drehung des zweiten Wafers 104 bezüglich des ersten Wafers 102 (siehe 1B). Der Versetzungsbereich 103 kann ein Versetzungsnetzwerk aufweisen, welches sich über den gesamten Kontaktbereich bzw. Verbindungsbereich der beiden Wafer 102, 104 erstreckt, sich aber nicht in Richtung hin zu der Oberfläche der oberen Silizium-Schicht erstreckt, d. h. hin zu der oberen Oberfläche 104a des zweiten Wafers 104. Mit anderen Worten kann der Versetzungsbereich 103 eine laterale Ausdehnung haben, welche ungefähr gleich der lateralen Ausdehnung des ersten Wafers 102 oder des zweiten Wafers 104 ist, und kann eine Dicke aufweisen, welche gering ist verglichen mit der Dicke des zweiten Wafers 104. Gemäß manchen Ausführungsbeispielen kann die Dicke des Versetzungsbereiches 103 beispielsweise ungefähr 0.1 nm bis 10 nm betragen.
  • 1D zeigt einen anderen Prozessschritt 180 des Verfahrens zum Herstellen eines Halbleiterelements gemäß dem Ausführungsbeispiel der Erfindung. Gezeigt ist ein Dünnen des zweiten Wafers 104, mit anderen Worten das Entfernen eines oberen Teilbereichs des zweiten Wafers 104, wodurch eine dünnere Schicht erhalten wird. Das Entfernen des Wafer-Materials des zweiten Wafers 104 kann zum Beispiel durchgeführt werden mittels Polierens, beispielsweise mittels chemisch-mechanischen Polierens (CMP). Anschaulich wird nach dem Polieren der oberen Schicht der Schichtstruktur 102/103/104 ein Substrat erhalten, welches aus einer dünnen (110)-Schicht, welche sich oben auf einem (100)-Silizium-Substrat befindet, besteht. Die in 1D gezeigte Schichtanordnung 102/103/104 wird auch als „geschickt ausgerichtete Substrate" (Smartly Oriented Substrates, SMARTOS) bezeichnet. Mit anderen Worten zeigen 1A bis 1D die Herstellung von geschickt (bzw. intelligent) ausgerichteten Substraten mittels Verbindens bzw. Bondens zweier wasserstoffterminierter Silizium-Wafer, welche um 1° verdreht sind, wobei die geschickt ausgerichteten Substrate eine Versetzungsbereich 103 aufweisen, welcher an der Grenzfläche zwischen den verbundenen Wafern 102, 104 ausgebildet ist.
  • Aufgrund der Verdrehungskomponente der Fehlorientierung wird ein Versetzungsbereich 103 an der ursprünglichen verbundenen Grenzfläche zwischen dem ersten Wafer 102 und dem zweiten Wafer 104 gebildet, wobei der Versetzungsbereich 103 ein Netzwerk von Versetzungen und Fehlstellungen aufweisen kann, wie in 2A bis 2D gezeigt ist, welche Draufsicht(PVTEM)- und Querschnitts(XTEM)-Transmissions-Elektronen-Mikroskopie-Untersuchungen von geschickt ausgerichteten Substraten zeigt.
  • 2A bis 2D zeigen vier verschiedene TEM-Aufnahmen 220, 240, 260, 280 einer Wafer-Verbindungs-Grenzfläche nach einem schnellen thermischen Anneal (RTA) bei 700°C für 10 Minuten. In einer ersten TEM-Aufnahme 220 ist ein Draufsicht-Übersichtsbild eines Versetzungsnetzwerks gezeigt, welches eine Verdrehungskomponente (twist component) und eine Neigungskomponente (tilt component) erkennen lässt. Eine zweite TEM-Aufnahme 240 ist eine Fresnel-Kontrast-Aufnahme einer Querschnitts-Hochkant-Aufnahme bei Unterfokussierung (underfocus), welches winzige Fehlstellen bzw. Hohlräume an der Grenzfläche zeigt. In einer dritten TEM-Aufnahme 260 ist eine Verteilung von Fehlstellen gezeigt in einem dickeren Querschnittsbereich nach einem Neigen um ungefähr 40°. Eine vierte TEM-Aufnahme 280 zeigt einen vergrößerten Abschnitt der Grenzfläche (Draufsicht) bei einer Einstellung mit Überfokussierung (overfocus setting), bei der die Fehlstellen einen dunklen Kontrast zwischen den Versetzungen ergeben. Aus 2A bis 2D ist ersichtlich, dass die XTEM-Untersuchungen die Anwesenheit eines Netzwerks von Fehlstellen an der Wafer-Verbindungs-Grenzfläche offenbaren (siehe zweite mikroskopische Aufnahme 240) zusätzlich zu dem Netzwerk von Versetzungen.
  • 3A zeigt eine Querschnittsansicht 300 der in 1B gezeigten Schichtanordnung 102/103/104 mit dem Versetzungsnetzwerk 103, welches zwischen dem ersten Wafer 102 und dem zweiten Wafer 104 ausgebildet ist.
  • 3B zeigt eine andere Querschnittsansicht 320 der in 1D gezeigten Schichtanordnung zum Veranschaulichen eines anderen Prozessschrittes des Verfahrens zum Herstellen eines Halbleiterelements gemäß einem Ausführungsbeispiel der Erfindung.
  • Bei dem in 3B dargestellten Prozessschritt werden Silizium-Atome in die verbundene (gebondete) Wafer-Struktur hinein implantiert. Gemäß dem gezeigten Ausführungsbeispiel wird die Implantation der Silizium-Atome unter Verwendung hochenergetischer Silizium-Ionen (Si+-Ionen) durchgeführt, dargestellt durch einen Pfeil 321 in 3B. Die Si+-Ionen 321 können beispielsweise eine Implantationsenergie von ungefähr 100 keV bis 2000 keV aufweisen, zum Beispiel ungefähr 500 keV, sowie eine Implantationsdosis von ungefähr 1 × 1012 cm–2 bis 5 × 1014 cm–2, zum Beispiel ungefähr 1 × 1014 cm–2.
  • Mittels der Silizium-Implantation werden Leerstellen (V) in der zweiten Schicht des zweiten Wafers 104 gebildet, wobei das Konzentrationsprofil der Leerstellen in 3B durch eine erste Konzentrationskurve 322 dargestellt ist. Aus der ersten Konzentrationskurve 322 ist ersichtlich, dass die Mehrheit der Leerstellen (V) in der zweiten Schicht gebildet wird, d. h. in dem zweiten Wafer 104. Insbesondere befindet sich das Konzentrationsmaximum bzw. die Konzentrationsspitze der Leerstellen-Verteilung 322 innerhalb des zweiten Wafers ungefähr auf halbem Weg zwischen dem Versetzungsbereich 103 und der oberen Oberfläche 104a des zweiten Wafers 104.
  • Zusätzlich zur Bildung der Leerstellen (V) werden durch die hochenergetische Silizium-Implantation auch Si-Selbst-Zwischengitterplatzdefekte (I) gebildet. Das heißt, eine Vielzahl von ersten Zwischengitterplatzdefekten wird in der ersten Schicht des ersten Wafers 102 gebildet, wobei das Konzentrationsprofil der ersten Zwischengitterplatzdefekte in 3B durch eine zweite Konzentrationskurve 322 dargestellt ist. Aus der zweiten Konzentrationskurve 323 ist ersichtlich, dass die Mehrheit der ersten Zwischengitterplatzdefekte (I) in der ersten Schicht gebildet wird, d. h. in dem ersten Wafer 102. Insbesondere befindet sich das Konzentrationsmaximum bzw. die Konzentrationsspitze der Verteilung 322 der ersten Zwischengitterplatzdefekte in dem ersten Wafer 102 nahe dem Versetzungsbereich 103.
  • 3B zeigt anschaulich, dass mittels der hochenergetischen Silizium-Implantation 321 Leerstellen (V) in der zweiten Schicht des zweiten Wafers 104 gebildet werden und dass erste Zwischengitterplatzdefekte (I) in der ersten Schicht des ersten Wafers 102 gebildet werden. Anschaulich wird ein an Leerstellen reicher Bereich in dem zweiten Wafer 104 gebildet in der Nähe eines flachen implantierten Bor-Profils, welches in einem nachfolgenden Prozessschritt des Verfahrens gebildet wird (siehe 3C). Aus 3B ist auch ersichtlich, dass die Leerstellen-Population 322 und die erste Zwischengitterplatzdefekt-Population 323 durch den Versetzungsbereich 103 voneinander getrennt sind. Mit anderen Worten wird es durch die Bildung des Versetzungsbereiches 103 bzw. des Versetzungsnetzwerks ermöglicht, die Leerstellen-Population und die Zwischengitterplatzdefekt-Population, welche durch die Hochenergie-Silizium-Implantation gebildet werden, voneinander zu trennen, wodurch es ermöglicht wird, dass die Leerstellen in dem an Leerstellen reichen Bereich ausschließlich oder beinahe ausschließlich mit zweiten Zwischengitterplatzdefekten rekombinieren, welche nachfolgend mittels der flachen Bor-Implantation gebildet werden (siehe 3C).
  • 3C zeigt eine andere Querschnittsansicht 340 der in 1D gezeigten Schichtanordnung zur Veranschaulichung eines anderen Prozessschrittes des Verfahrens zum Herstellen eines Halbleiterelements gemäß dem Ausführungsbeispiel der Erfindung.
  • Bei dem in 3C dargestellten Prozessschritt werden Bor-Atome als Dotierungsatome in die verbundene Wafer-Struktur hinein implantiert. Gemäß dem gezeigten Ausführungsbeispiel wird die Implantation der Bor-Atome unter Verwendung von niedrig-energetischen Bor-Ionen (B+-Ionen) durchgeführt, dargestellt durch einen Pfeil 341 in 3C. Die B+-Ionen können beispielsweise eine Implantationsenergie von ungefähr 0.1 keV bis 10 keV aufweisen, zum Beispiel ungefähr 0.5 keV, sowie eine Implantationsdosis von ungefähr 1 × 1013 cm–2 bis 5 × 1015 cm–2, zum Beispiel ungefähr 1 × 1015 cm–2.
  • Mittels der niedrig-energetischen Bor-Ionen wird ein flaches Bor(B)-Implantationsprofil gebildet, dargestellt durch eine dritte Konzentrationskurve 342 in 3C. Aus der dritten Konzentrationskurve 342 ist ersichtlich, dass sich das Maximum bzw. die Spitze (Peak) des Bor(B)-Implantationsprofils in der Nähe der oberen Oberfläche 104a des zweiten Wafers 104 befindet.
  • Zusätzlich zu der Bildung des Bor-Implantationsprofils 342 werden durch die niedrig-energetische Bor-Implantation auch zweite Zwischengitterplatzdefekte (I) gebildet. Das heißt, eine Vielzahl von zweiten Zwischengitterplatzdefekten wird in der zweiten Schicht des zweiten Wafers 104 gebildet, wobei das Konzentrationsprofil der zweiten Zwischengitterplatzdefekte in 3C durch eine vierte Konzentrationskurve 343 dargestellt ist. Aus der vierten Konzentrationskurve 343 ist ersichtlich, dass die zweiten Zwischengitterplatzdefekte (I) vollständig oder nahezu vollständig in der zweiten Schicht gebildet werden, d. h. in dem zweiten Wafer 104. Insbesondere befindet sich das Konzentrationsmaximum bzw. die Konzentrationsspitze der Verteilung 343 der zweiten Zwischengitterplatzdefekte in dem zweiten Wafer 104 in der Nähe der oberen Oberfläche 104a des zweiten Wafers 104. Es ist außerdem ersichtlich, dass der Maximalwert des Zweite-Zwischengitterplatzdefekte-Profiles 343 kleiner ist als der Wert des Konzentrationsmaximums der Leerstellen-Verteilung 322.
  • Anschaulich zeigt 3C eine niederenergetische Bor-Implantation in die geschickt ausgerichteten Substrate hinein, wobei ein flaches implantiertes Bor-Profil 342 in dem zweiten Wafer 104 gebildet wird, und wobei weiterhin zweite Zwischengitterplatzdefekte (dargestellt durch die vierte Konzentrationskurve 343) ebenfalls in dem zweiten Wafer 104 gebildet werden. Aus 3C ist auch ersichtlich, dass sich der an Leerstellen reiche Bereich (welcher zu der Spitze der ersten Konzentrationskurve 322 korrespondiert), welcher durch die hochenergetische Silizium-Implantation 321 gebildet wird, in der Nähe des flachen implantierten Bor-Profils 342 befindet. Der an Leerstellen reiche Bereich kann dazu dienen, die TED von Bor zu unterdrücken, in dem in einem anderen Prozessschritt des Verfahrens (vgl. 3D) die zweiten Zwischengitterplatzdefekte zumindest teilweise mit den Leerstellen des an Leerstellen reichen Bereichs rekombinieren, wodurch eine Übersättigung mit Zwischengitterplatzdefekten in dem zweiten Wafer 104 verhindert wird.
  • 3D zeigt eine andere Querschnittsansicht 360 der in 1D gezeigten Schichtanordnung zur Veranschaulichung eines anderen Prozessschrittes des Verfahrens zum Herstellen eines Halbleiterelements gemäß dem Ausführungsbeispiel der Erfindung.
  • Gezeigt ist ein schneller thermischer Prozessierungs-Schritt 361 (Rapid Thermal Processing (RTP)). Mit anderen Worten wird die SMARTOS-Struktur, d. h. die verbundenen Wafer 102, 104 mit dem Versetzungsbereich 103 dazwischen zusammen mit den implantierten Atomen, einer thermischen Behandlung unterzogen (zum Beispiel einem schnellen thermischen Tempern (Rapid Thermal Anneal (RTA))).
  • Während des RTP-Prozessschrittes 361 erfolgt eine Rekombination von Punktdefekten an oder nahe der Oberfläche der geschickt ausgerichteten Substrate (d. h. an der oberen Oberfläche 104a des zweiten Wafers 104), während der Versetzungsbereich 103 als eine Diffusionsbarriere für eine Zwischengitterplatzdefekt-Diffusion dient.
  • Mit anderen Worten können die zweiten Zwischengitterplatzdefekte (bzw. zwischengitterplatzartigen Defekte) 343 und auch jene ersten Zwischengitterplatzdefekte 323, welche sich in dem zweiten Wafer 104 und oberhalb des Versetzungsbereichs 103 befinden, mit den Leerstellen 322 rekombinieren, welche sich ebenfalls in dem zweiten Wafer 104 befinden, wohingegen jene ersten Zwischengitterplatzdefekte 323, welche sich unterhalb des Versetzungsbereichs 103 befinden, davon abgehalten werden, in die Richtung hin zu der Oberfläche 104a zu diffundieren aufgrund der Anwesenheit des Versetzungsbereichs 103, da die Versetzungen und Fehlstellen des Versetzungsnetzwerks als Senken für diese ersten Zwischengitterplatzdefekte 323 dienen. Somit verhindert der Versetzungsbereich 103 eine Übersättigung mit Zwischengitterplatzdefekten an oder in der Nähe der Oberfläche des zweiten Wafers 104.
  • Als ein Resultat der Punktdefektrekombination an der Oberfläche 104a nehmen sowohl die Konzentration der Leerstellen 322 als auch die Konzentrationen 323, 343 der ersten und zweiten Zwischengitterplatzdefekte in dem zweiten Wafer 104 ab, was einerseits ein modifiziertes Leerstellen-Konzentrationsprofil ergibt (dargestellt durch eine fünfte Konzentrationskurve 322a), welches deutlich flacher ist verglichen mit dem Leerstellen-Konzentrationsprofil 322, welches nach der Silizium-Implantation 321 und vor dem schnellen thermischen Prozessierungsschritt erhalten wurde, während andererseits die zweiten Zwischengitterplatzdefekte 343 in dem zweiten Wafer 104 eliminiert werden oder zumindest teilweise eliminiert werden (angedeutet durch eine fehlende Konzentrationskurve für die zweiten Zwischengitterplatzdefekte in dem rechten Diagramm in 3D) und auch die Konzentration der ersten Zwischengitterplatzdefekte 322 in dem zweiten Wafer 104 reduziert wird (angedeutet durch eine sechste Konzentrationskurve 323a mit einer flacheren Steigung in dem zweiten Wafer 104 verglichen zu der zweiten Konzentrationskurve 323).
  • Ferner nimmt, bedingt durch den Versetzungsbereich 103, welcher als Senke für Zwischengitterplatzdefekte dient, die Konzentration der ersten Zwischengitterplatzdefekte 323 in dem ersten Wafer 102 ab, was eine flachere Form der sechsten Konzentrationskurve 323a in dem ersten Wafer 104 ergibt verglichen mit der zweiten Konzentrationskurve 323, welche nach der Silizium-Implantation 321 und vor der thermischen Behandlung 361 erhalten wurde. Mit anderen Worten werden die ersten Zwischengitterplatzdefekte, welche in der ersten Schicht (d. h. dem ersten Wafer 102 gemäß diesem Ausführungsbeispiel) während der Si+-Implantation 321 gebildet wurden, zumindest teilweise eliminiert mittels der Versetzungen in dem Versetzungsbereich 103. Ferner werden die zweiten Zwischengitterplatzdefekte, welche in der zweiten Schicht (d. h., dem zweiten Wafer 104 gemäß diesem Ausführungsbeispiel) während der Si+-Implantation 321 gebildet wurden, zumindest teilweise eliminiert mittels der Leerstellen in der zweiten Schicht (d. h. dem zweiten Wafer 104 gemäß diesem Ausführungsbeispiel).
  • Anschaulich zeigt 3D, dass erste Zwischengitterplatzdefekte, welche von dem Bulk der Wafer-gebondeten Struktur 102/103/104 ausgehend in Richtung hin zu der Oberfläche 104a diffundieren, eingefangen werden durch den Versetzungsbereich 103 bzw., genauer, durch die Versetzungen und/oder Fehlstellen in dem Versetzungsbereich 103, welche als Senken bzw. Einfangstellen (Einfangplätze) für Zwischengitterplatzdefekte dienen, derart, dass eine Zwischengitterplatzdefekt-Übersättigung in dem zweiten Wafer 104 verhindert wird, da die ersten Zwischengitterplatzdefekte anschaulich nicht in dem zweiten Wafer 104 "ankommen". Somit rekombinieren die Leerstellen, welche in dem zweiten Wafer 104 durch die Hochenergie-Silizium-Implantation gebildet wurden, beinahe ausschließlich mit den zweiten Zwischengitterplatzdefekten, welche ebenfalls in dem zweiten Wafer 104 gebildet wurden, wodurch die zweiten Zwischengitterplatzdefekte zumindest teilweise eliminiert werden und somit die Quelle der TED unterdrückt oder beseitigt wird.
  • 3E zeigt einen Feldeffekttransistor 380, welcher hergestellt wurde mittels eines Verfahrens zum Herstellen eines Halbleiterelements gemäß einem Ausführungsbeispiel der Erfindung. Um den Feldeffekttransistor 380 herzustellen, können die Verfahrensschritte, welche im Zusammenhang mit 1A bis 1D und 3A bis 3D beschrieben wurden, ausgeführt werden. Ferner ist eine N-Wanne 384 in dem zweiten Wafer 104 ausgebildet. Die N-Wanne 384 kann beispielsweise mittels einer Implantation von Phosphor- oder Arsen-Implantaten gebildet werden. Ferner ist eine Gate-Struktur 383 (bzw. Gate-Stack 383) ausgebildet. Die Gate-Struktur 383 kann mittels eines bekannten Verfahrens gebildet werden, beispielsweise indem die Hauptprozessierungsoberfläche des zweiten Wafers 104 (d. h. die obere Oberfläche 104a des zweiten Wafers 104 gemäß diesem Ausführungsbeispiel) oxidiert wird und eine Polysilizium-Schicht darauf gebildet wird. Mittels Strukturierens der Polysilizium-Schicht und der Siliziumdioxid-Schicht wird die Gate-Struktur 383 mit einem Gate-Oxid 383a und einer Gate-Elektrode 383b aus Polysilizium gebildet. Zusätzlich sind ein erster Source/Drain-Bereich 381 und ein zweiter Source/Drain-Bereich 382 in dem zweiten Wafer 104 ausgebildet. Die Source/Drain-Bereiche 381, 382 können beispielsweise in dem zweiten Wafer 104 mittels einer Bor-Implantation (im Allgemeinen mittels einer Source/Drain-Implantation) gebildet werden, beispielsweise unter Verwendung der Gate-Struktur 383 als Maske. Mit anderen Worten werden unter Verwendung der Gate-Struktur 383 als Maske ein erster Source/Drain-Bereich 381 und ein zweiter Source/Drain-Bereich 382 in dem zweiten Wafer 104 neben der Gate-Struktur 383 gebildet mittels Implantierens von Bor-Atomen in den zweiten Wafer 104 hinein. Die Implantation von Bor kann unter Verwendung von B+-Ionen als Implantations-Ionen während der Implantation (vgl. B+-Ionen-Implantation 341 in 3C) durchgeführt werden. Nachdem die Source/Drain-Bereiche 381, 382 in dem zweiten Wafer 104 gebildet worden sind, ist anschaulich ein Feldeffekttransistor 380 mit P+/N-Übergängen geschaffen, welcher verglichen mit herkömmlichen Feldeffekttransistoren weniger zwischengitterplatzartige Defekte aufweist. Somit ist in dem hergestellten Feldeffekttransistor 380 auch die TED von Bor-Atomen reduziert verglichen mit herkömmlichen Feldeffekttransistoren.
  • 4 zeigt ein Verfahren 400 zum Herstellen eines Halbleiterelements gemäß einem anderen Ausführungsbeispiel der Erfindung.
  • In einem Schritt 402 des Verfahrens wird ein Versetzungsbereich zwischen einer ersten Schicht und einer zweiten Schicht gebildet, wobei der Versetzungsbereich eine Vielzahl von Versetzungen aufweist. Der Versetzungsbereich bzw. die Versetzungen kann/können beispielsweise gemäß einem der oben beschriebenen Ausführungsbeispiele gebildet werden.
  • In einem anderen Schritt 404 des Verfahrens werden erste Zwischengitterplatzdefekte in der ersten Schicht zumindest teilweise eliminiert mittels der Versetzungen in dem Versetzungsbereich. Das Eliminieren der ersten Zwischengitterplatzdefekte kann zum Beispiel gemäß einem der oben beschriebenen Ausführungsbeispiele erfolgen.
  • In einem anderen Schritt 406 des Verfahrens werden Leerstellen in der zweiten Schicht gebildet. Das Bilden der Leerstellen kann zum Beispiel gemäß einem der oben beschriebenen Ausführungsbeispiele erfolgen.
  • In einem anderen Schritt 408 des Verfahrens werden zweite Zwischengitterplatzdefekte in der zweiten Schicht zumindest teilweise eliminiert mittels der Leerstellen in der zweiten Schicht. Das Eliminieren der zweiten Zwischengitterplatzdefekte kann zum Beispiel gemäß einem der oben beschriebenen Ausführungsbeispiele erfolgen.
  • Zusätzlich zu der vorangegangenen ausführlichen Beschreibung von beispielhaften Ausgestaltungen werden im Folgenden weitere Eigenschaften und Effekte von bestimmten Ausgestaltungen der Erfindung herausgestellt.
  • Gemäß einem Ausführungsbeispiel der Erfindung ist ein Verfahren zum Herstellen eines Halbleiterelements (beispielsweise eines Feldeffekttransistors) bereitgestellt, welches auf einfache Weise in einen CMOS-Prozessfluss, beispielsweise einen Bulk-CMOS-Prozessfluss, integriert werden kann.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung ist ein Verfahren zum Herstellen eines Halbleiterelements bereitgestellt, welches Verfahren es erlaubt, die Skalierbarkeit von PMOS-Einrichtungen (PMOS-Devices) über den 45-nm-Technologieknoten hinaus zu erhalten unter Verwendung von planarem Bulk-CMOS.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung ist es ermöglicht, hochaktive ultraflache P+/N-Übergänge zu bilden, welche für den 32-nm-Knoten geeignet sind, durch Anwenden einer Leerstellen-Konstruktions-Technik (vacancy engineering technique) in einer speziell gestalteten Substrat-Architektur, welche als "geschickt-ausgerichtete-Substrate"-Architektur oder SMARTOS-Architektur (SMARTOS: Smartly Oriented Substrate) bezeichnet wird.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden eine vorübergehend verstärkte Diffusion (Transient Enhanced Diffusion, TED) und eine Dotierstoff-Deaktivierung in geschickt ausgerichteten Substraten (SMARTOS) reduziert mittels einer Leerstellen-Technik (vacancy engineering).
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden Leerstellen in einen Bereich an oder nahe der Oberfläche einer SMARTOS-Schichtstruktur gebildet mittels hochenergetischer Implantierungen, zum Beispiel hochenergetischen Silizium-Implantaten. Die hochenergetischen Silizium-Implantate können beispielsweise während der P-LDD- und SD-Implantationen integriert werden.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird an der Grenzfläche zwischen einer ersten Schicht (beispielsweise eines ersten Wafers) und einer zweiten Schicht (beispielsweise eines zweiten Wafers) ein Versetzungsbereich gebildet, welcher eine Vielzahl oder ein Netzwerk von Versetzungen (auch als Dislokationen bezeichnet) und Fehlstellen aufweist bzw. enthält. Die Versetzungen und/oder die Fehlstellen können als Senken dienen für Zwischengitterplatzdefekte, welche während eines Implantationsschrittes erzeugt werden, wodurch die Diffusion von Zwischengitterplatzdefekten in Richtung hin zu der Oberfläche des Halbleiterelements verhindert wird und somit die Übersättigung mit Zwischengitterplatzdefekten in einem Bereich an oder nahe der Oberfläche verhindert wird. Gemäß einem Ausführungsbeispiel kann das Versetzungsnetzwerk weit genug entfernt gehalten werden von einem oder mehreren P+/N-Übergängen in dem Halbleiterelement, so dass keine nachteiligen Auswirkungen auf die Leistung bzw. das Verhalten der Einrichtung erwartet werden.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung werden SMARTOS-Substrate verwendet, wobei die Verwendung von SMARTOS-Substraten zu Bulk-Silizium vollständig kompatibel ist.
  • Gemäß einem Ausführungsbeispiel ist es unter Verwendung von SMARTOS beispielsweise möglich, CMOS-Einrichtungen (CMOS-Devices) in sowohl (110)-Substraten als auch (100)-Substraten herzustellen, und dadurch das Device-Verhalten von sowohl P-Typ-Feldeffekttransistoren (PFET) als auch N-Typ-Feldeffekttransistoren (NFET) zu verbessern bzw. zu steigern.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird mittels Verbindens (Bondens) zweier Wafer mit einer geringfügigen Verdrehungskomponente bezogen aufeinander ein Versetzungsbereich an oder in der Nähe der Verbindungsgrenzfläche gebildet, welcher Versetzungsbereich eine Vielzahl von Versetzungen und Fehlstellen aufweist.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung können, in dem die Verwendung einer Leerstellen-Technik mit dem Verwenden von SMARTOS-Substraten gekoppelt wird, die TED und Bor-Deaktivierung effektiv unterdrückt werden.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein an Leerstellen reicher Bereich in der Nähe eines flachen implantierten Bor-Profils gebildet, wobei der an Leerstellen reiche Bereich in der Lage ist, die Bor-TED zu unterdrücken. Gemäß einem Ausführungsbeispiel der Erfindung wird der Überschuss an Leerstellen mittels einer Hochenergie-Silizium-Implantierung erzeugt.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird eine Übersättigung mit Zwischengitterplatzdefekten nahe eines flachen Dotierstoff-Implantierungs-Bereichs verhindert durch die Bildung eines Versetzungsbereichs, welcher als Barriere für eine Zwischengitterplatzdefekt-Diffusion in Richtung hin zu der Oberfläche dient. Indem die Selbst-Zwischengitterplatzdefekt-Übersättigung nahe der Oberfläche eliminiert wird, kann die Hauptquelle der TED eliminiert werden.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein SMARTOS-Substrat verwendet, welches zwei wasserstoffterminierte Silizium-Wafer aufweist, die unter einem geringfügigen Drehwinkel miteinander verbunden sind (beispielsweise um 1° relativ zueinander gedreht). Als eine direkte Folge der Drehung wird ein Versetzungsnetzwerk an der verbundenen (gebondeten) Grenzfläche gebildet. Dieses Netzwerk von Versetzungen kann sich über den gesamten Wafer erstrecken, erstreckt sich jedoch nicht in Richtung hin zu der Oberfläche der oberen Siliziumschicht. Die Art dieses Bandes (oder Streifens) von Defekten ist intrinsisch (Leerstellen-Typ), was die Defekte folglich zu ausgezeichneten Einfangstellen für Zwischengitterplatzdefekte (I) macht, welche vom Substrat kommen. Ferner kann, um das zusätzliche Volumen an der verbundenen Grenzfläche aufzunehmen, auch eine hohe Dichte an Fehlstellen gebildet werden. Das Einfangen von Zwischengitterplatzdefekten an dem Band von Defekten und Fehlstellen ermöglicht es, dass die gesamte oder beinahe die gesamte Leerstellen-Population nahe der Oberfläche mit den "+1"-Schäden rekombiniert, welche durch eine flache niedrig-energetische Bor-Implantierung erzeugt werden. Die Beschränkung (confinement) der Leerstellen-Übersättigung an der Nah-Oberfläche (near surface) ermöglicht es, dass die Quelle der TED (nämlich die Zwischengitterplatzdefekte, welche durch die flache Bor-Implantierung erzeugt werden) effektiv entfernt wird. Gemäß einem Ausführungsbeispiel der Erfindung weist das Substrat Schichten auf, welche mittels Wafer-Bondens miteinander verbunden sind. Somit ist es gemäß diesem Ausführungsbeispiel auch möglich, heterogen ausgerichtete Substrate zu verwenden, zum Beispiel einen (110)-Silizium-Wafer mit einem (100)-Wafer zu verbinden. Indem heterogene Substrate verwendet werden, ist es beispielsweise möglich, NFET-Transistoren in (100)-Substraten herzustellen mittels Wegätzens der ursprünglichen (110)-ausgerichteten Oberfläche und Aufwachsens einer epitaktischen (100)-Silizium-Schicht. Auf diese Weise kann die Skalierbarkeit des Poly-Gates bewahrt und gleichzeitig die Leistung von sowohl PFET-Einrichtungen als auch NFET-Einrichtungen erhöht werden.
  • Obwohl die Erfindung vor allem unter Bezugnahme auf bestimmte Ausführungsbeispiele gezeigt und beschrieben wurde, sollte es von denjenigen, die mit dem Fachgebiet vertraut sind, verstanden werden, dass zahlreiche Abänderungen hinsichtlich Ausgestaltung und Details daran vorgenommen werden können, ohne vom Wesen und Bereich der Erfindung, wie er durch die nachfolgenden Ansprüche definiert wird, abzuweichen. Der Bereich der Erfindung wird daher durch die angefügten Ansprüche bestimmt, und es ist beabsichtigt, dass sämtliche Abänderungen, welche unter den Wortsinn oder den Äquivalenzbereich der Ansprüche fallen, umfasst werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • - „R. Scholz, L. F. Giles, S. Hopfe, A. Plößl and U. Gösele, „Void formation at the interface of bonded hydrogenterminated (100) silicon Wafers", Proceedings MSM XI, Microscopy of Semiconducting Materials, Oxford 1999" [0009]

Claims (40)

  1. Verfahren zum Herstellen eines Halbleiterelements, aufweisend: Bilden eines Versetzungsbereichs zwischen einer ersten Schicht und einer zweiten Schicht, wobei der Versetzungsbereich eine Vielzahl von Versetzungen aufweist; zumindest teilweises Eliminieren erster Zwischengitterplatzdefekte in der ersten Schicht unter Verwendung der Versetzungen in dem Versetzungsbereich; Bilden von Leerstellen in der zweiten Schicht; und zumindest teilweises Eliminieren zweiter Zwischengitterplatzdefekte in der zweiten Schicht unter Verwendung der Leerstellen in der zweiten Schicht.
  2. Verfahren gemäß Anspruch 1, wobei die erste Schicht Teil eines ersten Wafers ist; wobei die zweite Schicht Teil eines zweiten Wafers ist; und wobei der Versetzungsbereich gebildet wird mittels Verbindens des ersten Wafers mit dem zweiten Wafer.
  3. Verfahren gemäß Anspruch 2, wobei der erste Wafer ein erstes Substrat mit einer ersten Kristallorientierung aufweist, und wobei der zweite Wafer ein zweites Substrat mit einer zweiten Kristallorientierung aufweist.
  4. Verfahren gemäß Anspruch 3, wobei das erste Substrat eine (100)-Kristallorientierung aufweist, und wobei das zweite Substrat eine (110)-Kristallorientierung oder eine (111)-Kristallorientierung aufweist.
  5. Verfahren gemäß einem der Ansprüche 3 oder 4, wobei das erste Substrat ein erstes Halbleitermaterial aufweist, und wobei das zweite Substrat ein zweites Halbleitermaterial aufweist.
  6. Verfahren gemäß Anspruch 5, wobei das erste Substrat und/oder das zweite Substrat Silizium-Material aufweisen/aufweist.
  7. Verfahren gemäß einem der Ansprüche 2 bis 6, wobei das Verbinden der Wafer aufweist das Drehen des zweiten Wafers bezüglich des ersten Wafers um einen Winkel.
  8. Verfahren gemäß Anspruch 7, wobei der Drehwinkel ungefähr 0.1° bis 50° beträgt.
  9. Verfahren gemäß einem der Ansprüche 1 bis 8, wobei der Versetzungsbereich derart gebildet wird, dass ein Versetzungsnetzwerk gebildet wird, wobei das Versetzungsnetzwerk die Vielzahl von Versetzungen aufweist und ferner eine Vielzahl von Fehlstellen aufweist.
  10. Verfahren gemäß einem der Ansprüche 1 bis 9, wobei Implantierungsatome in die erste Schicht und/oder in die zweite Schicht implantiert werden, wodurch die ersten Zwischengitterplatzdefekte in der ersten Schicht gebildet werden.
  11. Verfahren gemäß Anspruch 10, wobei die Leerstellen durch die Implantation der Implantierungsatome gebildet werden.
  12. Verfahren gemäß einem der Ansprüche 10 oder 11, wobei Silizium-Ionen für die Implantation der Implantierungsatome verwendet werden.
  13. Verfahren gemäß Anspruch 12, wobei die Silizium-Ionen eine Implantationsenergie von ungefähr 100 keV bis 2000 keV aufweisen.
  14. Verfahren gemäß einem der Ansprüche 12 oder 13, wobei die Implantationsdosis der Silizium-Ionen ungefähr 1 × 1012 cm–2 bis 5 × 1014 cm–2 beträgt.
  15. Verfahren gemäß einem der Ansprüche 10 oder 11, wobei Germanium-Ionen für die Implantation der Implantierungsatome verwendet werden.
  16. Verfahren gemäß Anspruch 15, wobei die Germanium-Ionen eine Implantationsenergie von ungefähr 10 keV bis 2000 keV aufweisen.
  17. Verfahren gemäß Anspruch 15, wobei die Implantationsdosis der Germanium-Ionen ungefähr 1 × 1012 cm–2 bis 5 × 1014 cm–2 beträgt.
  18. Verfahren gemäß einem der Ansprüche 1 bis 17, wobei Dotierungsatome in die zweite Schicht implantiert werden, wodurch die zweiten Zwischengitterplatzdefekte in der zweiten Schicht gebildet werden.
  19. Verfahren gemäß Anspruch 18, wobei Bor-Atome, Phosphor-Atome oder Arsen-Atome in die zweite Schicht als die Dotierungsatome implantiert werden.
  20. Verfahren gemäß Anspruch 19, wobei Bor-Ionen für die Implantation der Bor-Atome verwendet werden, wobei die Bor-Ionen eine Implantationsenergie von ungefähr 0.1 keV bis 10 keV aufweisen.
  21. Verfahren gemäß einem der Ansprüche 19 oder 20, wobei Bor-Ionen für die Implantation der Bor-Atome verwendet werden, und wobei die Implantationsdosis der Bor-Ionen ungefähr 1 × 1013 cm–2 bis 5 × 1015 cm–2 beträgt.
  22. Verfahren gemäß einem der Ansprüche 18 bis 21, wobei die ersten Zwischengitterplatzdefekte und die Leerstellen nach dem Bilden des Versetzungsbereichs gebildet werden; und wobei die zweiten Zwischengitterplatzdefekte nach dem Bilden der ersten Zwischengitterplatzdefekte und der Leerstellen gebildet werden.
  23. Verfahren gemäß einem der Ansprüche 2 bis 22, wobei das Verbinden des ersten Wafers mit dem zweiten Wafer aufweist, dass die erste Schicht und die zweite Schicht und der Versetzungsbereich einer ersten thermischen Behandlung unterzogen werden.
  24. Verfahren gemäß Anspruch 23, wobei die erste Schicht, die zweite Schicht und der Versetzungsbereich während der ersten thermischen Behandlung auf eine Temperatur von ungefähr 600°C bis 1000°C erhitzt werden.
  25. Verfahren gemäß einem der Ansprüche 23 oder 24, wobei die erste Schicht und die zweite Schicht und der Versetzungsbereich während der ersten thermischen Behandlung für eine Dauer von ungefähr 5 min bis 2 h erhitzt werden.
  26. Verfahren gemäß einem der Ansprüche 18 bis 25, wobei die erste Schicht, die zweite Schicht und der Versetzungsbereich nach der Implantation der Dotierungsatome einer zweiten thermischen Behandlung unterzogen werden.
  27. Verfahren gemäß Anspruch 26, wobei die zweite thermische Behandlung mindestens einen der folgenden Prozesse aufweist: einen schnellen thermischen Temperungsprozess; einen Spitzen-Temperungsprozess; einen Flash-Temperungsprozess; einen Laser-Temperungsprozess.
  28. Verfahren gemäß einem der Ansprüche 26 oder 27, wobei die erste Schicht, die zweite Schicht und der Versetzungsbereich während der zweiten thermischen Behandlung auf eine Temperatur von ungefähr 900°C bis 1300°C erhitzt werden.
  29. Verfahren gemäß einem der Ansprüche 26 bis 28, wobei die erste Schicht und die zweite Schicht und der Versetzungsbereich während der zweiten thermischen Behandlung für eine Dauer von ungefähr 1 ms bis 5 min erhitzt werden.
  30. Verfahren gemäß einem der Ansprüche 18 bis 29, wobei mindestens ein dotierter Bereich der zweiten Schicht einen flachen Übergang des Halbleiterelements bildet.
  31. Verfahren gemäß Anspruch 30, wobei das Halbleiterelement als ein Transistor ausgebildet wird.
  32. Verfahren gemäß Anspruch 31, wobei das Halbleiterelement als ein Feldeffekttransistor ausgebildet wird.
  33. Verfahren gemäß Anspruch 32, wobei ein erster dotierter Bereich der zweiten Schicht einen ersten Source/Drain-Bereich des Feldeffekttransistors bildet; und wobei ein zweiter dotierter Bereich der zweiten Schicht einen zweiten Source/Drain-Bereich des Feldeffekttransistors bildet.
  34. Halbleiterelement, aufweisend: eine erste Schicht und eine zweite Schicht; einen Versetzungsbereich, welcher zwischen der ersten Schicht und der zweiten Schicht ausgebildet ist, wobei der Versetzungsbereich eine Vielzahl von Versetzungen aufweist; mindestens einen flachen Übergang, welcher in der zweiten Schicht ausgebildet ist; und Dotierungsatome in dem flachen Übergang.
  35. Halbleiterelement gemäß Anspruch 34, wobei die erste Schicht Teil eines ersten Wafers ist; wobei die zweite Schicht Teil eines zweiten Wafers ist, welcher mit dem ersten Wafer verbunden ist; und wobei der Versetzungsbereich zwischen dem ersten Wafer und dem zweiten Wafer ausgebildet ist.
  36. Halbleiterelement gemäß Anspruch 35, wobei der zweite Wafer bezüglich des ersten Wafers um einen Winkel gedreht ist.
  37. Halbleiterelement gemäß Anspruch 36, wobei der Drehwinkel ungefähr 0.1° bis 50° beträgt.
  38. Halbleiterelement gemäß einem der Ansprüche 34 bis 37, wobei der Versetzungsbereich ein Versetzungsnetzwerk aufweist, welches die Vielzahl von Versetzungen sowie eine Vielzahl von Fehlstellen aufweist.
  39. Halbleiterelement gemäß einem der Ansprüche 34 bis 38, wobei das Halbleiterelement ein Feldeffekttransistor ist.
  40. Halbleiterelement gemäß Anspruch 39, wobei der mindestens eine flache Übergang mindestens einen Source/Drain-Bereich des Feldeffekttransistors bildet.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2933824B1 (de) * 2014-04-14 2021-08-18 Nxp B.V. Substratanordnung

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090004458A1 (en) * 2007-06-29 2009-01-01 Memc Electronic Materials, Inc. Diffusion Control in Heavily Doped Substrates
US8987099B2 (en) * 2011-12-20 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for thermal treatment with epitaxial SiCP thermal stability improvement

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3518122B2 (ja) * 1996-01-12 2004-04-12 ソニー株式会社 半導体装置の製造方法
US5976956A (en) * 1997-04-11 1999-11-02 Advanced Micro Devices, Inc. Method of controlling dopant concentrations using transient-enhanced diffusion prior to gate formation in a device
US6087209A (en) * 1998-07-31 2000-07-11 Advanced Micro Devices, Inc. Formation of low resistance, ultra shallow LDD junctions employing a sub-surface, non-amorphous implant
US6563133B1 (en) * 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure
US7238589B2 (en) * 2004-11-01 2007-07-03 International Business Machines Corporation In-place bonding of microstructures
DE102005054218B4 (de) * 2005-11-14 2011-06-09 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterelements und Halbleiterelement
FR2895571B1 (fr) * 2005-12-28 2008-04-18 Commissariat Energie Atomique Procede de realisation d'une jonction pn electroluminescente en materiau semi-conducteur par collage moleculaire

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
"R. Scholz, L. F. Giles, S. Hopfe, A. Plößl and U. Gösele, "Void formation at the interface of bonded hydrogenterminated (100) silicon Wafers", Proceedings MSM XI, Microscopy of Semiconducting Materials, Oxford 1999"

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2933824B1 (de) * 2014-04-14 2021-08-18 Nxp B.V. Substratanordnung

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