KR20170103651A - Soi 기판 및 그 제조방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 64
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 49
- 229910052805 deuterium Inorganic materials 0.000 claims abstract description 35
- YZCKVEUIGOORGS-OUBTZVSYSA-N Deuterium Chemical compound [2H] YZCKVEUIGOORGS-OUBTZVSYSA-N 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 22
- 238000000137 annealing Methods 0.000 claims abstract description 8
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 27
- 239000001257 hydrogen Substances 0.000 claims description 27
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 24
- 230000001133 acceleration Effects 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 5
- 238000001816 cooling Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000010884 ion-beam technique Methods 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 238000003825 pressing Methods 0.000 claims description 2
- 238000009736 wetting Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 18
- 239000010703 silicon Substances 0.000 abstract description 18
- 239000012212 insulator Substances 0.000 abstract description 9
- 235000012431 wafers Nutrition 0.000 description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- -1 hydrogen ions Chemical class 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910017464 nitrogen compound Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 150000001975 deuterium Chemical group 0.000 description 1
- 125000004431 deuterium atom Chemical group 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910021480 group 4 element Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 125000000391 vinyl group Chemical group [H]C([*])=C([H])[H] 0.000 description 1
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- Thin Film Transistor (AREA)
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Abstract
본 발명은 SOI 기판을 제조하는 방법을 제공하며, 상기 방법은: 제1 반도체 기판을 제공하는 단계; 제1 웨이퍼를 형성하기 위해 상기 제1 반도체 기판의 상부 표면상에 제1 절연 층을 성장시키는 단계; 상기 제1 웨이퍼의 일정한 미리 결정된 깊이로 듀테륨 및 수소이온 공동 도핑 층을 임플랜트하는 단계; 제2 기판을 제공하는 단계; 제2 웨이퍼를 형성하기 위해 상기 제2 반도체 기판의 상부 표면상에 제2 절연 층을 성장시키는 단계; 상기 제1 웨이퍼를 상기 제2 웨이퍼와 본딩하는 단계; 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계; 상기 제1 웨이퍼의 일부분을 상기 제2 웨이퍼로부터 분리하는 단계; 그리고 상기 제2 웨이퍼 상에 듀테륨 및 수소이온 공동 도핑 층을 형성하는 단계를 포함한다.
Description
본 출원은 2016년 3월 3일자로 출원된 P.R.C. 특허 출원 제201610120565.2호를 우선권 주장의 기초로 하며, 그 내용 전체가 본원에 참고로 인용된다.
본 발명은 반도체 기판 및 그 제조 방법에 관한 것으로, 특히, 실리콘 온 절연체(SOI) 기판 및 그 제조 방법에 관한 것이다.
지난 몇 년 전부터, 많은 산업계에서 반도체 집적 회로를 제조하기 위해 실리콘 웨이퍼를 사용하는 대신 SOI(silicon on insulator) 기판을 사용했다. SOI 기판을 사용하는 것은 드레인과 기판 사이의 기생 용량을 감소시키는 이점이 있기 때문에, 반도체 집적 회로의 성능이 향상될 수 있다.
미국 특허 제 5374564호와 같은 반도체 디바이스의 제조 방법에서는, 실리콘 웨이퍼에 수소 이온을 도핑하고, 실리콘 웨이퍼의 사전 정해진 깊이에 이온 도핑 층을 형성하는 방법을 제공한다. 그 다음, 수소 이온에 의해 도핑 된 실리콘 웨이퍼는 다른 실리콘 웨이퍼와 결합되고, 실리콘 산화물 막이 2개의 실리콘 웨이퍼 사이에 형성된다. 이어서, 2개의 실리콘 웨이퍼가 열처리에 의해 이온 도핑 층에서 분리됨으로써, 이온 도핑 층 상에 단결정 실리콘 막이 형성될 수 있다.
예를 들어, 미국 특허 제5,872,387호는 듀테륨(deuterium) 환경에서 게이트 산화물층을 성장시킴으로써 기판 성장을 어닐링하기 위한 방법을 제공하며, 게이트 산화물과 기판 사이의 댕글 링 본드(dangling bond)를 제거할 수 있는 방법을 제공한다. 그러나 이 방법은 매우 높은 듀테륨 압력에서 진행되어야 하므로, 반도체 디바이스 제조 비용이 증가 된다.
상술한 종래 기술에 비추어 볼 때, 적어도 전술 한 결점을 해결하는 SOI 기판의 제조 방법의 개선이 요구된다.
본 발명의 목적은 SOI 기판 및 그 방법을 제공하는 것이며, SOI 기판이 드레인과 기판 사이의 기생 용량을 감소시키는 이점을 갖고, SOI 기판의 제조 비용이 줄어들 수 있는 SOI 기판 및 그 제조 방법을 제공하는 것이다.
상기 문제를 해결하기 위해, 본 발명 출원은 SOI 기판 제조 방법을 제공하며, 상기 방법은 제1 반도체 기판을 제공하는 단계; 제1 웨이퍼를 형성하기 위해 상기 제1 반도체 기판의 상부 표면상에 제1 절연 층을 성장시키는 단계; 상기 제1 절연 층의 상부 표면으로부터 미리 결정된 깊이로 듀테륨 및 수소 공동 도핑(deuterium and hydrogen co-doping) 반도체 층을 형성하기 위해 이온빔을 통해 상기 제1 반도체 기판을 조사하는 단계; 제2 기판을 제공하는 단계; 제2 웨이퍼를 형성하기 위해 상기 제2 반도체 기판의 상부 표면상에 제2 절연 층을 성장시키는 단계; 상기 제1 웨이퍼를 상기 제2 웨이퍼에 마주보며 본딩하는 단계; 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계; 상기 제1 웨이퍼의 일부분을 상기 제2 웨이퍼로부터 분리하는 단계; 그리고 상기 제2 웨이퍼 상에 듀테륨 및 수소 공동 도핑 반도체 층을 형성하는 단계를 포함한다.
본 발명 출원은 반도체 기판; 상기 반도체 기판의 상부 표면상에 성장된 절연 층; 그리고 상기 절연 층의 상부 표면상에 성장된 듀테륨 및 수소 공동 도핑 반도체 층을 포함하는 절연체 기판상의 실리콘(SOI) 기판을 더욱 제공한다.
하기에서는 첨부도면을 참조하여 본원 발명을 더욱 상세히 설명한다.
도 1은 본 발명의 한 실시 예에 따른 절연체 기판상에서 실리콘(SIO)을 제조하기 위한 방법에 대한 흐름도.
도 2A-2H는 SIO(silicon on insulator) 기판을 제조하기 위한 공정의 단면도.
도 1은 본 발명의 한 실시 예에 따른 절연체 기판상에서 실리콘(SIO)을 제조하기 위한 방법에 대한 흐름도.
도 2A-2H는 SIO(silicon on insulator) 기판을 제조하기 위한 공정의 단면도.
하기에서는 첨부도면을 참조하여 본 발명을 설명하며, 유사부분에 대하여는 유사 도면부호를 사용한다. 당업자라면 하기 설명된 것을 포함하여 예시적인 실시 예를 실행하는 다른 변형 실시를 이해할 것이다.
도 1은 본 발명의 한 실시 예에 따른 SOI(silicon on insulator) 기판을 제조하기 위한 방법을 제공하며, 그 제조 방법은:
단계 101(S101): 제1 반도체 기판을 제공하는 단계;
단계 102(S102): 제1 웨이퍼를 형성하기 위해 상기 제1 반도체 기판의 저부 표면상에 제1 절연 층을 성장시키는 단계;
단계 103(S103): 듀테륨 및 수소가 소스 가스로 사용되고, 그리고 상기 제1 절연 층의 상부 표면으로부터 미리 결정된 깊이로 듀테륨 및 수소 공동 도핑 층을 형성하기 위해 듀테륨 및 수소 이온빔을 통해 상기 제1 반도체 기판을 조사하는 단계;
단계 104(S104): 제2 기판을 제공하는 단계;
단계 105(S105): 수소가 소스 가스로 사용되고, 그리고 제2 웨이퍼를 형성하기 위해 상기 제2 반도체 기판의 상부 표면상에 제2 절연 층을 성장시키는 단계;
단계 106(S106): 상기 제1 웨이퍼를 상기 제2 웨이퍼와 마주하여 본딩하는 단계;
단계 107(S107): 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계;
단계 108(S108): 상기 제1 웨이퍼의 일부분을 상기 제2 웨이퍼로부터 분리하는 단계; 그리고
단계 109(S109): 상기 제2 웨이퍼 상에 듀테륨 및 수소 공동 도핑 층을 형성하는 단계;
단계 110(S110): 제1 웨이퍼의 분리된 부분을 다시 사용하는 단계를 포함한다.
SOI(실리콘 온 절연체) 기판을 제조하는 방법을 보다 구체적으로 설명하기 위해, 도 2A 내지 도 2G는 SIO 기판을 제조하는 공정의 단면도를 제공한다.
제1 단계는 도 2A를 참조하며, 제1 반도체 기판(100)이 제공되고, 제1 반도체 기판(100)의 재료는 IV 족, SiGe, III-V 족 화합물, III 족 - 질소 화합물 또는 II-VI 족 화합물일 수 있다. 일 실시 예에서, 제1 반도체 기판(100)의 재료는 단결정 실리콘이다. 다른 실시 예에서, 제1 반도체 기판(100)의 재료는 SiGe이고, 게르마늄의 중량 %는 5% 내지 90%이다.
다음 공정은 도 2B를 참조하며, 제1 절연 층(104)은 제1 웨이퍼(106)를 형성하기 위해 제1 반도체 기판(100)의 상부 표면(102) 상에 성장되며, 제1 절연 층(104)의 재료는 이산화규소, 실리콘 질화물, 또는 알루미늄 질화물을 포함한다. 일 실시 예에서, 제1 절연 층의 재료는 이산화규소이고, 제1 절연 층(104)의 두께는 0.1nm와 500nm 사이 일 수 있다.
다음 공정은 도 2C를 참조하며, 수소 및 듀테륨(deuterium)이 수소 플라즈마 및 듀테륨 플라즈마를 생성하기 위해 전장에 의해 처리될 수 있으며, 수소 이온 및 듀테륨 이온 공동 빔이 수소 플라즈마의 수소 이온과 듀테륨 플라즈마의 듀테륨 이온을 택하여 생성될 수 있다. 제1 웨이퍼(106)는 듀테륨 및 수소이온 공동 빔(hydrogen and deuterium ions co-beam)(108)에 의해 조사되어 제1 절연 층(110)의 상부 표면으로부터 미리 결정된 깊이(H)로 듀테륨 및 수소 공동 도핑 층(112)을 형성하도록 한다. 상기 미리 결정된 깊이(H)는 듀테륨 및 수소이온 공동 빔(108)의 가속 에너지 및 듀테륨 및 수소이온 공동 빔(108)의 입사각에 의해 조정될 수 있으며, 듀테륨 및 수소이온 공동 빔(108)의 가속 에너지는 가속 전압 및 도핑 농도에 의해 조정될 수 있다. 일 실시 예에서, 미리 결정된 깊이(H)는 0.11㎛ 내지 5㎛ 사이이며, 듀테륨 및 수소이온 공동 빔(108)의 가속 전압은 1keV 내지 200keV 사이이고, 듀테륨 및 수소이온 공동 빔(108)의 도핑 투여량은 1016ions/㎠ 와 2x1017ions/㎠ 사이이다.
다음 단계는 도 2D를 참조하며, 제2 반도체 기판(200)이 제공되며, 제2 반도체 기판(200)의 재료는 IV 족 원소, 실리콘-게르마늄(SiGe), III-V 족 화합물, III 족 - 질소 화합물 또는 II-VI 족 화합물 일 수 있다. 일 실시 예에서, 제2 반도체 기판(200)의 재료는 단결정 실리콘이다.
다음 공정은 도 2E를 참조하며, 제2 절연 층(204)은 제2 웨이퍼(206)를 형성하기 위해 제2 반도체 기판(200)의 상부 표면(202) 상에 성장되고, 제2 절연 층(204)의 재료는 이산화규소, 실리콘 질화물, 또는 알루미늄 질화물을 포함한다. 일 실시 예에서, 제2 절연 층(204)의 재료는 이산화규소이고, 제2 절연 층(204)의 두께는 0.05nm 내지 10nm 일 수 있다.
다음 단계는 도 2F를 참조하며, 제1 웨이퍼(106)는 마주하는 제2 웨이퍼(206)와 결합 된다. 일 실시 예에서, 제1 웨이퍼(106)는 친수성 결합 공정을 통해 제2 웨이퍼(206)와 본딩(bonding)되며, 200℃ 내지 400℃의 온도에서 제2 웨이퍼(206)와 본딩 된다. 친수성 결합 공정의 세부 단계는 제1 절연 층(104) 및 제2 절연 층(204)을 습윤시키는 단계; 상기 습윤 된 제1 절연 층(104)을 상기 습윤 된 제2 절연 층(204)과 접촉시키는 단계; 상기 제1 절연 층(104)과 상기 제2 절연 층(204)을 압착하여 상기 제1 절연 층(104)과 상기 제2 절연 층(204)을 밀착하여 접착시키는 단계를 포함한다.
다음 단계는 도 2G를 참조하며, 제1 웨이퍼(106) 및 제2 웨이퍼(206)가 어닐링되며, 어닐링 공정은 600℃ 내지 900℃의 온도로 제1 웨이퍼(106) 및 제2 웨이퍼(206)를 가열하는 단계; 제1 웨이퍼(106) 및 제2 웨이퍼(206)를 400℃ 내지 600℃의 온도로 냉각시키는 단계로서, 제1 웨이퍼(106) 및 제2 웨이퍼(206)를 냉각시키는 시간은 30분 내지 120분인 단계를 포함한다. 제1 웨이퍼(106) 및 제2 웨이퍼(206)를 어닐링 한 후에, 듀테륨 및 수소 공동 도핑 층(112)은 다수의 듀테륨 및 수소 공동 도핑 버블(300)로 이동된다.
다음 단계는 도 2H를 참조하며, 듀테륨 및 수소 공동 도핑 반도체 층(400)을 형성하기 위해 제1 웨이퍼(106)의 일부가 제2 웨이퍼(206)로부터 분리되고, 듀테륨 및 수소 공동 도핑 반도체 층(400)은 제1 절연 층(104)과 결합되며, 듀테륨 및 수소 공동 도핑 반도체 층(400)의 두께가 50Å 내지 50,000Å 사이이고, 듀테륨 및 수소 공동 도핑 기포(300)가 듀테륨 및 수소 공동 도핑 반도체 층(400)에 존재한다.
제1 웨이퍼(106)의 분리된 부분은 화학 기계적 폴리싱(CMP)으로 더 처리되어 세정 될 수 있으므로, 제1 웨이퍼(106)의 분리된 부분은 비용을 절약하기 위해 재사용 될 수 있다. 듀테륨 및 수소 공동 도핑 반도체 층(400)과 결합된 제2 웨이퍼(106)는 10000℃의 온도로 더욱 가열될 수 있고, 제2 웨이퍼(106)를 가열하는 시간은 30분 내지 8시간이다.
댕글 링 본드(dangling bond)는 활성이 높기 때문에, 전자(electron)가 전자 구멍에 다시 결합되도록 트랩 센터가 생성될 수 있다. 결과적으로, 핫 캐리어 효과에 대한 반도체 디바이스의 복원력이 감소된다. 본 발명은 반도체 장치를 제조하기 위한 SOI 기판을 제공한다. SOI 기판은 반도체 디바이스의 드레인과 소스 사이의 기생 용량을 감소시킬 수 있고, SOI 기판에 도핑 된 듀테륨 원자(또는 듀테륨 이온)는 SOI 기판상에 게이트 산화물을 성장시킨 후, 게이트 산화물과 SOI 사이의 인터페이스 내로 확산 될 수 있으며, 듀테륨 원자(또는 듀테륨 이온)는 댕글 링 본드를 없애고 핫 캐리어 효과에 대한 반도체 소자의 복원력을 증가시키기 위해, 반도체 원자로 공유 결합된다. 또한, SOI 기판의 제조 방법은 매우 높은 듀테륨 압력을 필요로하지 않으며, SOI 기판의 제조 비용을 상당히 감소시킬 수 있다.
본원 명세서에서 개시된 발명 원리에 따른 다양한 실시 예가 상술 되었지만, 이들은 단지 예로서 제시되고 제한적인 것이 아니라는 것을 이해해야 한다. 따라서, 예시적인 실시 예(들)의 범위는 상술 한 실시 예들 중 어느 것에 의해서도 제한되어서는 안되며, 단지 본원 명세서의 청구 범위 및 그 균등물에 따라서만 정의되어야 한다. 또한, 상기 기술한 장점들 및 특징들은 설명된 실시 예들에 제공되지만, 전술한 이점들의 일부 또는 전부를 달성하는 공정들 및 구조들로 청구한 내용들의 적용을 제한해서는 안된다.
Claims (10)
- 제1 반도체 기판을 제공하는 단계; 제1 웨이퍼를 형성하기 위해 상기 제1 반도체 기판의 상부 표면상에 제1 절연 층을 성장시키는 단계; 상기 제1 절연 층의 상부 표면으로부터 미리 결정된 깊이로 듀테륨 및 수소 공동 도핑 층을 형성하기 위해 이온빔을 통해 상기 제1 반도체 기판을 조사하는(irradiating) 단계; 제2 기판을 제공하는 단계; 제2 웨이퍼를 형성하기 위해 상기 제2 반도체 기판의 상부 표면상에 제2 절연 층을 성장시키는 단계; 상기 제1 웨이퍼를 상기 제2 웨이퍼와 마주하여 본딩하는 단계; 제1 웨이퍼 및 제2 웨이퍼를 어닐링하는 단계; 상기 제1 웨이퍼의 일부분을 상기 제2 웨이퍼로부터 분리하는 단계; 그리고 상기 제2 웨이퍼 상에 듀테륨 및 수소 공동 도핑 층을 형성하는 단계를 포함하는, SOI 기판 제조 방법.
- 제1항에 있어서, 상기 듀테륨 및 수소 공동 도핑 층이 듀테륨 및 수소 이온 공동 빔을 통하여 제1 반도체 기판에서 임플랜트 되며, 듀테륨 및 수소이온 공동 빔의 가속 전압은 1keV 내지 200keV 사이이고, 듀테륨 및 수소이온 공동 빔의 도핑 투여량은 1016ions/㎠ 와 2x1017ions/㎠ 사이임을 특징으로 하는 SOI 기판 제조 방법.
- 제1항에 있어서, 제 1 웨이퍼는 200℃ 내지 400℃의 온도에서 제 2 웨이퍼와 마주하여 결합됨 특징으로 하는 SOI 기판 제조 방법.
- 제1항에 있어서, 제1 웨이퍼를 제2 웨이퍼와 결합하는 단계가 상기 제1 절연 층 및 상기 제 2 절연 층을 습윤시키는 단계; 상기 제 1 절연 층을 상기 제2 절연 층과 접촉시키는 단계; 상기 제1 절연 층과 상기 제2 절연 층을 가압하여 상기 제2 절연 층 상에 상기 제1 절연 층을 접합하는 단계를 포함함을 특징으로 하는 SOI 기판 제조 방법.
- 제1항에 있어서, 제1 웨이퍼 및 제2 웨이퍼를 어닐링 하는 공정은 600℃ 내지 900℃의 온도로 제1 웨이퍼 및 제2 웨이퍼를 가열하는 단계; 제1 웨이퍼 및 제2 웨이퍼를 400℃ 내지 600℃의 온도로 냉각시키는 단계를 더욱 포함함을 특징으로 하는 SOI 기판 제조 방법.
- 제5항에 있어서, 제1 웨이퍼 및 제2 웨이퍼를 냉각시키는 시간은 30분 내지 120분임을 특징으로 하는 SOI 기판 제조 방법.
- 제1항에 있어서, 듀테륨 및 수소 공동 도핑 반도체 층의 두께가 50Å 내지 50,000Å 사이임을 특징으로 하는 SOI 기판 제조 방법.
- 제1항에 있어서, 제1 웨이퍼의 일부를 제2 웨이퍼로부터 분리시킨 뒤에 제2 웨이퍼를 10000℃의 온도로 가열하는 단계를 더욱 포함함을 특징으로 하는 SOI 기판 제조 방법.
- 반도체 기판; 상기 반도체 기판의 상부 표면상에 성장된 절연 층; 그리고 상기 절연 층의 상부 표면상에 성장된 듀테륨 및 수소 공동 도핑 반도체 층을 포함하는 SOI 기판.
- 제9항에 있어서, 상기 듀테륨 및 수소 공동 도핑 반도체 층의 두께가 50Å 내지 50,000Å 사이임을 특징으로 하는 SOI 기판.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201610120565.2 | 2016-03-03 | ||
CN201610120565.2A CN107154378B (zh) | 2016-03-03 | 2016-03-03 | 绝缘层上顶层硅衬底及其制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20170103651A true KR20170103651A (ko) | 2017-09-13 |
Family
ID=59650997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020170023836A KR20170103651A (ko) | 2016-03-03 | 2017-02-23 | Soi 기판 및 그 제조방법 |
Country Status (6)
Country | Link |
---|---|
US (2) | US20170256440A1 (ko) |
JP (1) | JP2017157814A (ko) |
KR (1) | KR20170103651A (ko) |
CN (1) | CN107154378B (ko) |
DE (1) | DE102017100054A1 (ko) |
TW (1) | TWI592987B (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107154378B (zh) | 2016-03-03 | 2020-11-20 | 上海新昇半导体科技有限公司 | 绝缘层上顶层硅衬底及其制造方法 |
CN112864006B (zh) * | 2021-01-11 | 2022-11-08 | 中国科学院上海微系统与信息技术研究所 | 一种半导体衬底的制备方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2681472B1 (fr) * | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
US5872387A (en) | 1996-01-16 | 1999-02-16 | The Board Of Trustees Of The University Of Illinois | Deuterium-treated semiconductor devices |
US5882987A (en) * | 1997-08-26 | 1999-03-16 | International Business Machines Corporation | Smart-cut process for the production of thin semiconductor material films |
JPH11330438A (ja) * | 1998-05-08 | 1999-11-30 | Shin Etsu Handotai Co Ltd | Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ |
JP2007141946A (ja) * | 2005-11-15 | 2007-06-07 | Sumco Corp | Soi基板の製造方法及びこの方法により製造されたsoi基板 |
US7378335B2 (en) * | 2005-11-29 | 2008-05-27 | Varian Semiconductor Equipment Associates, Inc. | Plasma implantation of deuterium for passivation of semiconductor-device interfaces |
US7608521B2 (en) * | 2006-05-31 | 2009-10-27 | Corning Incorporated | Producing SOI structure using high-purity ion shower |
EP1993127B1 (en) * | 2007-05-18 | 2013-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of SOI substrate |
US7781306B2 (en) | 2007-06-20 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor substrate and method for manufacturing the same |
US8431451B2 (en) * | 2007-06-29 | 2013-04-30 | Semicondutor Energy Laboratory Co., Ltd. | Display device and method for manufacturing the same |
JP4636110B2 (ja) * | 2008-04-10 | 2011-02-23 | 信越半導体株式会社 | Soi基板の製造方法 |
US8329557B2 (en) * | 2009-05-13 | 2012-12-11 | Silicon Genesis Corporation | Techniques for forming thin films by implantation with reduced channeling |
JP6454716B2 (ja) * | 2014-01-23 | 2019-01-16 | サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited | 高抵抗率soiウエハおよびその製造方法 |
CN106601663B (zh) * | 2015-10-20 | 2019-05-31 | 上海新昇半导体科技有限公司 | Soi衬底及其制备方法 |
CN107154378B (zh) | 2016-03-03 | 2020-11-20 | 上海新昇半导体科技有限公司 | 绝缘层上顶层硅衬底及其制造方法 |
-
2016
- 2016-03-03 CN CN201610120565.2A patent/CN107154378B/zh active Active
- 2016-06-15 TW TW105118832A patent/TWI592987B/zh active
- 2016-09-07 US US15/258,899 patent/US20170256440A1/en not_active Abandoned
- 2016-09-26 JP JP2016186873A patent/JP2017157814A/ja active Pending
-
2017
- 2017-01-03 DE DE102017100054.2A patent/DE102017100054A1/de not_active Ceased
- 2017-01-25 US US15/415,609 patent/US10014210B2/en active Active
- 2017-02-23 KR KR1020170023836A patent/KR20170103651A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
US20170256440A1 (en) | 2017-09-07 |
JP2017157814A (ja) | 2017-09-07 |
TW201732867A (zh) | 2017-09-16 |
DE102017100054A1 (de) | 2017-09-07 |
CN107154378B (zh) | 2020-11-20 |
US20170256616A1 (en) | 2017-09-07 |
TWI592987B (zh) | 2017-07-21 |
CN107154378A (zh) | 2017-09-12 |
US10014210B2 (en) | 2018-07-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |