JPH10209271A - 張り合わせｓｏｉ基板の作製方法 - Google Patents
張り合わせｓｏｉ基板の作製方法Info
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- JPH10209271A JPH10209271A JP848397A JP848397A JPH10209271A JP H10209271 A JPH10209271 A JP H10209271A JP 848397 A JP848397 A JP 848397A JP 848397 A JP848397 A JP 848397A JP H10209271 A JPH10209271 A JP H10209271A
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Abstract
(57)【要約】
【課題】 従来の方法に比べて、更に一層高い膜厚均一
性を有するＳＯＩ基板を作製する方法を提供する。 【解決手段】 本方法は、張り合わせＳＯＩ基板の作製
方法であって、一のＳｉ基板１２内にイオン注入を施し
てＰ型不純物層３０を形成し、一のＳｉ基板上に成膜し
た少なくともＳｉ酸化膜１６、１８を介して、別のＳｉ
基板２２と張り合わせる。次いで、張り合わせ面に対向
する裏面側から一のＳｉ基板をＰ型不純物層上層まで選
択的に除去する。
性を有するＳＯＩ基板を作製する方法を提供する。 【解決手段】 本方法は、張り合わせＳＯＩ基板の作製
方法であって、一のＳｉ基板１２内にイオン注入を施し
てＰ型不純物層３０を形成し、一のＳｉ基板上に成膜し
た少なくともＳｉ酸化膜１６、１８を介して、別のＳｉ
基板２２と張り合わせる。次いで、張り合わせ面に対向
する裏面側から一のＳｉ基板をＰ型不純物層上層まで選
択的に除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、張り合わせＳＯＩ
基板の作製方法に関し、更に詳細には、膜厚均一性の高
いＳＯＩ基板を張り合わせ法により作製する方法に関す
るものである。
基板の作製方法に関し、更に詳細には、膜厚均一性の高
いＳＯＩ基板を張り合わせ法により作製する方法に関す
るものである。
【０００２】
【従来の技術】酸化膜のような絶縁膜上の単結晶シリコ
ン（Silicon on Insulator:SOI）層に形成されたトラン
ジスタは、優れた耐放射線特性及びラッチアップ特性を
有し、更に、ショートチャネル効果抑制にも優れてい
て、高集積度を要求される半導体装置の素子として盛ん
に使用されている。
ン（Silicon on Insulator:SOI）層に形成されたトラン
ジスタは、優れた耐放射線特性及びラッチアップ特性を
有し、更に、ショートチャネル効果抑制にも優れてい
て、高集積度を要求される半導体装置の素子として盛ん
に使用されている。
【０００３】ところで、ウエハ張り合わせ技術を適用し
たＳＯＩ基板の作製方法は、極めて欠陥の少ないＳＯＩ
層を形成できることから、近年、最も注目される技術の
１つになっている。ウエハ張り合わせ技術によりＳＯＩ
基板を作製する方法の１つとして、酸化膜をストッパー
とした選択研磨法が開発されている。以下に、図４を参
照して、その基本的工程を説明する。先ず、図４（ａ）
に示すように、Ｓｉ基板１２をエッチングして、作製す
るＳＯＩの膜厚と等しい高さＴを有する段差１４をＳｉ
基板１２上に設け、続いて表面に熱酸化膜１６を成膜す
る。次いで、図４（ｂ）に示すように、基板上に酸化膜
１８及びポリシリコン膜２０を、順次、堆積し、更に、
ポリシリコン膜２０の表面の段差をＣＭＰ法にて平坦化
する。次に、図５（ｃ）に示すように、ポリシリコン膜
２０の平坦化された膜面を張り合わせ面２４として、Ｓ
ｉ基板１２と別のＳｉ基板２２とを張り合わせ、続いて
Ｓｉ基板１２を裏面側から４μm 程度の厚さｔまで研削
する。最後に、図５（ｄ）に示すように、研磨砥粒を含
有していないアルカリ系研磨液、例えば０．０００５％
エチレンジアミン溶液を用いて、酸化膜１６をストッパ
ーにして化学的研磨を行い、残存している４μm 程度の
厚さのＳｉ層１２を選択的に研磨してＳＯＩ層２６を得
る。この選択研磨法を適用したＳＯＩ基板の作製方法
は、他の一般的な張り合わせＳＯＩ基板作製方法に比較
して、ＳＯＩ層の膜厚ばらつきが比較的小さいＳＯＩ基
板を作製することができる。
たＳＯＩ基板の作製方法は、極めて欠陥の少ないＳＯＩ
層を形成できることから、近年、最も注目される技術の
１つになっている。ウエハ張り合わせ技術によりＳＯＩ
基板を作製する方法の１つとして、酸化膜をストッパー
とした選択研磨法が開発されている。以下に、図４を参
照して、その基本的工程を説明する。先ず、図４（ａ）
に示すように、Ｓｉ基板１２をエッチングして、作製す
るＳＯＩの膜厚と等しい高さＴを有する段差１４をＳｉ
基板１２上に設け、続いて表面に熱酸化膜１６を成膜す
る。次いで、図４（ｂ）に示すように、基板上に酸化膜
１８及びポリシリコン膜２０を、順次、堆積し、更に、
ポリシリコン膜２０の表面の段差をＣＭＰ法にて平坦化
する。次に、図５（ｃ）に示すように、ポリシリコン膜
２０の平坦化された膜面を張り合わせ面２４として、Ｓ
ｉ基板１２と別のＳｉ基板２２とを張り合わせ、続いて
Ｓｉ基板１２を裏面側から４μm 程度の厚さｔまで研削
する。最後に、図５（ｄ）に示すように、研磨砥粒を含
有していないアルカリ系研磨液、例えば０．０００５％
エチレンジアミン溶液を用いて、酸化膜１６をストッパ
ーにして化学的研磨を行い、残存している４μm 程度の
厚さのＳｉ層１２を選択的に研磨してＳＯＩ層２６を得
る。この選択研磨法を適用したＳＯＩ基板の作製方法
は、他の一般的な張り合わせＳＯＩ基板作製方法に比較
して、ＳＯＩ層の膜厚ばらつきが比較的小さいＳＯＩ基
板を作製することができる。
【０００４】
【発明が解決しようとする課題】しかし、近年の半導体
装置の微細化により、益々、高い膜厚均一性を有するＳ
ＯＩ層が要求されるようになり、上述の選択研磨プロセ
スを以てしても、要求されるような膜厚均一性を有する
ＳＯＩ基板を作製することが困難になって来ている。
装置の微細化により、益々、高い膜厚均一性を有するＳ
ＯＩ層が要求されるようになり、上述の選択研磨プロセ
スを以てしても、要求されるような膜厚均一性を有する
ＳＯＩ基板を作製することが困難になって来ている。
【０００５】そこで、この要求に応えるために、本発明
の目的は、従来の方法に比べて、更に一層高い膜厚均一
性を有するＳＯＩ基板を張り合わせ技術により作製する
方法を提供することである。
の目的は、従来の方法に比べて、更に一層高い膜厚均一
性を有するＳＯＩ基板を張り合わせ技術により作製する
方法を提供することである。
【０００６】
【課題を解決するための手段】本発明者は、従来の選択
研磨プロセスを用いて作製した張り合わせＳＯＩ基板に
発生するＳＯＩ層の膜厚ばらつきについて研究し、以下
のことを見い出した。即ち、ＳＯＩ層の膜厚ばらつき、
ΔＴSOi は、式（１）で近似的に示すことができる。 ΔＴSOi ≒（ＲSOi ／ＲSi.a）× ｛（ΔＴsi）2 ＋（Ｔsi.a）2 ・（ΔＲsi／Ｒsi.a）2 ｝1/2 （１） ここで、Ｔsi.a ；選択研磨によるＳｉ研磨取り
代の平均値 ΔＴsi ；選択研磨によるＳｉ研磨取り代のばら
つき ΔＲsi／Ｒsi.a；選択研磨レートのばらつき ＲSOi ／ＲSi.a；選択研磨の研磨選択比の逆数 ＳＯＩ層の膜厚ばらつき（ΔＴSOi ）を小さくするため
には、ＲSOi ／ＲSi.a（選択研磨の研磨選択比の逆
数）、ΔＴsi（選択研磨によるＳｉ研磨取り代のばらつ
き）、Ｔsi.a（選択研磨によるＳｉ研磨取り代の平均
値）、及び、ΔＲsi／Ｒsi.a（選択研磨レートのばらつ
き）をそれぞれ小さくする必要がある。ところで、選択
研磨の研磨選択比は、これまでのところ、最大でも３７
程度であり、これ以上増加させることは難しい。従っ
て、ＳＯＩ膜厚均一性の向上のためには、選択研磨によ
るＳｉ研磨取り代の絶対値（Ｔsi）及びばらつき（ΔＴ
si）の抑制、選択研磨レートばらつき（ΔＲsi／
Ｒsi.a）の抑制が必要である。
研磨プロセスを用いて作製した張り合わせＳＯＩ基板に
発生するＳＯＩ層の膜厚ばらつきについて研究し、以下
のことを見い出した。即ち、ＳＯＩ層の膜厚ばらつき、
ΔＴSOi は、式（１）で近似的に示すことができる。 ΔＴSOi ≒（ＲSOi ／ＲSi.a）× ｛（ΔＴsi）2 ＋（Ｔsi.a）2 ・（ΔＲsi／Ｒsi.a）2 ｝1/2 （１） ここで、Ｔsi.a ；選択研磨によるＳｉ研磨取り
代の平均値 ΔＴsi ；選択研磨によるＳｉ研磨取り代のばら
つき ΔＲsi／Ｒsi.a；選択研磨レートのばらつき ＲSOi ／ＲSi.a；選択研磨の研磨選択比の逆数 ＳＯＩ層の膜厚ばらつき（ΔＴSOi ）を小さくするため
には、ＲSOi ／ＲSi.a（選択研磨の研磨選択比の逆
数）、ΔＴsi（選択研磨によるＳｉ研磨取り代のばらつ
き）、Ｔsi.a（選択研磨によるＳｉ研磨取り代の平均
値）、及び、ΔＲsi／Ｒsi.a（選択研磨レートのばらつ
き）をそれぞれ小さくする必要がある。ところで、選択
研磨の研磨選択比は、これまでのところ、最大でも３７
程度であり、これ以上増加させることは難しい。従っ
て、ＳＯＩ膜厚均一性の向上のためには、選択研磨によ
るＳｉ研磨取り代の絶対値（Ｔsi）及びばらつき（ΔＴ
si）の抑制、選択研磨レートばらつき（ΔＲsi／
Ｒsi.a）の抑制が必要である。
【０００７】ところで、選択研磨プロセスでは、研削作
業に伴うダメージがＳＯＩ層に及ばないようにすること
が必要であって、従来の選択研磨による方法では、Ｓｉ
研磨取り代の絶対値（Ｔsi）を小さくしようとしても、
選択研磨取り代の平均値（Ｔsi.a）として、少なくとも
４μm 程度が必要になることが、別の実験から判明して
いる。また、選択研磨レートのばらつきは、ウエハの大
口径化に伴い、寧ろ拡大する傾向にあって、これを小さ
くすることは技術的に難しい。そこで、本発明者は、Ｓ
ｉ研磨取り代の絶対値（Ｔsi）を小さくすることによ
り、ＳＯＩ層の膜厚ばらつき（ΔＴSOi ）を小さくする
ことに着目した。そして、研究の末、イオン注入により
Ｓｉ基板内に形成したＰ型不純物層をストッパー層とし
て用いて、先ず、第１段階として、Ｓｉ層をＰ型不純物
層まで選択研磨法又はウエットエッチングにより除去
し、次いで第２段階として選択研磨法によりそれ以降の
Ｓｉ層を除去することにした。本発明者は、これによ
り、選択研磨取り代の絶対値（Ｔsi）及びばらつき（Δ
Ｔsi）を著しく低減できることを見い出し、本発明を完
成するに到った。
業に伴うダメージがＳＯＩ層に及ばないようにすること
が必要であって、従来の選択研磨による方法では、Ｓｉ
研磨取り代の絶対値（Ｔsi）を小さくしようとしても、
選択研磨取り代の平均値（Ｔsi.a）として、少なくとも
４μm 程度が必要になることが、別の実験から判明して
いる。また、選択研磨レートのばらつきは、ウエハの大
口径化に伴い、寧ろ拡大する傾向にあって、これを小さ
くすることは技術的に難しい。そこで、本発明者は、Ｓ
ｉ研磨取り代の絶対値（Ｔsi）を小さくすることによ
り、ＳＯＩ層の膜厚ばらつき（ΔＴSOi ）を小さくする
ことに着目した。そして、研究の末、イオン注入により
Ｓｉ基板内に形成したＰ型不純物層をストッパー層とし
て用いて、先ず、第１段階として、Ｓｉ層をＰ型不純物
層まで選択研磨法又はウエットエッチングにより除去
し、次いで第２段階として選択研磨法によりそれ以降の
Ｓｉ層を除去することにした。本発明者は、これによ
り、選択研磨取り代の絶対値（Ｔsi）及びばらつき（Δ
Ｔsi）を著しく低減できることを見い出し、本発明を完
成するに到った。
【０００８】上記目的を達成するために、本発明に係る
張り合わせＳＯＩ基板の作製方法は、一のＳｉ基板内に
イオン注入を施してＰ型不純物層を形成し、一のＳｉ基
板上に成膜した少なくともＳｉ酸化膜を介して、別のＳ
ｉ基板と張り合わせ、次いで、張り合わせ面に対向する
裏面側から一のＳｉ基板をＰ型不純物層上層まで選択的
に除去することを特徴としている。なお、本発明方法
で、高濃度とは、最終的にＳＯＩ基板に形成されるＭＯ
Ｓトランジスターのチャネル不純物濃度より高い濃度を
意味する。Ｓｉ基板を選択的に除去する際の選択性を維
持するために、Ｐ型不純物層の不純物のピーク濃度は、
少なくとも３×１０19／cm3 である。好適には、Ｐ型不
純物層をＣＭＰにより除去し、最終的にＳＯＩ層に形成
されるＭＯＳトランジスターのチャネル不純物濃度より
ＳＯＩ層の不純物濃度を低い濃度にする。本発明方法で
は、張り合わせ面に対向する裏面側から一のＳｉ基板を
Ｐ型不純物層の上まで選択的に除去する際には、研削
と、それに引き続き、Ｐ型不純物層を研磨ストッパーと
してアルカリ系研磨液を用いた化学的研磨とによって一
のＳｉ基板を選択的に除去しても良く、また、研削と、
それに引き続き、Ｐ型不純物層をエッチングストッパー
としたアルカリ系溶液を用いたウエットエッチングとに
よって一のＳｉ基板を選択的に除去しても良い。
張り合わせＳＯＩ基板の作製方法は、一のＳｉ基板内に
イオン注入を施してＰ型不純物層を形成し、一のＳｉ基
板上に成膜した少なくともＳｉ酸化膜を介して、別のＳ
ｉ基板と張り合わせ、次いで、張り合わせ面に対向する
裏面側から一のＳｉ基板をＰ型不純物層上層まで選択的
に除去することを特徴としている。なお、本発明方法
で、高濃度とは、最終的にＳＯＩ基板に形成されるＭＯ
Ｓトランジスターのチャネル不純物濃度より高い濃度を
意味する。Ｓｉ基板を選択的に除去する際の選択性を維
持するために、Ｐ型不純物層の不純物のピーク濃度は、
少なくとも３×１０19／cm3 である。好適には、Ｐ型不
純物層をＣＭＰにより除去し、最終的にＳＯＩ層に形成
されるＭＯＳトランジスターのチャネル不純物濃度より
ＳＯＩ層の不純物濃度を低い濃度にする。本発明方法で
は、張り合わせ面に対向する裏面側から一のＳｉ基板を
Ｐ型不純物層の上まで選択的に除去する際には、研削
と、それに引き続き、Ｐ型不純物層を研磨ストッパーと
してアルカリ系研磨液を用いた化学的研磨とによって一
のＳｉ基板を選択的に除去しても良く、また、研削と、
それに引き続き、Ｐ型不純物層をエッチングストッパー
としたアルカリ系溶液を用いたウエットエッチングとに
よって一のＳｉ基板を選択的に除去しても良い。
【０００９】本発明の好適な実施態様は、一のＳｉ基板
内にイオン注入を施してＰ型不純物層を形成し、次いで
一のＳｉ基板面に段差を形成し、更にその上に、順次、
Ｓｉ酸化膜及びポリシリコン膜を成膜する工程と、一の
Ｓｉ基板のポリシリコン膜面を張り合わせ面として、一
のＳｉ基板と別のＳｉ基板とを張り合わせる工程と、張
り合わせ面に対向する裏面側から一のＳｉ基板をＰ型不
純物層上層まで選択的に除去する工程と、Ｐ型不純物層
をＣＭＰにて除去する工程と、Ｓｉ酸化膜を研磨ストッ
パーとして、アルカリ系研磨液を用いた化学的研磨法に
よりＳｉ基板を選択的に除去する工程とを備えている。
内にイオン注入を施してＰ型不純物層を形成し、次いで
一のＳｉ基板面に段差を形成し、更にその上に、順次、
Ｓｉ酸化膜及びポリシリコン膜を成膜する工程と、一の
Ｓｉ基板のポリシリコン膜面を張り合わせ面として、一
のＳｉ基板と別のＳｉ基板とを張り合わせる工程と、張
り合わせ面に対向する裏面側から一のＳｉ基板をＰ型不
純物層上層まで選択的に除去する工程と、Ｐ型不純物層
をＣＭＰにて除去する工程と、Ｓｉ酸化膜を研磨ストッ
パーとして、アルカリ系研磨液を用いた化学的研磨法に
よりＳｉ基板を選択的に除去する工程とを備えている。
【００１０】
【発明の実施の形態】以下に、添付図面を参照し、実施
例を挙げて、本発明の実施の形態を具体的かつ詳細に説
明する。図１から図３では、図４及び図５と同じものに
は同じ符号を付して、説明を省略している。実施例 本実施例は、本発明に係るＳＯＩ基板の形成方法の実施
例の一つである。先ず、図１（ａ）に示すように、Ｓｉ
基板１２の表面から深さＤの領域にイオン注入によりＲ
ｐ２８を中心にした高濃度のＰ型不純物層３０を形成す
る。ここで、高濃度とは、最終的にＳＯＩ基板に形成さ
れるＭＯＳトランジスターのチャネル不純物濃度より高
い濃度を意味する。イオン注入に用いるイオン種は、Ｓ
ｉ基板１２内でＰ型不純物となるものであれば、何でも
よいが、半導体プロセスにおける汎用性や注入深さの関
係からボロンが好適である。また、Ｓｉ基板１２と別の
Ｓｉ基板とを張り合わした後、Ｓｉ基板１２の裏面側か
らＰ型不純物層３０までＳｉ基板１２を選択的に除去す
るときに、Ｐ型不純物層が十分な選択性を持つために
は、Ｐ型不純物層３０の不純物のピーク濃度（Ｒｐ２８
での濃度）が、３×１０19／cm3 程度であることが必要
で、望ましくは１×１０20／cm3 である。
例を挙げて、本発明の実施の形態を具体的かつ詳細に説
明する。図１から図３では、図４及び図５と同じものに
は同じ符号を付して、説明を省略している。実施例 本実施例は、本発明に係るＳＯＩ基板の形成方法の実施
例の一つである。先ず、図１（ａ）に示すように、Ｓｉ
基板１２の表面から深さＤの領域にイオン注入によりＲ
ｐ２８を中心にした高濃度のＰ型不純物層３０を形成す
る。ここで、高濃度とは、最終的にＳＯＩ基板に形成さ
れるＭＯＳトランジスターのチャネル不純物濃度より高
い濃度を意味する。イオン注入に用いるイオン種は、Ｓ
ｉ基板１２内でＰ型不純物となるものであれば、何でも
よいが、半導体プロセスにおける汎用性や注入深さの関
係からボロンが好適である。また、Ｓｉ基板１２と別の
Ｓｉ基板とを張り合わした後、Ｓｉ基板１２の裏面側か
らＰ型不純物層３０までＳｉ基板１２を選択的に除去す
るときに、Ｐ型不純物層が十分な選択性を持つために
は、Ｐ型不純物層３０の不純物のピーク濃度（Ｒｐ２８
での濃度）が、３×１０19／cm3 程度であることが必要
で、望ましくは１×１０20／cm3 である。
【００１１】Ｐ型不純物層３０を形成したＳｉ基板１２
に対して、前述した従来の方法と同様にして、段差１
４、続いて熱酸化膜１６、酸化膜１８及びポリシリコン
膜２０を、順次、堆積し、更に、ポリシリコン膜２０の
表面をＣＭＰ法にて平坦化し、図１（ｂ）に示す基板を
得る。尚、ここで、Ｐ型不純物の注入は、段差１４を形
成し、熱酸化膜１６を成膜した後に行うこともできる。
次いで、従来の方法と同様にして、ポリシリコン膜２０
の平坦化された膜面を張り合わせ面２４として、Ｓｉ基
板１２と別のＳｉ基板２２とを張り合わせ、続いてＳｉ
基板１２を裏面側から研削して、図２（ｃ）に示す基板
を得る。
に対して、前述した従来の方法と同様にして、段差１
４、続いて熱酸化膜１６、酸化膜１８及びポリシリコン
膜２０を、順次、堆積し、更に、ポリシリコン膜２０の
表面をＣＭＰ法にて平坦化し、図１（ｂ）に示す基板を
得る。尚、ここで、Ｐ型不純物の注入は、段差１４を形
成し、熱酸化膜１６を成膜した後に行うこともできる。
次いで、従来の方法と同様にして、ポリシリコン膜２０
の平坦化された膜面を張り合わせ面２４として、Ｓｉ基
板１２と別のＳｉ基板２２とを張り合わせ、続いてＳｉ
基板１２を裏面側から研削して、図２（ｃ）に示す基板
を得る。
【００１２】図２（ｃ）に示す基板を得る過程で、基板
に施された熱処理により、高濃度のＰ型不純物層３０中
の不純物は、拡散し、図２（ｃ）に示すように、Ｐ型不
純物層３０が上下に拡大する。この拡散距離をＬとする
と、最終的にＳＯＩ基板に形成されるＭＯＳトランジス
ターのチャネル不純物濃度の濃度よりＳＯＩ層中の不純
物濃度を低い濃度に保つためには、拡散距離Ｌは、熱処
理前のＳｉ基板１２の表面からＰ型不純物層３０までの
距離Ｄ、及び、段差１４の高さＴとの間で、 Ｄ＞Ｌ＋Ｔ の条件を満たすことが必要である。よって、Ｐ型不純物
層３０を形成する際のイオン注入条件、特にドーズ量及
び加速エネルギーは、この条件と、Ｐ型不純物層３０内
の上述したピーク濃度条件との双方を満足するように選
ぶことが必要である。
に施された熱処理により、高濃度のＰ型不純物層３０中
の不純物は、拡散し、図２（ｃ）に示すように、Ｐ型不
純物層３０が上下に拡大する。この拡散距離をＬとする
と、最終的にＳＯＩ基板に形成されるＭＯＳトランジス
ターのチャネル不純物濃度の濃度よりＳＯＩ層中の不純
物濃度を低い濃度に保つためには、拡散距離Ｌは、熱処
理前のＳｉ基板１２の表面からＰ型不純物層３０までの
距離Ｄ、及び、段差１４の高さＴとの間で、 Ｄ＞Ｌ＋Ｔ の条件を満たすことが必要である。よって、Ｐ型不純物
層３０を形成する際のイオン注入条件、特にドーズ量及
び加速エネルギーは、この条件と、Ｐ型不純物層３０内
の上述したピーク濃度条件との双方を満足するように選
ぶことが必要である。
【００１３】図１（ｃ）に示す基板に適切な前処理を施
した後、図２（ｄ）に示すように、Ｒｐ層２８をストッ
パー層にして、従来の方法と同様な選択研磨処理によ
り、又は適当なＳｉエッチング液、例えばエチレンジア
ミン−ピロカテコール−水系のようなＳｉエッチング液
によるウエットエッチングによりＳｉ層１２をＲｐ層２
８まで除去する。研磨レート又はエッチングレートは、
Ｐ型不純物層３０の不純物濃度が１×１０19／cm3 を超
えると急激に減少するので、イオン注入の際の中心領域
Ｒｐ２８近傍でＳｉ除去は停止する。
した後、図２（ｄ）に示すように、Ｒｐ層２８をストッ
パー層にして、従来の方法と同様な選択研磨処理によ
り、又は適当なＳｉエッチング液、例えばエチレンジア
ミン−ピロカテコール−水系のようなＳｉエッチング液
によるウエットエッチングによりＳｉ層１２をＲｐ層２
８まで除去する。研磨レート又はエッチングレートは、
Ｐ型不純物層３０の不純物濃度が１×１０19／cm3 を超
えると急激に減少するので、イオン注入の際の中心領域
Ｒｐ２８近傍でＳｉ除去は停止する。
【００１４】次いで、ストッパー層として機能したＲｐ
層２８を例えばＣＭＰにより除去する。この時の研磨取
り代は、高々０．４μm 程度である。従って、図３
（ｅ）に示すように、層厚が極めて薄くかつ均一なＳｉ
層３２を酸化膜１８上に形成することができる。Ｓｉ層
３２の膜厚は、式（１）のＴSiに相当する。
層２８を例えばＣＭＰにより除去する。この時の研磨取
り代は、高々０．４μm 程度である。従って、図３
（ｅ）に示すように、層厚が極めて薄くかつ均一なＳｉ
層３２を酸化膜１８上に形成することができる。Ｓｉ層
３２の膜厚は、式（１）のＴSiに相当する。
【００１５】続いて、従来の方法と同様にして、図３
（ｅ）に示す基板に選択研磨処理を施すことにより、Ｔ
Siが小さいので、式（１）から明らかなように、極めて
均一なＳＯＩ層２６を有する基板を作製することができ
る（図３（ｆ）参照）。試算及び実験によれば、ＳＯＩ
層２６は、±４ｎｍ程度の膜厚均一性を確保することが
できる。なお、酸化膜１８内に例えば導電層を設け、こ
れをＳＯＩ ＭＯＳトランジスターの裏面ゲート電極と
して機能させることもできる。
（ｅ）に示す基板に選択研磨処理を施すことにより、Ｔ
Siが小さいので、式（１）から明らかなように、極めて
均一なＳＯＩ層２６を有する基板を作製することができ
る（図３（ｆ）参照）。試算及び実験によれば、ＳＯＩ
層２６は、±４ｎｍ程度の膜厚均一性を確保することが
できる。なお、酸化膜１８内に例えば導電層を設け、こ
れをＳＯＩ ＭＯＳトランジスターの裏面ゲート電極と
して機能させることもできる。
【００１６】
【発明の効果】本発明方法によれば、一のＳｉ基板内に
イオン注入を施してＰ型不純物層を形成し、一のＳｉ基
板上に成膜した少なくともＳｉ酸化膜を介して、別のＳ
ｉ基板と張り合わせ、次いで、張り合わせ面に対向する
裏面側から一のＳｉ基板をＰ型不純物層上層まで選択的
に除去することにより、選択研磨取り代の絶対値及びそ
のばらつきを著しく低減できる。よって、本発明方法を
適用することにより、従来の方法に比べて遥に高い膜厚
均一性を有し、かつ低不純物濃度でダメージの無いＳＯ
Ｉ基板を実現することができる。また、本発明方法で作
製したＳＯＩ基板を使用することにより、プロセス安定
性が高く、かつトランジスタ特性のばらつきが少ない、
ＳＯＩ ＭＯＳトランジスターを実現することができ
る。
イオン注入を施してＰ型不純物層を形成し、一のＳｉ基
板上に成膜した少なくともＳｉ酸化膜を介して、別のＳ
ｉ基板と張り合わせ、次いで、張り合わせ面に対向する
裏面側から一のＳｉ基板をＰ型不純物層上層まで選択的
に除去することにより、選択研磨取り代の絶対値及びそ
のばらつきを著しく低減できる。よって、本発明方法を
適用することにより、従来の方法に比べて遥に高い膜厚
均一性を有し、かつ低不純物濃度でダメージの無いＳＯ
Ｉ基板を実現することができる。また、本発明方法で作
製したＳＯＩ基板を使用することにより、プロセス安定
性が高く、かつトランジスタ特性のばらつきが少ない、
ＳＯＩ ＭＯＳトランジスターを実現することができ
る。
【図１】図１（ａ）及び（ｂ）は、それぞれ、本発明方
法により張り合わせＳＯＩ基板を作製する際の各工程毎
の基板断面図である。
法により張り合わせＳＯＩ基板を作製する際の各工程毎
の基板断面図である。
【図２】図２（ｃ）及び（ｄ）は、それぞれ、図１
（ｂ）に続いて、本発明方法により張り合わせＳＯＩ基
板を作製する際の各工程毎の基板断面図である。
（ｂ）に続いて、本発明方法により張り合わせＳＯＩ基
板を作製する際の各工程毎の基板断面図である。
【図３】図３（ｅ）及び（ｆ）は、それぞれ、図２
（ｄ）に続いて、本発明方法により張り合わせＳＯＩ基
板を作製する際の各工程毎の基板断面図である。
（ｄ）に続いて、本発明方法により張り合わせＳＯＩ基
板を作製する際の各工程毎の基板断面図である。
【図４】図４（ａ）及び（ｂ）は、それぞれ、従来方法
により張り合わせＳＯＩ基板を作製する際の各工程毎の
基板断面図である。
により張り合わせＳＯＩ基板を作製する際の各工程毎の
基板断面図である。
【図５】図５（ｃ）及び（ｄ）は、それぞれ、図４
（ｂ）に続いて、従来方法により張り合わせＳＯＩ基板
を作製する際の各工程毎の基板断面図である。
（ｂ）に続いて、従来方法により張り合わせＳＯＩ基板
を作製する際の各工程毎の基板断面図である。
１２……Ｓｉ基板、１４……段差、１６……熱酸化膜、
１８……酸化膜、２０……ポリシリコン膜、２２……別
のＳｉ基板、２４……張り合わせ面、２６……ＳＯＩ
層、２８……Ｒｐ、３０……高濃度のＰ型不純物層。
１８……酸化膜、２０……ポリシリコン膜、２２……別
のＳｉ基板、２４……張り合わせ面、２６……ＳＯＩ
層、２８……Ｒｐ、３０……高濃度のＰ型不純物層。
Claims (10)
- 【請求項１】 一のＳｉ基板内にイオン注入を施してＰ
型不純物層を形成し、一のＳｉ基板上に成膜した少なく
ともＳｉ酸化膜を介して、別のＳｉ基板と張り合わせ、
次いで、張り合わせ面に対向する裏面側から一のＳｉ基
板をＰ型不純物層上層まで選択的に除去することを特徴
とする張り合わせＳＯＩ基板の作製方法。 - 【請求項２】 請求項１に記載の張り合わせＳＯＩ基板
の作製方法において、 Ｐ型不純物層をＣＭＰにより除去し、最終的にＳＯＩ層
に形成されるＭＯＳトランジスターのチャネル不純物濃
度よりＳＯＩ層の不純物濃度を低い濃度にすることを特
徴とする張り合わせＳＯＩ基板の作製方法。 - 【請求項３】 請求項１に記載の張り合わせＳＯＩ基板
の作製方法において、張り合わせ面に対向する裏面側か
ら一のＳｉ基板をＰ型不純物層の上まで選択的に除去す
る際に、 研削と、それに引き続き、Ｐ型不純物層を研磨ストッパ
ーとしてアルカリ系研磨液を用いた化学的研磨とによっ
て一のＳｉ基板を選択的に除去することを特徴とする張
り合わせＳＯＩ基板の作製方法。 - 【請求項４】 請求項１に記載の張り合わせＳＯＩ基板
の作製方法において、張り合わせ面に対向する裏面側か
ら一のＳｉ基板をＰ型不純物層の上まで選択的に除去す
る際に、 研削と、それに引き続き、Ｐ型不純物層をエッチングス
トッパーとしたアルカリ系溶液を用いたウエットエッチ
ングとによって一のＳｉ基板を選択的に除去することを
特徴とする張り合わせＳＯＩ基板の作製方法。 - 【請求項５】 一のＳｉ基板内にイオン注入を施してＰ
型不純物層を形成し、次いで一のＳｉ基板面に段差を形
成し、更にその上に、順次、Ｓｉ酸化膜及びポリシリコ
ン膜を成膜する工程と、 一のＳｉ基板のポリシリコン膜面を張り合わせ面とし
て、一のＳｉ基板と別のＳｉ基板とを張り合わせる工程
と、 張り合わせ面に対向する裏面側から一のＳｉ基板をＰ型
不純物層上層まで選択的に除去する工程と、 Ｐ型不純物層をＣＭＰにて除去する工程と、 Ｓｉ酸化膜を研磨ストッパーとして、アルカリ系研磨液
を用いた化学的研磨法によりＳｉ基板を選択的に除去す
る工程とを備えていることを特徴とする張り合わせＳＯ
Ｉ基板の作製方法。 - 【請求項６】 請求項５に記載の張り合わせＳＯＩ基板
の作製方法において、 最終的にＳＯＩ層に形成されるＭＯＳトランジスターの
チャネル不純物濃度よりＳＯＩ層の不純物濃度を低い濃
度にすることを特徴とする張り合わせＳＯＩ基板の作製
方法。 - 【請求項７】 請求項５に記載の張り合わせＳＯＩ基板
の作製方法において、張り合わせ面に対向する裏面側か
ら一のＳｉ基板をＰ型不純物層上層まで選択的に除去す
る工程では、 研削と、それに引き続き、Ｐ型不純物層を研磨ストッパ
ーとしてアルカリ系研磨液を用いた化学的研磨とによっ
て一のＳｉ基板を選択的に除去することを特徴とする張
り合わせＳＯＩ基板の作製方法。 - 【請求項８】 請求項５に記載の張り合わせＳＯＩ基板
の作製方法において、張り合わせ面に対向する裏面側か
ら一のＳｉ基板をＰ型不純物層上層まで選択的に除去す
る工程では、 研削と、それに引き続き、Ｐ型不純物層をエッチングス
トッパーとしたアルカリ系溶液を用いたウエットエッチ
ングとによって一のＳｉ基板を選択的に除去することを
特徴とする張り合わせＳＯＩ基板の作製方法。 - 【請求項９】 請求項５に記載の張り合わせＳＯＩ基板
の作製方法において、 ＳＯＩ ＭＯＳＦＥＴの裏面側ゲート電極として、予
め、一のＳｉ基板に成膜された酸化膜層内部に導電性材
料層を設けることを特徴とする張り合わせＳＯＩ基板の
作製方法。 - 【請求項１０】 Ｐ型不純物層の不純物のピーク濃度
が、少なくとも３×１０19／cm3 であることを特徴とす
る請求項１から９のうちのいずれか１項に記載の張り合
わせＳＯＩ基板の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP848397A JPH10209271A (ja) | 1997-01-21 | 1997-01-21 | 張り合わせｓｏｉ基板の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP848397A JPH10209271A (ja) | 1997-01-21 | 1997-01-21 | 張り合わせｓｏｉ基板の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209271A true JPH10209271A (ja) | 1998-08-07 |
Family
ID=11694364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP848397A Pending JPH10209271A (ja) | 1997-01-21 | 1997-01-21 | 張り合わせｓｏｉ基板の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209271A (ja) |
-
1997
- 1997-01-21 JP JP848397A patent/JPH10209271A/ja active Pending
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