KR101272675B1 - 저온 본딩 공정 - Google Patents

저온 본딩 공정 Download PDF

Info

Publication number
KR101272675B1
KR101272675B1 KR1020110065872A KR20110065872A KR101272675B1 KR 101272675 B1 KR101272675 B1 KR 101272675B1 KR 1020110065872 A KR1020110065872 A KR 1020110065872A KR 20110065872 A KR20110065872 A KR 20110065872A KR 101272675 B1 KR101272675 B1 KR 101272675B1
Authority
KR
South Korea
Prior art keywords
bonding
temperature
substrate
annealing
assembly
Prior art date
Application number
KR1020110065872A
Other languages
English (en)
Other versions
KR20120018063A (ko
Inventor
젤타즈 고댕
Original Assignee
소이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소이텍 filed Critical 소이텍
Publication of KR20120018063A publication Critical patent/KR20120018063A/ko
Application granted granted Critical
Publication of KR101272675B1 publication Critical patent/KR101272675B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C3/00—Assembling of devices or systems from individually processed components
    • B81C3/001—Bonding of two components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/03—Bonding two components
    • B81C2203/033—Thermal bonding
    • B81C2203/036—Fusion bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/27444—Manufacturing methods by blanket deposition of the material of the layer connector in gaseous form
    • H01L2224/27452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/276—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/2761—Physical or chemical etching
    • H01L2224/27616—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/278—Post-treatment of the layer connector
    • H01L2224/2781—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/278—Post-treatment of the layer connector
    • H01L2224/27848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/279—Methods of manufacturing layer connectors involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/29187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/8301—Cleaning the layer connector, e.g. oxide removal step, desmearing
    • H01L2224/83014—Thermal cleaning, e.g. decomposition, sublimation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Abstract

본 발명은, 적어도 하나의 제 1 기판(2) 또는 적어도 하나의 칩(22, 24, 26, 28)을 포함하는 제 1 요소 및 적어도 하나의 제 2 기판(12)을 포함하는 제 2 요소를 조립하기 위한 공정에 있어서,
a) 각각의 기판 위에 본딩층으로 불리는 표면층(4, 4'2, 4'4, 4'6, 4'8, 14)을 형성하는 단계로서, 이들 본딩층들 중 적어도 하나는 300℃보다 낮거나 같은 온도에서 형성되는, 상기 표면층을 형성하는 단계;
b) 후속 본딩 경계면 강화 온도(bonding interface strengthening temperature)(Tr)와 적어도 같지만 450℃ 이하의 온도에서 적어도 부분적으로, 조립 전, 상기 본딩층들을, 가스제거 어닐링(degasing annealing)으로 불리는, 제 1 어닐링을 하는 단계;
c) 상기 본딩층들(4, 4'2, 4'4, 4'6, 4'8, 14)의 노출된 표면들과 접촉시켜 상기 기판들을 조립하는 단계;
d) 450℃ 이하의 본딩 경계면 강화 온도(Tr)에서 상기 조립된 구조를 어닐링하는 단계를 포함하는, 조립 공정에 관한 것이다.

Description

저온 본딩 공정{Low-temperature bonding process}
본 발명은 제 2의 플레이트 또는 칩, 기판과 플레이트 또는 칩의 제 1 기판과의 저온에서의 본딩(bonding)에 관한 것이다. 저온이 사용됨에도 불구하고 최고의 가능한 품질 및 최고의 가능한 본딩 에너지를 가지는 본딩을 얻고자 한다.
본 발명은 특히 복합 기판들의 제조 분야에 또는 구성요소들의 3D 통합에 응용한다. 더 일반적으로, 구성요소들의 존재로 인해 또는 재료들의 특성으로 인해 구조가 고온 열 처리를 받을 수 없을 때, 직접(또는 "분자(molecular)") 본딩에 의한 상기 구조의 임의의 형성에 응용할 수 있다.
본 발명은 바람직하게는 특히 조립될 요소들 중 하나 내의 구성요소들 또는 회로들 또는 마이크로컴포넌트(microcomponents)의 존재로 인해, 높은 처리 온도들을 견딜 수 없는 구조들에 적용한다.
연구 "웨이퍼 레벨 3-D IC들 프로세스 기술(Wafer level 3-D ICs Process technology)"(C.S. Tan 등. 편집자들, 제197-217면)은 3D 기술의 검토를 제시한다. 그것은 저온에서의 본딩층(bonding layer)의 침착 및 이러한 산화물의 침착 온도 위의 온도에서의 이러한 산화물의 가스제거 어닐링을 포함하는 본딩 공정을 개시한다.
이러한 기술이 사용될 때, 본딩 경계면에서의 결함들의 존재가 관측된다. 또한, 이들 결함들은 본딩 에너지에 악영향을 줄 수 있다.
그러므로, 문제는 저온에서, 본딩층들을 통해, 2개의 요소들의 조립을 달성하기 위한 신규 공정의 발견에 기인한다.
본 발명은 먼저, 적어도 하나의 제 1 기판 또는 적어도 하나의 칩을 포함하는 제 1 요소 및 적어도 하나의 제 2 기판을 포함하는 제 2 요소를 조립하기 위한 공정에 있어서,
a) 각각의 기판 위에 본딩층으로 불리는 표면층을 형성하는 단계로서, 이들 본딩층들 중 적어도 하나는 300℃보다 낮거나 같은 온도에서 형성되는, 상기 표면층을 형성하는 단계;
b) 후속 본딩 경계면 강화 온도(bonding interface strengthening temperature)(Tr)와 적어도 같지만 450℃ 이하의 온도에서 적어도 부분적으로, 조립 전, 상기 본딩층들을, 가스제거 어닐링(degassing annealing)으로 불리는, 제 1 어닐링을 하는 단계;
c) 상기 본딩층들의 노출된 표면들과 접촉시켜 상기 기판들을 조립하는 단계;
d) 450℃ 이하의 본딩 경계면 강화 온도(Tr)에서 상기 조립된 구조를 어닐링하는 단계를 포함하는 조립 공정에 관한 것이다.
상기 두 개의 본딩층들 중 적어도 하나는 예를 들어 PECVD 또는 LPCVD 침착(deposition)에 의해 형성될 수 있다.
상기 본딩층들 중 적어도 하나는 산화물 또는 질화물 형태, 예를 들어 실리콘 산화물 SiO2 또는 실리콘 질화물 Si3N4일 수 있다.
어닐링 단계 b)는,
- 상기 온도를 주위 온도로부터 후-조립(post-assembly) 어릴링 온도와 적어도 동일한 온도로 점진적으로 가져가기 위한 온도 램프(temperature ramp)의 생성;
- 및/또는, 예를 들어 10분 또는 30분과 2시간 또는 5시간 사이의 기간에 걸쳐, 상기 온도를 적어도 상기 후속 본딩 경계면 강화 온도(Tr)에서 그러나 450℃ 이하에서 유지하는 것을 포함할 수 있다.
본 발명에 따른 공정은 단계 c) 전 또는 단계 b) 전, 상기 조립 단계를 위하여 다공성(porous) 표면층들의 표면을 준비하는 단계를 추가로 포함할 수 있다.
단계 c)의 조립은 예를 들어 분자 접합 형태이다.
제 1 기판 또는 칩 및 제 2 기판 중 적어도 하나는 하나 이상의 구성요소들을 포함할 수 있다.
본 발명에 따른 공정은, 상기 조립 단계 c) 전, 상기 다른 기판과 조립될 하나 이상의 칩들을 형성하기 위해, 상기 기판들 중 하나를 각각 절단(cutting)하는 단계를 더 포함할 수 있다.
기판들 또는 칩들 중 적어도 하나는 적어도 부분적으로 반도체 재료, 예를 들어 실리콘으로 만들어질 수 있다.
본 발명은 또한 적어도 하나의 제 1 기판 또는 적어도 하나의 칩을 포함하는 제 1 요소 및 적어도 하나의 제 2 기판을 포함하는 제 2 요소를 포함하는 헤테로구조(heterostructure)에 있어서, 각각의 요소는 본딩층이라 불리는 다공성 표면층을 포함하고, 상기 2개의 요소들은 상기 본딩층들을 통해 조립되고, 상기 조립체는 적어도 3　J/m2와 같은 본딩 에너지를 가지는, 헤테로구조에 관한 것이다.
상기 본딩층들 중 적어도 하나는 산화물 또는 질화물 형태, 예를 들어 실리콘 산화물 또는 실리콘 질화물일 수 있다.
상기 기판들 또는 칩들 중 적어도 하나는 적어도 부분적으로 반도체 재료, 예를 들어 실리콘으로 만들어질 수 있다.
바람직하게는, 본딩층들간의 조립은 분자 접합 형태로 되어 있다.
더욱 바람직하게는, 제 1 기판 또는 칩 및 제 2 기판 중 적어도 하나는 하나 이상의 구성요소들을 포함한다.
도 1a 내지 도 1c는 본 발명에 따른 공정의 일 실시예를 나타낸 도면.
도 2a 내지 도 2c는 본 발명에 따라, 조립 전, 본딩층들을 처리하는 단계 중 온도 변화의 다양한 플롯들을 나타낸 도면.
도 3a 내지 도 3c는 본 발명에 따른 공정의 변형예를 나타낸 도면.
도 4는 비교 시험들의 상황(context) 내에서 행해지는 측정들을 나타낸 도면.
본 발명의 제 1 실시예가 도 1a 내지 도 1d에 도시된다.
본딩층이, 여기서는 예를 들어 반도체 재료로 만들어지는, 유리하게는 실리콘으로 또는 알루미나(Al2O3)로 또는 글라스로 또는 게르마늄으로 만들어지는 얇은 산화물층(4)이 제 1 기판(2)의 표면에 형성된다. 이러한 본딩층은 300℃ 이하에서 저온에서 형성된다. 산화물은 예를 들어, 실리콘 산화물(SiO2)이고, 이를 위한 하나의 침착 기술은 PECVD 기술일 수 있다. 전구체(precursor) 가스는 예를 들어, TEOS (tetraethyl orthosilicate) 또는 SiH4 또는 N2 형태일 수 있다.
이러한 산화물층은 예를 들어 200　nm와 4　㎛ 사이의 두께(e1)을 가진다. 기판(2)은, 전체적으로 참조번호 6으로 표시되고, 하나 이상의 전기 또는 전자 또는 다른 기능들, 예를 들어 하나 이상의 전자 및/또는 광학 구성요소들 및/또는 하나 이상의 MEMS 및/또는 NEMS를 제공하는 것을 가능하게 하는 수단을 포함한다.
다른 본딩층, 여기서는 얇은 산화물층(14)이 제 2 기판(12) 위에 형성되는 데(도 1b), 이 제 2 기판은 예를 들어 반도체 재료로 만들어지고, 다시 한번 유리하게는 실리콘으로 또는 글라스로 또는 게르마늄으로 만들어진다. 이러한 본딩층은 300℃ 이하의 저온에서 형성된다. 산화물은 예를 들어 실리콘 산화물 SiO2이고, 이를 위한 하나의 침착 기술은 PECVD 기술일 수 있다. 전구체 가스는 이미 위에 나타낸 것들 중 하나일 수 있다. 이러한 산화물층은 예를 들어 200　nm와 4　㎛ 사이의 두께(e2)를 갖는다. 기판(12) 자신은, 선택적으로 또한, 전체적으로 참조번호 16으로 표시되고, 하나 이상의 전기 또는 전자 또는 다른 기능들, 예를 들어 하나 이상의 전자 및/또는 광학 구성요소들 및/또는 하나 이상의 MEMS 및/또는 NEMS를 제공하는 것을 가능하게 하는 수단을 포함할 수 있다.
얻어진 각각의 본딩층들(4, 14)은 다공성이고 아주 밀하지(dense) 않다.
일반적으로, 본 발명에 따른 공정에서, 기판들 중 하나 및/또는 나머지에 컴포넌트들(components)(6, 16)이 존재하기 때문에, 온도는 450℃ 또는 심지어 400℃ 이하로 유지된다. 예를 들어, 컴포넌트(component)는 회로 또는 마이크로컴포넌트(microcomponent) 등이 될 수 있다.
이러한 조건은 본딩층을 형성하는 단계로서 간주되는 데, 그 이유는 위에 나타낸 것과 같이, 이러한 단계가 250℃ 이하 또는 300℃ 또는 350℃ 이하의 온도에서 행해지기 때문이다.
각각의 층들(4, 14)은 예를 들어 LPCVD 또는 PECVD 형태의 침착에 의해 형성될 수 있다.
2개의 기판들을 조립하기 전에, 본딩층들(4, 14)의 제 1 어닐링이 행해진다. 이러한 어닐링 중, 이들 층들(4, 14)이 받는 온도는 이후 조립 후 본딩 경계면의 강화(strengthening)를 행하기 위해 사용될 온도(Tr)에 적어도 도달한다. 이러한 강화 온도(Tr) 자체는 컴포넌트들(6, 16)의 존재로 인해, 사용될 수 있는 최대 온도(Tmax) 이하, 예를 들어 400℃ 또는 450℃이다.
예를 들어, 온도는 램프(ramp)를 따라, 주위 온도로부터 적어도 강화 온도(Tr), 또는 후자 위의 온도, 그러나 사용될 수 있는 최대 온도(Tmax) 아래의 온도에 도달될 때까지 점진적으로 상승한다.
이와 같은 램프의 예는 도 2a에 도시되어 있고, 여기서 온도는 예를 들어 1℃/분과 몇 ℃/분 사이, 예를 들어 1℃/분과 5℃/분 사이의 경사를 따라 매우 점진적으로 올라가고, 강화 온도(Tr), 예를 들어 350℃에 도달하고, 이후 이러한 온도(Tr)에서 몇 시간 동안 유지된다.
파단선으로 나타낸, 일 변형예에 따르면, 온도는 상기와 같은 경사를 따라 강화 온도(Tr)와 최대 온도(Tmax) 사이에서, 강화 온도보다 높은 온도(T')까지 증가할 수 있고, 최대 온도는 예를 들어 400℃ 또는 450℃와 같다.
도 2b에 나타낸 다른 가능성에 따르면, 온도는 강화 온도(Tr)까지 매우 신속하게 증가하고 이후 한 시간 이상 동안 이 값으로 안정화된다. 파단선으로 나타낸, 일 변형예에 따르면, 온도는 예를 들어 400℃ 또는 450℃인 강화 온도와 최대 온도(Tmax) 사이에서, 강화 온도(Tr) 위의 온도(T')까지 매우 신속하게 증가한다.
또 다른 가능성이 도 2c에 도시되고, 여기서 온도는 예를 들어 1과 ℃/분 사이, 예를 들어 1℃/분과 5℃/분 사이의 경사를 따라 매우 점진적으로 증가하고, 강화 온도(Tr) 예를 들어 350℃에 도달하고, 이후 이 온도로 비교적 짧은 시간 동안, 10분 내지 2시간 동안 유지되고, 이후 점진적으로 주위 온도로 되돌아 간다. 파단선으로 나타낸 일 변형예에 따르면, 온도는 위에서와 같이 매우 완만한 경사를 따라 증가하고, 강화 온도(Tr) 위 그렇지만 최대 온도(Tmax) 아래의 온도(T')에 도달하고, 이후 이 온도(T')로 비교적 짧은 시간, 예를 들어 10분 내지 2시간 동안 유지되고, 이후 주위 온도로 점진적으로 되돌아 간다.
조립 전, 층들(4, 14)을 어닐링하는 이러한 단계의 역할은 다음과 같다. 저온에서 침착된 각 본딩층은 예를 들어 N20와 같은 기체 전구체로부터 유도되거나 탄소계 체인형의 다수의 오염물들을 포함한다. 만약 이들이 미리 제거되지 않는다면, 이들 오염물질들은 2개의 기판들을 조립한 후 본딩 경계면의 후속 강화 어닐링 동안 이동(가스제거)하고, 이들 2개의 기판들의 조립 경계에서의 "기포(bubbles)" 또는 다른 결합들을 형성하는 경향을 가질 것이다. 이와 같은 기포들은 제거될 수 없고 얻어진 조립체를 사용할 수 없게 한다.
그러나, 도 2a 내지 도 2c와 관련하여 위에 설명된 예비 어닐링 단계는 이들 층들의 유공성(porosity)을 크게 감소시키기 않고 본딩층(4, 14)으로부터 이들 오염 종들을 추출할 수 있게 한다. 그러므로, 또한 본딩 다공성 재료들의 유리한 성질들을 지키는 것을 가능하게 한다. 어닐링 온도의 관점에서, 최대 온도(Tmax)와 본딩 경계면 강화 온도(Tr) 사이에서, 기판들의 조립 전 이러한 어닐 단계 동안 도달되고, 이들 오염종들은 본딩층들(4, 14)로부터 확실히 추출된다. 그러므로, 이들은 강화 어닐 단계 중 손상되지 않을 것인데, 그 이유는 이들이 정확하게 강화 어닐링 온도와 적어도 동일한 온도에서, 미리 추출될 것이기 때문이다.
다음에 (도 1c), 이렇게 처리된 2개의 기판들이 본딩층(4, 14)의 자유 표면들을 통해 조립된다. 이러한 조립 단계는 예비 처리 단계, 예를 들어 화학적 기계적 연마(chemical mechanical polishing; CMP)가 선행될 수 있다.
끝으로, 이렇게 조립된 구조들이 최대 온도(Tmax)보다 낮거나 같은 강화 온도(Tr)에서 어닐링된다.
본 발명에 따른 공정은 예를 들어 3　J/m2 또는 4　J/m2보다 높은 수 J/m2 정도의 양호한 품질의 높은 본딩 에너지를 경계면에서 얻는 것을 가능하게 한다. 실제로, 상기 공정을 사용한 결과 본딩 경계면에서 "기포" 형태의 결함들은 존재하지 않는다. 본딩 에너지는 예를 들어 "블레이드 기술(blade technique)"(또는 "더블 캔틸레버 기술(double cantilever technique))로서 알려진 기술에 의해 측정될 수 있다 .
동일한 원리가 플레이트 위에서의 하나 이상의 칩들의 본딩에 적용될 수 있다: 하나 이상의 칩들을 형성하기 위해서는, 본 발명에 따른 제 1 어닐링 전 또는 후, 플레이트들 중 하나를 분할하는 것으로 충분하다. 이 후 이들 칩들은 제 2 플레이트 위에서 개별적으로 조립된다.
이 예는 도 3a 내지 도 3c에 더 상세히 도시된다.
본딩층, 여기서는 얇은 산화물층(4')이 제 1 기판(2')(도 3a)의 표면에 형성되는 데, 얇은 산화물층은 예를 들어 반도체 재료로, 유리하게는 실리콘으로 또는 글라스로 또는 게르마늄으로 만들어진다.
이러한 산화물층(4')은 도 1a와 관련하여 위에 기술된 층(4)과 동일한 방식으로(특히 동일한 온도로) 형성된다. 그러므로 동일한 특성들, 특히 유공성 특징들을 가질 것이다.
이후 이 기판은 수직 파단선에 의해 도 3a에 나타낸 것과 같이 개개의 칩들(22, 24, 26, 28)로 분할된다. 각각의 개개의 칩 자체는 하나 이상의 컴포넌트들(22', 24', 26', 28')을 포함하고 본딩층(4'2, 4'4, 4'6, 4'8)의 일부에 의해 둘러싸인다.
도 3b에 나타낸 제 2 기판은 도 1b와 관련하여 이미 위에 기술된 기판과 동일하고, 그 본딩층은 이미 제시된 것들과 동일한 조건들 하에서 얻어진다.
이후, 예를 들어 도 2a 내지 도 2c 중 어느 하나에 나타낸 도면들 중 하나에 따른 온도 변화에 따라, 위에 기술한 것과 같이, 본 발명에 따라, 조립 전 각각의 개개의 칩들(22, 24, 26, 28) 및 도 3b로부터의 기판(12)은 어닐링 열 처리를 받는 것이 가능하다.
이러한 어닐링 후, 이렇게 처리된 개개의 칩들 및 기판(12)을 본딩층들(4'2, 4'4, 4'6, 4'8, 14)의 자유 표면들을 통해 조립하는 것이 가능하다. 이러한 조립 단계는 예비 처리 단계, 예를 들어 각각의 개개의 칩의 본딩층 및 기판(12)의 본딩층(14)의 화학적 기계적 연마(CMP)가 선행될 수 있다.
변형예로서, 기판(2')은 사전조립 어닐링 단계 후 개개의 칩들(22, 24, 26, 28)로 분할될 수 있다. 다른 동작들은 위에서 이미 기술한 것과 유사하다.
예시적인 실시예가 주어질 것이다.
제 1 플레이트 또는 기판(2) 및 제 2 플레이트 또는 기판(12)이 제공되며, 적어도 하나는 컴포넌트들(6, 16)을 포함한다. 그러므로, 상기 구성은 도 1a 및 도 1b와 관련하여 위에 기술한 것이다.
조립될 표면들 중 하나 위에는, SiO2로 만들어진 본딩층(4, 14)이 실란 및 N2O 또는 TMS(trimethylsilane) 및 N20 전구체들로부터 출발해서, PECVD 형태의 LTO 기술(저온 산화물 형성)을 통해 형성된다.
이러한 침착은 저온(250℃보다 낮거나 같음)에서 행해진다. 이러한 유형의 저온 침착은 높은 본딩 에너지를 얻는 데 바람직한 데, 그 이유는 이렇게 형성된 산화물이 비교적 다공성이고 및/또는 저 밀도를 가지기 때문이다. 이러한 특징은 이러한 본딩층이 기판들의 조립 후 본딩 경계면에 갇힌 과잉의 물을 나중에 흡수할 수 있게 한다.
이후 이들 산화물들은 본 발명의 공정에 따라 어닐링된다: 350℃와 400℃ 사이의 온도에 도달하기 위해, 0.1℃/분 내지 5℃/분 (예를 들어:　1℃/분)의 램프. 어닐링은 이 온도에서 12시간 동안 계속된다. 온도에 있어서의 비교적 느린 상승은 활성종들의 다양한 활성 에너지들에 따라 본딩 산화물들(4, 14)에 포함되는 종들의 연속적인 가스제거를 보장한다.
다음에, 플레이트들이 이들의 조립을 위해 분자 본딩(거칠기 <　0.5　nm　RMS)과 호환 가능한 거칠기를 제공하도록 표면 평탄화에 의해, 이후 조립될 플레이트 표면들의 브러싱(brushing)에 의해 보충될 수 있는 세정(cleaning)에 의해 준비된다.
다음에, 이들 플레이트들의 조립이 "분자(molecular)" 본딩에 의해 행해지고 이러한 조립은 산화물에 여전히 존재하고 선행 처리 동안 제거되지 않을 수도 있는 종들의, 본딩 경계면을 향해, 이동을 일으키지 않도록, 가스제거 어닐링 온도를 초과하지 않는 온도에서 어닐링된다.
이러한 공정에 이어서, 양호한 품질의 약 3.6 J/m2의 본딩 에너지들을 얻는 것이 가능하다: 특히 본딩 경계면에서의 "기포" 형태의 결함의 부재가 주목된다. 이러한 값은 표준 산화물/산화물 본딩(즉 비다공성(nonporous)/밀한(dense) 산화물들)에 대한 약 2 J/m2의 본딩 에너지와 비교되어야 한다.
비교 시험들이 다양한 온도들에서 제조되는 다양한 유형의 산화물들에 대해 행해졌다.
대응하는 측정들이 도 4에서 확인되었다. 3가지 형태의 SiO2 산화물이 비교될 수 있었다. 이들은 PECVD에 의해 침착되었다:
1) 첫번째 것은 14nm/초의 침착 속도로, 400℃에서 침착되는 TEOS (tetraethyl orthosilicate) 형태의 산화물이고;
2) 두번째 것은 4.5 nm/초의 침착 속도로, 210℃에서 침착되는 "실란 산화물(silane oxide)" 형태의 산화물이고;
3) 세번째 것은 10 nm/초의 침착 속도로, 400℃에서 침착되는 "실란 산화물" 형태의 산화물이다.
본딩 에너지의 보충 측정들이 위의 것과 동일한 재료들로 임의의 강화 어닐링 전에 행해진다: 이들 측정들은 표현 "강화 어닐링 없음"으로 도 4에 표시된다. 그러므로, 이들은 강화 어닐링이 아직 행해지지 않은 경우의 본딩 에너지의 측정들에 대응한다.
상기한 조건들로부터 이해되는 것과 같이, 단지 제 2 산화물이 250℃ 이하의 온도에서 침착되었다.
표현 "강화 어닐링 없음"에 의해 확인되는 도면들과는 별도로, 도 4로부터의 다양한 다른 도면들은 강화 어닐링 온도(Tr)(x-축 상의)의 함수로서, 이들 3개의 재료들로 얻어지는 본딩 에너지(y-축 상의)의 절반과 동일한 γ(mJ/m2로)를 나타낸다. 후자는 200℃와 400℃ 사이에서 변한다.
제 2 재료(LTOB, 도면들 상의 약하게 빗금친 부분)에 대해, 본딩 에너지는 제 1 재료(TEOS, 도면 상의 진하게 빗금친 부분)에 대해 얻어지는 것보다 적어도 2배 그리고 제 3 재료(실란 산화물, 도면 상의 백색)로 얻어지는 것의 거의 3배임이 관찰될 수 있다.
제 2 산화물에 유리한 본딩의 이러한 매우 높은 우수성은 어떠한 강화 어닐링 온도(Tr)(200℃, 350℃, 또는 400℃)에서도 볼 수 있다. 3가지 재료간에 차이가 없다는 것이 "강화 어닐링 없음" 조건들 하에서만 있다.
그러므로, 이들 시험들은 저온 침착이 고온 PECVD들에 의해 얻어지는 것보다 낮은, 침착 산화물의 특정 유공성을 얻는 것을 가능하게 한다는 것을 나타낸다.
또한, 강화 어닐링 없이, 본딩 에너지는 매우 낮게 유지된다.
그러므로, 450℃ 이하의 강화 온도에서, 본딩층들의 형성을 위한 저온과 강화 어닐링의 조합이 양호한 품질의 고에너지 본딩을 가져온다는 것을 명백하게 알 수 있다. 위에 나타낸 것과 같이, 본딩 에너지는 측정된 γ 파라미터의 값의 2배와 같다: 그러므로 실제로 적어도 3 J/m2의 값에 도달한다.
도 4의 이들 도면들에서, 동일한 레벨들의 본딩 에너지들이 시. 에스. 탄(C.S.Tan) 등에 의한 문헌의 도 3에 나타낸 에너지 레벨로서 400℃에서 침착되는 재료들에 대해 발견되었다. "얇은 필름 전사 응용을 위한 플라즈마 증강 화학적 기상 증착 산화물 웨이퍼 본딩에 대한 저온 산화물(low-temperature oxide to plasma-enhanced chemical vapor deposition oxide wafer bonding for thin film transfer application)" 응용 물리 논문들(Applied Physics Letters, Vol.82, No.　116, p.2649-2651, 2003). 이 문헌에서 산화물층들 자체는 또한 400℃에서 침착된다.
그러므로, 도 4와 관련하여 제시된 비교 시험들은 종래 기술로부터 알려진 데이터와 명백히 일치한다.
2 : 제 1 기판
4, 14 : 산화물층
4'2, 4'4, 4'6, 4'8 : 본딩층
12 :제 2 기판
22, 24, 26, 28 : 칩

Claims (18)

  1. 적어도 하나의 제 1 기판(2) 또는 적어도 하나의 칩(22, 24, 26, 28)을 포함하는 제 1 요소 및 적어도 하나의 제 2 기판(12)을 포함하는 제 2 요소를 조립하기 위한 공정에 있어서,
    a) 각각의 기판 위에 본딩층(bonding layer)으로 불리는 표면층(4, 4'2, 4'4, 4'6, 4'8, 14)을 형성하는 단계로서, 이들 본딩층들 중 적어도 하나는 300℃보다 낮거나 같은 온도에서 형성되는, 상기 표면층을 형성하는 단계;
    b) 후속 본딩 경계면 강화 온도(bonding interface strengthening temperature)(Tr) 이상, 450℃ 이하의 온도에서 상기 본딩층들을, 가스제거 어닐링(degasing annealing)으로 불리는, 제 1 어닐링을 하는 단계;
    c) 상기 본딩층들(4, 4'2, 4'4, 4'6, 4'8, 14)의 노출된 표면들과 접촉시켜 상기 기판들을 조립하는 단계;
    d) 상기 본딩 경계면 강화 온도(Tr)에서 상기 조립된 구조에 대해 제2 어닐링하는 단계;를 포함하며,
    상기 본딩 경계면 강화 온도(Tr)는 450℃ 이하이고,
    상기 제 1 기판 또는 칩 및 상기 제 2 기판 중 적어도 하나는 하나 이상의 컴포넌트들(components)(6, 16, 22', 24', 26', 28')을 포함하는, 조립 공정.
  2. 제 1 항에 있어서,
    상기 본딩층들 중 적어도 하나는 PECVD 또는 LPCVD 침착(deposition)에 의해 얻어지는, 조립 공정.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 본딩층들 중 적어도 하나는 산화물 또는 질화물 형태로 되어 있는, 조립 공정.
  4. 제 3 항에 있어서,
    상기 본딩층들 중 적어도 하나는 실리콘 산화물인, 조립 공정.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 본딩층들 중 적어도 하나는 250℃보다 낮거나 같은 온도에서 형성되는, 조립 공정.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 본딩 경계면 강화 온도(Tr)는 400℃ 이하인, 조립 공정.
  7. 제 1 항 또는 제 2 항에 있어서,
    조립 전 상기 구조를 어닐링하는 단계 b)는 1℃/분과 5℃/분 사이에서 온도 램프(ramp)의 생성을 포함하는, 조립 공정.
  8. 제 1 항 또는 제 2 항에 있어서,
    조립 전 상기 구조를 어닐링하는 단계 b)는, 10분 또는 30분과 2시간 또는 5시간 사이의 기간에 걸쳐, 상기 온도를 적어도 상기 후속 본딩 경계면 강화 온도(Tr)에서 그러나 450℃ 이하에서 유지하는 것을 포함하는, 조립 공정.
  9. 제 1 항 또는 제 2 항에 있어서,
    단계 c) 전 또는 단계 b) 전, 상기 조립하는 단계를 위하여 다공성(porous) 표면층들의 표면을 준비하는 단계를 추가로 포함하는, 조립 공정.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 단계　c)의 조립은 분자 접합 형태(molecular adhesion type)로 되어 있는, 조립 공정.
  11. 삭제
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 조립하는 단계 c) 전, 다른 기판과 조립될 하나 이상의 칩들을 형성하기 위해, 상기 기판들 중 하나를 각각 절단(cutting)하는 단계를 포함하는, 조립 공정.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 기판들 또는 칩들 중 적어도 하나는 반도체 재료, 실리콘으로 만들어지는, 조립 공정.
  14. 제 1 기판(2) 또는 적어도 하나의 칩(22, 24, 26, 28)을 포함하는 제 1 요소 및 제 2 기판(12)을 포함하는 제 2 요소를 포함하는 헤테로구조(heterostructure)에 있어서,
    각각의 요소는 후속 본딩 경계면 강화 온도(bonding interface strengthening temperature)(Tr) 이상, 450℃ 이하의 온도에서 제1 어닐링을 수행한 본딩층이라 불리는 다공성 표면층(4, 4'2, 4'4, 4'6, 4'8, 14)을 포함하고, 상기 2개의 요소들은 상기 본딩층들을 통해 조립되어 상기 본딩 경계면 강화 온도(Tr)에서 상기 조립된 구조에 대해 제2 어닐링을 수행한 조립체를 형성하며, 상기 본딩 경계면 강화 온도(Tr)는 450℃ 이하이고, 상기 조립체는 적어도 3　J/m2 또는 4　J/m2와 같은 본딩 에너지를 가지는, 헤테로구조.
  15. 제 14 항에 있어서,
    상기 본딩층들 중 적어도 하나는 산화물 또는 질화물 형태로 되어 있는, 헤테로구조.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 기판들 또는 칩들 중 적어도 하나는 반도체 재료, 실리콘으로 만들어지는, 헤테로구조.
  17. 제 14 항 또는 제 15 항에 있어서,
    상기 본딩층 사이의 상기 조립체는 분자 접합 형태로 되어 있는, 헤테로구조.
  18. 제 14 항 또는 제 15 항에 있어서,
    상기 제 1 기판 또는 칩 및 상기 제 2 기판 중 적어도 하나는 하나 이상의 컴포넌트들(6, 16, 22', 24', 26', 28')을 포함하는, 헤테로구조.
KR1020110065872A 2010-08-20 2011-07-04 저온 본딩 공정 KR101272675B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FRFR1056696 2010-08-20
FR1056696A FR2963982B1 (fr) 2010-08-20 2010-08-20 Procede de collage a basse temperature

Publications (2)

Publication Number Publication Date
KR20120018063A KR20120018063A (ko) 2012-02-29
KR101272675B1 true KR101272675B1 (ko) 2013-06-11

Family

ID=43827267

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110065872A KR101272675B1 (ko) 2010-08-20 2011-07-04 저온 본딩 공정

Country Status (8)

Country Link
US (2) US8790992B2 (ko)
JP (1) JP5555957B2 (ko)
KR (1) KR101272675B1 (ko)
CN (2) CN102376653A (ko)
DE (1) DE102011076845B4 (ko)
FR (1) FR2963982B1 (ko)
SG (1) SG178688A1 (ko)
TW (1) TWI459480B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2963982B1 (fr) * 2010-08-20 2012-09-28 Soitec Silicon On Insulator Procede de collage a basse temperature
JP6095903B2 (ja) * 2012-06-15 2017-03-15 浜松ホトニクス株式会社 固体撮像装置の製造方法及び固体撮像装置
KR101947165B1 (ko) 2012-10-16 2019-02-13 삼성디스플레이 주식회사 유기 발광 표시 장치와 이의 제조 방법 및 회로 필름의 회전 장치
US10236282B2 (en) 2013-12-18 2019-03-19 Intel Corporation Partial layer transfer system and method
CN104934292A (zh) * 2014-03-17 2015-09-23 中芯国际集成电路制造(上海)有限公司 一种提高晶圆间键合强度的方法
EP3024019A1 (en) 2014-11-24 2016-05-25 IMEC vzw Method for direct bonding of semiconductor substrates.
CN104891430B (zh) * 2015-04-17 2016-09-28 上海华虹宏力半导体制造有限公司 硅片键合方法
CN104925749B (zh) * 2015-04-17 2017-01-25 上海华虹宏力半导体制造有限公司 硅片键合方法
CN105185720B (zh) * 2015-08-03 2018-05-08 武汉新芯集成电路制造有限公司 一种增强键合强度的超薄热氧化晶圆键合工艺
CN105206536B (zh) * 2015-08-17 2018-03-09 武汉新芯集成电路制造有限公司 一种增强键合强度的晶圆键合方法及结构
CN105261586B (zh) * 2015-08-25 2018-05-25 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层衬底的制备方法
US9725312B1 (en) * 2016-02-05 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Preconditioning to enhance hydrophilic fusion bonding
CN107346746B (zh) * 2016-05-05 2020-09-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN107633997B (zh) * 2017-08-10 2019-01-29 长江存储科技有限责任公司 一种晶圆键合方法
CN108383080B (zh) * 2018-03-06 2020-04-10 苏州大学 纳米间隙原位活化的复合阳极键合方法
CN112635299A (zh) * 2020-12-17 2021-04-09 武汉新芯集成电路制造有限公司 低温沉积方法、半导体器件的键合方法和芯片
CN113380639A (zh) * 2021-05-26 2021-09-10 西安交通大学 一种原子级离子清洁活化低温键合装置及方法
US20230026052A1 (en) * 2021-07-22 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition bonding layer for joining two semiconductor devices
CN114420549B (zh) * 2022-03-31 2022-11-18 深圳新声半导体有限公司 一种二氧化硅表面与硅表面低温键合的方法
CN114927538B (zh) * 2022-07-20 2022-11-11 合肥晶合集成电路股份有限公司 晶圆键合方法以及背照式图像传感器的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101019A (ja) * 1998-07-29 2000-04-07 Hewlett Packard Co <Hp> ウェ―ハ・ボンディングおよびシ―リング・システムおよび方法
US20060255341A1 (en) * 2005-04-21 2006-11-16 Aonex Technologies, Inc. Bonded intermediate substrate and method of making same
KR20080107352A (ko) * 2005-12-27 2008-12-10 트라씨 떼끄놀로지 웨이퍼 형태의 탈착가능한 구조물 제작 방법
KR20100021354A (ko) * 2008-08-15 2010-02-24 신에쓰 가가꾸 고교 가부시끼가이샤 기판의 접합 방법 및 3차원 반도체 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
CN102250141B (zh) 2000-05-22 2014-10-01 孟山都技术有限责任公司 制备n－(膦酰基甲基)甘氨酸化合物的反应系统
US6475072B1 (en) 2000-09-29 2002-11-05 International Business Machines Corporation Method of wafer smoothing for bonding using chemo-mechanical polishing (CMP)
US20040126993A1 (en) * 2002-12-30 2004-07-01 Chan Kevin K. Low temperature fusion bonding with high surface energy using a wet chemical treatment
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
FR2860249B1 (fr) 2003-09-30 2005-12-09 Michel Bruel Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium
US7235812B2 (en) 2004-09-13 2007-06-26 International Business Machines Corporation Method of creating defect free high Ge content (>25%) SiGe-on-insulator (SGOI) substrates using wafer bonding techniques
US7485539B2 (en) * 2006-01-13 2009-02-03 International Business Machines Corporation Strained semiconductor-on-insulator (sSOI) by a simox method
FR2913528B1 (fr) 2007-03-06 2009-07-03 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche d'oxyde enterree pour la realisation de composants electroniques ou analogues.
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
FR2923079B1 (fr) * 2007-10-26 2017-10-27 S O I Tec Silicon On Insulator Tech Substrats soi avec couche fine isolante enterree
EP2091071B1 (en) * 2008-02-15 2012-12-12 Soitec Process for bonding two substrates
US8173518B2 (en) * 2009-03-31 2012-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of wafer bonding
FR2963982B1 (fr) 2010-08-20 2012-09-28 Soitec Silicon On Insulator Procede de collage a basse temperature

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000101019A (ja) * 1998-07-29 2000-04-07 Hewlett Packard Co <Hp> ウェ―ハ・ボンディングおよびシ―リング・システムおよび方法
US20060255341A1 (en) * 2005-04-21 2006-11-16 Aonex Technologies, Inc. Bonded intermediate substrate and method of making same
KR20080107352A (ko) * 2005-12-27 2008-12-10 트라씨 떼끄놀로지 웨이퍼 형태의 탈착가능한 구조물 제작 방법
KR20100021354A (ko) * 2008-08-15 2010-02-24 신에쓰 가가꾸 고교 가부시끼가이샤 기판의 접합 방법 및 3차원 반도체 장치

Also Published As

Publication number Publication date
DE102011076845A1 (de) 2012-04-12
CN105742258A (zh) 2016-07-06
US20140327113A1 (en) 2014-11-06
JP2012044146A (ja) 2012-03-01
US20120043647A1 (en) 2012-02-23
KR20120018063A (ko) 2012-02-29
CN105742258B (zh) 2020-09-29
SG178688A1 (en) 2012-03-29
US8790992B2 (en) 2014-07-29
CN102376653A (zh) 2012-03-14
TW201218289A (en) 2012-05-01
US9117686B2 (en) 2015-08-25
FR2963982B1 (fr) 2012-09-28
DE102011076845B4 (de) 2020-02-06
TWI459480B (zh) 2014-11-01
FR2963982A1 (fr) 2012-02-24
JP5555957B2 (ja) 2014-07-23

Similar Documents

Publication Publication Date Title
KR101272675B1 (ko) 저온 본딩 공정
US11664357B2 (en) Techniques for joining dissimilar materials in microelectronics
JP7256204B2 (ja) 圧電層を支持基板上に転写する方法
CN109891747B (zh) 复合基板、表面弹性波器件及复合基板的制造方法
US20090233079A1 (en) Techniques for Layer Transfer Processing
KR101335713B1 (ko) 접합 기판의 제조방법 및 접합 기판
KR20100096129A (ko) 폴리머를 갖는 기판의 열처리에 의한 자립 고체상태 층의 제조
KR20120052160A (ko) 복합 기판 및 복합 기판의 제조 방법
CN102341900A (zh) 制造热膨胀系数局部适应的异质结构的方法
JP2009504392A (ja) 支持体上に薄膜を転写する方法
JP6854895B2 (ja) 高熱伝導性のデバイス基板およびその製造方法
JP2018537888A (ja) 複合構造および関連する作製方法
JP2009500819A (ja) 酸化物もしくは窒化物の薄い結合層を堆積することによる基板の組み立て方法
JP2015529978A (ja) 単結晶材料の利用効率を改善した擬似基板
KR20080107352A (ko) 웨이퍼 형태의 탈착가능한 구조물 제작 방법
US7807548B2 (en) Process of forming and controlling rough interfaces
KR20200138320A (ko) 층의 전사 방법
FR3042649B1 (fr) Procede de fabrication d&#39;une structure hybride
CN112368828A (zh) 在微电子学中用于接合异种材料的技术
CN111527584B (zh) 供体基底剩余物制备方法、由该方法生产的基底及其用途
KR20220156844A (ko) 적층 구조체를 생성하기 위한 프로세스
JP2017028178A (ja) 半導体ウエーハの３次元実装方法及び半導体ウエーハの接合方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant