JP2012044146A - 低温結合プロセス - Google Patents

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Abstract

【課題】二つの基板を低温で結合し複合基板とする半導体装置の製造方法を提供する。
【解決手段】電子的コンポーネント６を含む第１の基板２またはチップ上に結合層として酸化ケイ素からなる表面層４を形成し、電子的コンポーネント１６を含む第２の基板１２上に結合層として酸化ケイ素からなる表面層１４を形成する。これらの結合層は３００℃以下の温度で形成される。次に、その後の結合界面強化温度（Ｔｒ）に少なくとも等しいが４５０℃未満の温度でアニーリングする。結合層の露出面を接触させることによって、基板を組み立てる。組み立てられた構造を４５０℃未満の結合界面強化温度（Ｔｒ）でアニーリングする。
【選択図】図１

Description

技術分野および背景技術
本発明は、低い温度において、プレートまたはチップである第１の基板をプレートまたはチップである第２の基板に結合することに関する。使用される低い温度にもかかわらず、最良の品質および最良の結合エネルギーを有する結合を達成することが試みられている。
本発明の利用分野は、とりわけ、複合基板を製造する分野に存在し、または、コンポーネントを３Ｄ集積する分野に存在する。より一般的には、本発明の利用分野は、コンポーネントが存在するために、または、材料の性質のために構造に高温熱処理を施すことができない場合に、直接（または、「分子」）結合によってその構造を形成する分野に存在することもある。
本発明は、とりわけ、コンポーネントまたは回路またはマイクロコンポーネントが組み立てられるべき構成要素の中の１つに存在するために、高い処理温度に耐えることができない構造に優先的に適用される。
Ｃ．Ｓ．Ｔａｎら編の「Ｗａｆｅｒ ｌｅｖｅｌ ３−Ｄ ＩＣｓ Ｐｒｏｃｅｓｓ ｔｅｃｈｎｏｌｏｇｙ」という文献の１９７−２１７ページには、３Ｄ技術が説明されている。この文献は、低い温度で結合層を成膜すること、および、この酸化物の成膜温度よりも高い温度でこの酸化物を脱ガス・アニーリング（ｄｅｇａｓｓｉｎｇ ａｎｎｅａｌｉｎｇ）することを備えた結合プロセスを開示している。
この技術が使用される場合、結合界面に欠陥の存在が観察される。そして、これらの欠陥が、結合エネルギーに悪影響を及ぼすことがある。
したがって、低い温度で結合層を介して２つの構成要素を組み立てることを達成するための新しいプロセスを開発するという問題が発生している。
本発明は、まず第１に、少なくとも１つの第１の基板または少なくとも１つのチップを備えた第１の構成要素と、少なくとも１つの第２の基板を備えた第２の構成要素とを組み立てるためのプロセスに関し、このプロセスは、
ａ）表面結合層をそれぞれの基板上に形成し、表面結合層の少なくとも１つは、３００℃以下の温度を有するステップと、
ｂ）組み立てる前に、その後の結合界面強化温度（Ｔｒ）に少なくとも等しいが４５０℃未満の温度で結合層を少なくとも部分的にアニーリングする、脱ガス・アニーリングと呼ばれる第１のアニーリングを実行するステップと、
ｃ）結合層の露出面を接触させることによって、基板を組み立てるステップと、
ｄ）組み立てられた構造を４５０℃未満の結合界面強化温度（Ｔｒ）でアニーリングするステップと、
を備える。
２つの結合層の少なくとも１つは、成膜によって、例えば、ＰＥＣＶＤ成膜またはＬＰＣＶＤ成膜のような種類の成膜によって、形成されてもよい。
結合層の少なくとも１つは、酸化物型または窒化物型であってもよく、例えば、酸化ケイ素ＳｉＯ２または窒化ケイ素Ｓｉ３Ｎ４であってもよい。
アニーリングするステップｂ）は、
・周囲温度から緩やかに組み立て後のアニーリング温度に少なくとも等しい温度にするために、温度勾配を生成すること、
・および／または、例えば、１０分または３０分から２時間または５時間までの範囲に存在する期間にわたって、温度を少なくともその後の結合界面強化温度（Ｔｒ）に等しいが４５０℃未満の温度に維持すること、
を備えてもよい。
本発明によるプロセスは、ステップｃ）の前に、あるいは、ステップｂ）の前に、組立ステップのために多孔質表面層の表面を準備するステップをさらに備えてもよい。
ステップｃ）の組立は、例えば、分子付着型のものである。
第１の基板またはチップ、および、第２の基板の少なくとも１つは、１つ以上のコンポーネントを備えてもよい。
本発明によるプロセスは、さらにまた、組み立てるステップｃ）の前に、一方の基板と組み立てられるべき１つ以上のチップを形成するために、他方の基板を個別に切断するステップを備えてもよい。
基板またはチップの少なくとも１つは、半導体材料から少なくとも部分的に作られてもよく、例えば、シリコンから少なくとも部分的に作られてもよい。
本発明は、また、ヘテロ構造に関し、このヘテロ構造は、少なくとも１つの第１の基板または少なくとも１つのチップを備えた第１の構成要素と、少なくとも１つの第２の基板を備えた第２の構成要素とを備え、それぞれの構成要素は、結合層と呼ばれる多孔質表面層を備え、２つの構成要素は、結合層を介して組み立てられ、組立体は、３Ｊ／ｍ２に少なくとも等しい結合エネルギーを有する。
結合層の少なくとも１つは、酸化物型または窒化物型であってもよく、例えば、酸化ケイ素または窒化ケイ素であってもよい。
基板またはチップの少なくとも１つは、半導体材料から少なくとも部分的に作られてもよく、例えば、シリコンから少なくとも部分的に作られてもよい。
好ましくは、結合層同士の組立は、分子付着型である。
より好ましくは、第１の基板またはチップ、および、第２の基板の少なくとも１つは、１つ以上のコンポーネントを備える。
本発明によるプロセスの一実施形態を示す図である。 本発明による、組み立てる前における結合層を処理するステップ中の温度変化の様々なグラフを示す図である。 本発明によるプロセスの変形を示す図である。 比較テストに関連して実行された測定値を示す図である。
本発明の典型的な第１の実施形態が、図１（Ａ）〜図１（Ｄ）に示される。
ここでは薄い酸化物層４である結合層が、第１の基板２の表面に形成され（図１（Ａ））、この基板２は、例えば、半導体材料から作られ、有利には、シリコンまたはアルミナ（Ａｌ２Ｏ３）またはガラスまたはゲルマニウムから作られる。この結合層は、３００℃未満の低温で形成される。酸化物は、例えば、酸化ケイ素ＳｉＯ２であり、この酸化物を形成するための１つの成膜技術は、ＰＥＣＶＤ技術であってもよい。前駆体ガスは、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル）またはＳｉＨ４またはＮ２のような種類のものであってもよい。
この酸化物層は、例えば、２００ｎｍから４μｍまでの範囲に存在する厚さｅ１を有する。基板２は、符号６によって全体的に指示される手段を含み、この手段は、１つ以上の電気的機能または電子的機能またはその他の機能、例えば、１つ以上の電子的コンポーネントおよび／または光学的コンポーネント、および／または、１つ以上のＭＥＭＳおよび／またはＮＥＭＳを提供するのを可能にする。
ここでは薄い酸化物層１４である別の結合層が、第２の基板１２上に形成され（図１（Ｂ））、この基板１２は、例えば、半導体材料から作られ、この場合にも同様に、有利には、シリコンまたはガラスまたはゲルマニウムから作られる。この結合層は、３００℃未満の低温で形成される。酸化物は、例えば、酸化ケイ素ＳｉＯ２であり、この酸化物を形成するための１つの成膜技術は、ＰＥＣＶＤ技術であってもよい。前駆体ガスは、すでに上述されたものの１つであってもよい。この酸化物層は、例えば、２００ｎｍから４μｍまでの範囲に存在する厚さｅ２を有する。同様に、基板１２は、随意的に、符号１６によって全体的に指示される手段をそれ自身が含み、この手段は、１つ以上の電気的機能または電子的機能またはその他の機能、例えば、１つ以上の電子的コンポーネントおよび／または光学的コンポーネント、および／または、１つ以上のＭＥＭＳおよび／またはＮＥＭＳを提供するのを可能にする。
得られた結合層４、１４のそれぞれは、多孔質であり、あまり高密度ではない。
一般的に、本発明によるプロセスにおいては、コンポーネント６、１６が、一方および／または他方の基板内に存在するために、温度は４５０℃未満に維持され、あるいは、それどころか、４００℃未満に維持される。この条件は、結合層を形成するステップに関して順守される。なぜなら、上述したように、この結合層を形成するステップは、２５０℃未満、または、３００℃未満、または、３５０℃未満で実行されるからである。
層４、１４のそれぞれは、例えば、ＬＰＣＶＤまたはＰＥＣＶＤのような種類の成膜によって形成されてもよい。
２つの基板を組み立てる前に、結合層４、１４の第１のアニーリングが実行される。このアニーリング中、これらの層４、１４に施される温度は、少なくとも温度Ｔｒに到達し、この温度Ｔｒは、組み立てられた後、結合界面を強化するのに使用される。コンポーネント６、１６が存在するために、この強化温度Ｔｒは、それ自身、使用されてもよい最大温度Ｔｍａｘ、例えば、４００℃または４５０℃よりも低い。
例えば、温度は、少なくとも強化温度Ｔｒに到達するまで、または、この温度Ｔｒよりも高いが使用可能な最大温度Ｔｍａｘ未満の温度に到達するまで、ランプ（ｒａｍｐ）に基づいて周囲温度から緩やかに上昇する。
そのようなランプの例が図２（Ａ）に示され、この図２（Ａ）において、温度は、例えば、１℃／分から数℃／分までの間に存在する勾配、例えば、１℃／分から５℃／分までの間に存在する勾配できわめて緩やかに上昇し、例えば、３５０℃の強化温度Ｔｒに到達し、そして、数時間にわたって、この温度Ｔｒに維持される。
破線によって示される一変形によれば、温度は、上述したような勾配で、強化温度Ｔｒと最大温度Ｔｍａｘとの間に存在する強化温度Ｔｒよりも高い温度Ｔ’まで上昇してもよく、ここで、最大温度Ｔｍａｘは、例えば、４００℃または４５０℃に等しい。
図２（Ｂ）に示される実現可能な別の実施形態によれば、温度は、強化温度Ｔｒまできわめて急速に上昇し、そして、１時間以上の時間にわたって、この値で安定させられる。破線によって示される一変形によれば、温度は、強化温度Ｔｒと最大温度Ｔｍａｘとの間に存在する強化温度Ｔｒよりも高い温度Ｔ’まできわめて急速に上昇し、最大温度Ｔｍａｘは、例えば、４００℃または４５０℃に等しい。
実現可能なさらに別の実施形態が図２（Ｃ）に示され、この図２（Ｃ）において、温度は、例えば、１℃／分から数℃／分までの範囲に存在する勾配、例えば、１℃／分から５℃／分までの間に存在する勾配できわめて緩やかに上昇し、例えば、３５０℃の強化温度Ｔｒに到達する。その後、比較的に短い時間にわたって、例えば、１０分から２時間までの範囲に存在する時間にわたって、この温度に維持され、そして、周囲温度まで緩やかに戻される。破線によって示される一変形によれば、温度は、上述したようなきわめて緩やかな勾配で上昇し、強化温度Ｔｒよりも高いが最大温度Ｔｍａｘよりも低い温度Ｔ’に到達する。その後、比較的に短い時間にわたって、例えば、１０分から２時間までの範囲に存在する時間にわたって、この温度Ｔ’に維持され、そして、周囲温度まで緩やかに戻される。
組み立てる前に層４、１４をアニーリングするこのステップの役割には、次のものがある。低い温度で成膜されたそれぞれの結合層は、ガス状の前駆体から発生する多くの汚染物、例えば、Ｎ２Ｏまたは炭素系鎖（ｃａｒｂｏｎ−ｂａｓｅｄ ｃｈａｉｎ）のような種類の汚染物を含む。これらの汚染物が、事前に除去されない場合、これらの汚染物質は、２つの基板を組み立てた後、結合界面のその後の強化アニーリング中にマイグレーション（脱ガス）しようとし、そして、これらの２つの基板の組立品界面に「気泡」またはその他の欠陥を形成しようとする傾向を持つ。そのような気泡は除去することができず、得られた組立品を使用できないものにする。
図２（Ａ）〜図２（Ｃ）に関連してこれまでに説明された事前アニーリング・ステップは、これらの汚染種を結合層４、１４から取り出すのを可能にするが、これらの層の多孔性を大きく減少させることはない。したがって、この事前アニーリング・ステップは、さらに、結合多孔質材料の有益な特性を保護するのを可能にする。基板を組み立てる前のこのアニーリング・ステップ中に到達する、最大温度Ｔｍａｘと結合界面強化温度Ｔｒとの間に存在するアニーリング温度を考慮すれば、これらの汚染種は、結合層４、１４から確実に取り出される。したがって、これらの結合層４、１４は、強化アニーリング・ステップ中に損傷することがない。なぜなら、これらの汚染種は、まさに、強化アニーリングの温度に少なくとも等しい温度において、事前に取り出されているからである。
次に（図１（Ｃ））、このように処理された２つの基板は、結合層４、１４の自由表面を介して組み立てられる。この組立ステップは、例えば化学機械研磨ＣＭＰのような予備的処理ステップに後続するものであってもよい。
最後に、このように組み立てられた構造は、最大温度Ｔｍａｘ以下の強化温度Ｔｒでアニーリングされる。
本発明によるプロセスは、例えば３Ｊ／ｍ２または４Ｊ／ｍ２よりも大きい数Ｊ／ｍ２程度の良好な品質を有する高い結合エネルギーを界面において得るのを可能にする。実際に、このプロセスを使用した結果として、「気泡」のような種類の欠陥は、結合界面に存在しない。結合エネルギーは、例えば、「ブレード技術」（または、「ダブル・カンチレバー技術」）として知られている技術によって測定されてもよい。
同じ原理が、１つのプレート上に１つ以上のチップを結合することに適用されてもよく、それによって、１つ以上のチップを形成するために、本発明による第１のアニーリングの前かまたは後にプレートの１つを切断するだけでよい。そして、これらのチップは、第２のプレート上において個別に組み立てられる。
この例が、図３（Ａ）〜図３（Ｃ）に詳細に示される。
ここでは薄い酸化物層４’である結合層が、第１の基板２’の表面に形成され（図３（Ａ））、この第１の基板２’は、例えば、半導体材料から作られたものであり、有利には、シリコンまたはガラスまたはゲルマニウムから作られたものである。
この酸化物層４’は、図１（Ａ）に関連して上述された層４と同じようにして（とりわけ、同じ温度で）形成される。したがって、この酸化物層４’は、同じ特性とりわけ同じ多孔性特性を有することになる。
そして、この基板は、図３（Ａ）において垂直な破線によって象徴的に示される個別のチップ２２、２４、２６、２８に切断される。それぞれの個別チップ自身は、１つ以上の回路またはコンポーネント２２’、２４’、２６’、２８’を備え、かつ、結合層の一部分４’２、４’４、４’６、４’８を上に載せている。
図３（Ｂ）に示される第２の基板は、図１（Ｂ）に関連してこれまでに説明した基板と同じものであり、そして、この第２の基板の結合層は、これまでに説明された条件と同じ条件下において得られる。
したがって、本発明によれば、上述したように、組み立てる前に、例えば、図２（Ａ）〜図２（Ｃ）のいずれかに示されるグラフの１つに基づいた温度変化で、それぞれの個別チップ２２、２４、２６、２８および図３（Ｂ）の基板１２にアニーリング熱処理を施すことが可能である。
このアニーリングの後、結合層４’２、４’４、４’６、４’８、および、１４の自由表面を介して、このように処理された個別チップと基板１２とを組み立てることが可能である。この組立ステップは、それぞれの個別チップの結合層および基板１２の結合層１４の予備的処理ステップ、例えば、化学機械研磨ＣＭＰに後続するものであってもよい。
変形として、基板２’は、組立前アニーリング・ステップの後、個別チップ２２、２４、２６、２８に切断されてもよい。その他の処理は、これまでに説明したものに類似する。
ここで、典型的な実施形態を説明する。
第１のプレート即ち基板２および第２のプレート即ち基板１２が提供され、少なくとも１つは、回路またはマイクロコンポーネント６、１６を備える。したがって、この構成は、図１（Ａ）および図１（Ｂ）に関連して上述された構成である。
組み立てられるべきそれぞれの表面上には、ＳｉＯ２から作られた結合層４、１４が、シランおよびＮ２ＯまたはＴＭＳ（トリメチルシラン）およびＮ２Ｏ前駆体から開始するように、ＰＥＣＶＤのような種類のＬＴＯ技術（低温熱酸化膜形成）によって形成される。
この成膜は、低い温度（２５０℃以下）で実行される。この種の低温成膜は、高い結合エネルギーを得るのに好都合である。なぜなら、このようにして形成された酸化物は、比較的に多孔質であり、および／または、低密度を有するからである。この特性は、基板を組み立てた後に、この結合層が、結合界面に取り込まれた余分な水をその後に吸収するのを可能にする。
そして、これらの酸化物は、３５０℃から４００℃までの範囲に存在する温度に到達するために、本発明のプロセスに従って、すなわち、０．１℃／分から５℃／分までの範囲に存在するランプ（例えば、１℃／分）で、アニーリングされる。アニーリングは、この温度において、１２時間にわたり継続される。比較的に緩慢な温度上昇は、種の様々な活性化エネルギーに基づいて結合酸化物４、１４内に取り込まれた、それらの種を継続的に脱ガスすることを保証する。
次に、プレートは、プレートを組み立てることを視野に入れて、分子結合に適合する粗さ（粗さ＜０．５ｎｍ（ＲＭＳ））を提供するための表面平坦化によって、そして、組み立てられるべきプレート表面のブラッシングによって補完されてもよい洗浄によって、準備がなされる。
次に、２つのプレートの組み立てが、「分子」結合によって実行され、そして、この組立品は、先行する処理中に除去されずに酸化物内にいまだに存在している種が結合界面へマイグレーションすることを引き起こさないように、脱ガス・アニーリング温度を超えない温度でアニーリングされる。
このプロセスによれば、良好な品質である約３．６Ｊ／ｍ２の結合エネルギーを得ることが可能であり、具体的には、「気泡」のような種類の欠陥が結合界面に存在しないことを意味する。この値は、標準的な酸化物／酸化物結合（すなわち、非多孔質／高密度酸化物）の場合における約２Ｊ／ｍ２の結合エネルギーと比較されるべきである。
比較テストが、様々な温度において準備がなされた様々な種類の酸化物に対して実施された。
対応する測定値が、図４に並べて比較されている。３つの種類のＳｉＯ２酸化物を比較することができた。これらの酸化物は、ＰＥＣＶＤによって成膜された。
１）第１の酸化物は、４００℃において１４ｎｍ／秒の成膜速度で成膜されたＴＥＯＳ（オルトケイ酸テトラエチル）のような種類の酸化物である。
２）第２の酸化物は、２１０℃において４．５ｎｍ／秒の成膜速度で成膜された「シラン酸化物（ｓｉｌａｎｅ ｏｘｉｄｅ）」のような種類の酸化物である。
３）第３の酸化物は、４００℃において１０ｎｍ／秒の成膜速度で成膜された「シラン酸化物」のような種類の酸化物である。
結合エネルギーの補足的測定が、上述したものと同じ材料に対して実行されたが、この補足的測定は、強化アニーリングの前になされた。これらの補足的測定は、図４において、「強化アニーリング無し」という表現によって識別される。したがって、これらの補足的測定は、強化アニーリングがまだ実行されていない場合における結合エネルギーの測定に対応している。
上記の条件からわかるように、第２の酸化物だけが２５０℃未満の温度で成膜された。
「強化アニーリング無し」という表現によって識別されるグラフとは別に、図４のその他の様々なグラフは、強化アニーリング温度Ｔｒ（ｘ軸線上）に応じて、結合エネルギーの半分に等しいこれらの３つの材料から得られたγ（単位：ｍＪ／ｍ２）を示している（ｙ軸線上）。強化アニーリング温度Ｔｒは、２００℃から４００℃までの範囲で変化する。
第２の材料（ＬＴＯＢ、薄い灰色のグラフ）の場合、結合エネルギーは、第１の材料（ＴＥＯＳ、濃い灰色のグラフ）の場合に得られる結合エネルギーよりも少なくとも２倍は大きく、そして、第３の材料（シラン酸化物、白色のグラフ）から得られる結合エネルギーよりも３倍は大きいことを観察することができる。
第２の酸化物における結合のこのきわめて大きな優位性は、どの強化アニーリング温度Ｔｒ（２００℃、３５０℃、または、４００℃）においても、はっきりとわかる。３つの材料に差がないのは、「強化アニーリング無し」という条件下に限られる。
したがって、これらのテストは、低温成膜が、高温ＰＥＣＶＤによって得られる多孔性よりも低い、ある程度の多孔性を有する成膜された酸化物を得るのを可能にすることを示している。
さらに、強化アニーリングがなければ、結合エネルギーはきわめて低いままである。
したがって、結合層を形成するための低温と４５０℃未満の強化温度における強化アニーリングとを組み合わせることによって、良好な品質を有する高エネルギー結合を得られることがはっきりとわかる。上述したように、結合エネルギーは、測定されたパラメータγの値の２倍に等しい。したがって、結合エネルギーは、実際には、少なくとも３Ｊ／ｍ２の値に達する。
図４に示されるこれらのグラフにおいて、Ｃ．Ｓ．Ｔａｎらによる文献である「Ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｔｈｅｒｍａｌ ｏｘｉｄｅ ｔｏ ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ｏｘｉｄｅ ｗａｆｅｒ ｂｏｎｄｉｎｇ ｆｏｒ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｆｅｒ ａｐｐｌｉｃａｔｉｏｎ」（Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，Ｖｏｌ．８２，Ｎｏ．１１６，ｐ．２６４９〜２６５１，２００３年）の図３に示されるエネルギー・レベルと同じレベルの結合エネルギーが、４００℃において成膜された材料に対して見いだされる。この文献においては、同様に、酸化物層自身は４００℃において成膜される。
したがって、図４に関連して説明された比較テストは、従来技術において知られているデータに当然ながら一致している。
２、２’…第１の基板、４、４’、１４…酸化物層、４’２、４’４、４’６、４’８…結合層、１２…第２の基板、６、１６、２２’、２４’、２６’、２８’…コンポーネント、２２、２４、２６、２８…個別のチップ。

Claims (18)

  1. 少なくとも１つの第１の基板（２）または少なくとも１つのチップ（２２、２４、２６、２８）を備えた第１の構成要素と、少なくとも１つの第２の基板（１２）を備えた第２の構成要素とを組み立てるためのプロセスであって、
    ａ）結合層と呼ばれる表面層（４、４’２、４’４、４’６、４’８、１４）をそれぞれの前記基板上に形成し、前記結合層の少なくとも１つが、３００℃以下の温度で形成されるステップと、
    ｂ）組み立てる前に、その後の結合界面強化温度（Ｔｒ）に少なくとも等しいが４５０℃未満の温度で前記結合層を少なくとも部分的にアニーリングする脱ガス・アニーリングと呼ばれる第１のアニーリングを実行するステップと、
    ｃ）前記結合層（４、４’２、４’４、４’６、４’８、１４）の露出面を接触させることによって、前記基板を組み立てるステップと、
    ｄ）組み立てられた構造を４５０℃未満の前記結合界面強化温度（Ｔｒ）でアニーリングするステップと、
    を備えるプロセス。
  2. 前記結合層の少なくとも１つが、ＰＥＣＶＤ成膜またはＬＰＣＶＤ成膜によって得られる請求項１に記載のプロセス。
  3. 前記結合層の少なくとも１つが、酸化物型または窒化物型である請求項１または２に記載のプロセス。
  4. 前記結合層の少なくとも１つが、酸化ケイ素である請求項３に記載のプロセス。
  5. 前記結合層の少なくとも１つが、２５０℃以下の温度で形成される請求項１〜４のいずれか一項に記載のプロセス。
  6. 前記結合界面強化温度（Ｔｒ）が、４００℃未満である請求項１〜５のいずれか一項に記載のプロセス。
  7. 組み立てる前に前記構造をアニーリングするステップｂ）が、例えば、１℃／分から５℃／分までの範囲に存在する温度勾配を生成することを備えた請求項１〜６のいずれか一項に記載のプロセス。
  8. 組み立てる前に前記構造をアニーリングするステップｂ）が、例えば、１０分または３０分から２時間または５時間までの範囲の期間にわたって、温度を少なくともその後の結合界面強化温度（Ｔｒ）に等しいが４５０℃未満の温度に維持する、請求項１〜７のいずれか一項に記載のプロセス。
  9. ステップｃ）の前に、あるいは、ステップｂ）の前に、前記組立ステップのために多孔質表面層の表面を準備するステップをさらに備えた、請求項１〜８のいずれか一項に記載のプロセス。
  10. ステップｃ）の組立が、分子付着型である請求項１〜９のいずれか一項に記載のプロセス。
  11. 前記第１の基板またはチップ、および、前記第２の基板の少なくとも１つが、１つ以上のコンポーネント（６、１６、２２’、２４’、２６’、２８’）を備えた請求項１〜１０のいずれか一項に記載のプロセス。
  12. 組み立てるステップｃ）の前に、一方の前記基板と組み立てられるべき１つ以上のチップを形成するために、他方の前記基板を個別に切断するステップを備えた、請求項１〜１１のいずれか一項に記載のプロセス。
  13. 前記基板またはチップの少なくとも１つが半導体材料、例えば、シリコンから少なくとも部分的に作られる請求項１〜１２のいずれか一項に記載のプロセス。
  14. 第１の基板（２）または少なくとも１つのチップ（２２、２４、２６、２８）を備えた第１の構成要素と、第２の基板（１２）を備えた第２の構成要素と、を備えたヘテロ構造であって、それぞれの前記構成要素が、結合層と呼ばれる多孔質表面層（４、４’２、４’４、４’６、４’８、１４）を備え、２つの前記構成要素が、前記結合層を介して組み立てられ、前記組立体が、３Ｊ／ｍ２または４Ｊ／ｍ２に少なくとも等しい結合エネルギーを有する、ヘテロ構造。
  15. 前記結合層の少なくとも１つが、酸化物型または窒化物型である請求項１４に記載のヘテロ構造。
  16. 前記基板またはチップの少なくとも１つが、例えば、シリコンといった半導体材料から少なくとも部分的に作られる請求項１４または１５に記載のヘテロ構造。
  17. 前記結合層同士の組立が、分子付着型である請求項１４〜１６のいずれか一項に記載のヘテロ構造。
  18. 前記第１の基板またはチップ、および、前記第２の基板の少なくとも１つが、１つ以上のコンポーネント（６、１６、２２’、２４’、２６’、２８’）を備える、請求項１４〜１７のいずれか一項に記載のヘテロ構造。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2963982B1 (fr) * 2010-08-20 2012-09-28 Soitec Silicon On Insulator Procede de collage a basse temperature
JP6095903B2 (ja) * 2012-06-15 2017-03-15 浜松ホトニクス株式会社 固体撮像装置の製造方法及び固体撮像装置
KR101947165B1 (ko) 2012-10-16 2019-02-13 삼성디스플레이 주식회사 유기 발광 표시 장치와 이의 제조 방법 및 회로 필름의 회전 장치
CN105874571B (zh) * 2013-12-18 2019-12-17 英特尔公司 局部层转移的系统和方法
CN104934292A (zh) * 2014-03-17 2015-09-23 中芯国际集成电路制造(上海)有限公司 一种提高晶圆间键合强度的方法
EP3024019A1 (en) 2014-11-24 2016-05-25 IMEC vzw Method for direct bonding of semiconductor substrates.
CN104891430B (zh) * 2015-04-17 2016-09-28 上海华虹宏力半导体制造有限公司 硅片键合方法
CN104925749B (zh) * 2015-04-17 2017-01-25 上海华虹宏力半导体制造有限公司 硅片键合方法
CN105185720B (zh) * 2015-08-03 2018-05-08 武汉新芯集成电路制造有限公司 一种增强键合强度的超薄热氧化晶圆键合工艺
CN105206536B (zh) * 2015-08-17 2018-03-09 武汉新芯集成电路制造有限公司 一种增强键合强度的晶圆键合方法及结构
CN105261586B (zh) * 2015-08-25 2018-05-25 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层衬底的制备方法
US9725312B1 (en) * 2016-02-05 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Preconditioning to enhance hydrophilic fusion bonding
CN107346746B (zh) * 2016-05-05 2020-09-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN107633997B (zh) 2017-08-10 2019-01-29 长江存储科技有限责任公司 一种晶圆键合方法
CN108383080B (zh) * 2018-03-06 2020-04-10 苏州大学 纳米间隙原位活化的复合阳极键合方法
CN112635299A (zh) * 2020-12-17 2021-04-09 武汉新芯集成电路制造有限公司 低温沉积方法、半导体器件的键合方法和芯片
CN113380639A (zh) * 2021-05-26 2021-09-10 西安交通大学 一种原子级离子清洁活化低温键合装置及方法
US20230026052A1 (en) * 2021-07-22 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition bonding layer for joining two semiconductor devices
CN114420549B (zh) * 2022-03-31 2022-11-18 深圳新声半导体有限公司 一种二氧化硅表面与硅表面低温键合的方法
CN114927538B (zh) * 2022-07-20 2022-11-11 合肥晶合集成电路股份有限公司 晶圆键合方法以及背照式图像传感器的形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007515779A (ja) * 2003-05-19 2007-06-14 ジプトロニクス・インコーポレイテッド 室温共有結合方法
JP2008512868A (ja) * 2004-09-13 2008-04-24 インターナショナル・ビジネス・マシーンズ・コーポレーション ウェハ接合技術を用いて欠陥のない高Ｇｅ含有量のＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板を製造する方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6090687A (en) 1998-07-29 2000-07-18 Agilent Technolgies, Inc. System and method for bonding and sealing microfabricated wafers to form a single structure having a vacuum chamber therein
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
CA2409745A1 (en) 2000-05-22 2001-12-06 Monsanto Technology, Llc Reaction systems for making n-(phosphonomethyl)glycine compounds
US6475072B1 (en) 2000-09-29 2002-11-05 International Business Machines Corporation Method of wafer smoothing for bonding using chemo-mechanical polishing (CMP)
US20040126993A1 (en) * 2002-12-30 2004-07-01 Chan Kevin K. Low temperature fusion bonding with high surface energy using a wet chemical treatment
FR2860249B1 (fr) 2003-09-30 2005-12-09 Michel Bruel Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium
JP5364368B2 (ja) * 2005-04-21 2013-12-11 エイオーネックス・テクノロジーズ・インコーポレイテッド 基板の製造方法
FR2895420B1 (fr) 2005-12-27 2008-02-22 Tracit Technologies Sa Procede de fabrication d'une structure demontable en forme de plaque, en particulier en silicium, et application de ce procede.
US7485539B2 (en) * 2006-01-13 2009-02-03 International Business Machines Corporation Strained semiconductor-on-insulator (sSOI) by a simox method
FR2913528B1 (fr) 2007-03-06 2009-07-03 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche d'oxyde enterree pour la realisation de composants electroniques ou analogues.
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
FR2923079B1 (fr) * 2007-10-26 2017-10-27 S O I Tec Silicon On Insulator Tech Substrats soi avec couche fine isolante enterree
EP2091071B1 (en) * 2008-02-15 2012-12-12 Soitec Process for bonding two substrates
JP4947316B2 (ja) 2008-08-15 2012-06-06 信越化学工業株式会社 基板の接合方法並びに３次元半導体装置
US8173518B2 (en) * 2009-03-31 2012-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of wafer bonding
FR2963982B1 (fr) * 2010-08-20 2012-09-28 Soitec Silicon On Insulator Procede de collage a basse temperature

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007515779A (ja) * 2003-05-19 2007-06-14 ジプトロニクス・インコーポレイテッド 室温共有結合方法
JP2008512868A (ja) * 2004-09-13 2008-04-24 インターナショナル・ビジネス・マシーンズ・コーポレーション ウェハ接合技術を用いて欠陥のない高Ｇｅ含有量のＳｉＧｅオン・インシュレータ（ＳＧＯＩ）基板を製造する方法

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