JP2021506122A - ドナー基板の残余部分を整えるための方法、その方法によって製造された基板、およびそのような基板の使用 - Google Patents
ドナー基板の残余部分を整えるための方法、その方法によって製造された基板、およびそのような基板の使用 Download PDFInfo
- Publication number
- JP2021506122A JP2021506122A JP2020530620A JP2020530620A JP2021506122A JP 2021506122 A JP2021506122 A JP 2021506122A JP 2020530620 A JP2020530620 A JP 2020530620A JP 2020530620 A JP2020530620 A JP 2020530620A JP 2021506122 A JP2021506122 A JP 2021506122A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- residual portion
- donor substrate
- annular step
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02032—Preparing bulk and homogeneous wafers by reclaiming or re-processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00349—Creating layers of material on a substrate
- B81C1/00357—Creating layers of material on a substrate involving bonding one or several substrates on a non-temporary support, e.g. another substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
- H01L21/02021—Edge treatment, chamfering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C2201/00—Manufacture or treatment of microstructural devices or systems
- B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
- B81C2201/0174—Manufacture or treatment of microstructural devices or systems in or on a substrate for making multi-layered devices, film deposition or growing
- B81C2201/0191—Transfer of a layer from a carrier wafer to a device wafer
- B81C2201/0192—Transfer of a layer from a carrier wafer to a device wafer by cleaving the carrier wafer
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Organic Low-Molecular-Weight Compounds And Preparation Thereof (AREA)
Abstract
Description
本発明の1つの目的は、上述の問題を少なくとも部分的に解決するドナー基板の残余部分を整える方法を提案することである。本発明の目的は、より具体的には、先行技術の方法よりも材料の損失を少なくする、より単純で安価な整える方法である。
この目的を達成するために、本発明は、ドナー基板の残余部分を整える方法を提案し、イオン注入によって弱められた平面での剥離によってドナー基板から層が除去されており、残余部分は主面上に、ドナー基板の除去されていない部分に対応する環状段差を備え、方法は、環状段差によって画定される内部空間を充填しおよび環状段差の少なくとも一部を覆うために、残余部分の主面上に平滑化酸化物を堆積することこと、ならびに平滑化酸化物の緻密化のための熱処理を含む。
−平滑化酸化物はSOG(Spin−On Glass)ファミリーに属する。
−緻密化熱処理は225℃から900℃の温度を有する。
−緻密化熱処理は、窒素(N2)雰囲気下で行われる。
−平滑化酸化物の堆積は、環状段差の高さの少なくとも1.5倍に等しい厚さを有する層の形成をもたらす条件下で行われる。
−方法は、堆積ステップの前に、残余部分の主表面を整えるステップを含む。
−残余部分の主表面を整えるステップは、イオン注入によって損傷した主表面の周辺ゾーンを除去することを含む。
−酸化物層は環状段差の高さの1.5倍以上に等しい厚さを有する。
−残余部分は表面酸化物層を備える。
−ドナー基板はシリコンで構成される。
以下の説明を簡略化するために、同一の参照は、従来技術において同一または同じ機能を実行する要素に対して使用される。
図3Aおよび3Bに示される第1の実施形態によれば、残余部分1’を整える方法は、残余部分1’の主面10上への平滑化酸化物6の堆積するステップと、および平滑化酸化物の高密度化のための熱処理のステップとの2つのステップを含む。
図4Aから4Dに示される第2の実施形態によれば、残余部分1’を整える方法は、平滑化酸化物6の堆積ステップの前に残余部分1’の主表面10を整える追加のステップを含む。
−表面酸化物層2の予備除去のステップ(図4B)と、
−残余部分1’の主面10の薄層を除去し、およびイオン注入によって損傷した段差11の一部を除去する(図4C)ように構成された、たとえば化学エッチングによる材料の除去のステップと、
を備え、言い換えれば、主表面10を整えるステップは、イオン注入によって損傷されたこの表面の周辺ゾーンの除去を含む。
本発明による方法によって製造された基板7は、例えばSOIタイプの絶縁体上の基板を製造するための受容基板として使用することができる。
Claims (12)
- ドナー基板(1)の残余部分(1’)を整える方法であって、イオン注入によって弱められた平面(3)での層間剥離により層(5)が前記ドナー基板(1)から除去されていて、前記残余部分(1’)が主面(10)に、前記ドナー基板の除去されていない部分に対応する環状段差(11)を備え、前記方法は、
a.前記環状段差(11)によって画定される内部空間を充填し、および、前記環状段差(11)の少なくとも一部を覆うために、前記残余部分の前記主面(10)に平滑化酸化物(6)を堆積させるステップと、
b.前記平滑化酸化物(6)の緻密化のための熱処理のステップと、
を含む、方法。 - 前記平滑化酸化物(6)がSOG(スピンオングラス)ファミリーに属する、請求項1に記載の整える方法。
- 前記緻密化熱処理が225℃から900℃の間の温度を有する、請求項1または2に記載の整える方法。
- 前記緻密化熱処理が窒素(N2)雰囲気下で実行される、請求項1から3のいずれか一項に記載の整える方法。
- 平滑化酸化物(6)の前記堆積が、前記環状段差(11)の高さの少なくとも1.5倍に等しい厚さを有する層の形成をもたらす条件下で実行される、請求項4に記載の整える方法。
- 前記堆積ステップの前に、イオン注入により損傷した前記主表面の周辺ゾーン(1a)の前記除去を含む前記残余部分(1’)の前記主表面(10)を整えるステップを含む、請求項1から5のいずれか一項に記載の整える方法。
- 基板(7)であって、
a.ドナー基板(1)の残余部分(1’)であって、イオン注入によって弱められた平面(3)での層間剥離により層(5)が前記ドナー基板(1)から除去されていて、前記残余部分(1’)は主面(10)に、前記ドナー基板(1)の除去されていない部分に対応する環状段差(11)を備えた、前記残余部分(1’)と、
b.前記残余部分(1’)の前記主面上の酸化物層(6)であって、前記酸化物層(6)は、前記環状段差によって画定される内部空間を充填し、および前記残余部分の前記環状段差の少なくとも一部を覆う、前記酸化物層(6)と、
を備えた、前記基板(7)。 - 前記酸化物層が、前記環状段差の高さの少なくとも1.5倍に等しい厚さを有する、請求項7に記載の基板(7)。
- 前記残余部分(1’)が表面酸化物層(2)を備えた、請求項7から8のいずれか一項に記載の基板(7)。
- 前記ドナー基板(1)がシリコンからなる、請求項7から9のいずれか一項に記載の基板(7)。
- 基板(7)の使用であって、
a.請求項7から10のいずれか一項に記載の基板(7)を提供するステップと、
b.前記基板(7)をドナー基板と組み立てるステップと、
c.前記ドナー基板を薄くして絶縁体上に構造を形成するステップと、
を含む、基板(7)の使用。 - 前記組み立てが100℃と500℃の間の温度での熱処理を含む、請求項11に記載の基板(7)の使用。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR1761674 | 2017-12-05 | ||
FR1761674A FR3074608B1 (fr) | 2017-12-05 | 2017-12-05 | Procede de preparation d'un residu de substrat donneur, substrat obtenu a l'issu de ce procede, et utilisation d'un tel susbtrat |
PCT/FR2018/052938 WO2019110885A1 (fr) | 2017-12-05 | 2018-11-21 | Procédé de préparation d'un résidu de substrat donneur, substrat obtenu à l'issu de ce procédé, et utilisation d'un tel substrat |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2021506122A true JP2021506122A (ja) | 2021-02-18 |
JP2021506122A5 JP2021506122A5 (ja) | 2021-12-09 |
JP7252231B2 JP7252231B2 (ja) | 2023-04-04 |
Family
ID=62017361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020530620A Active JP7252231B2 (ja) | 2017-12-05 | 2018-11-21 | ドナー基板の残余部分を整えるための方法、その方法によって製造された基板、およびそのような基板の使用 |
Country Status (9)
Country | Link |
---|---|
US (2) | US11542155B2 (ja) |
EP (1) | EP3721467B1 (ja) |
JP (1) | JP7252231B2 (ja) |
KR (1) | KR102568640B1 (ja) |
CN (1) | CN111527584B (ja) |
FR (1) | FR3074608B1 (ja) |
SG (1) | SG11202005328WA (ja) |
TW (1) | TWI773852B (ja) |
WO (1) | WO2019110885A1 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11297583A (ja) * | 1998-04-09 | 1999-10-29 | Shin Etsu Handotai Co Ltd | 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ |
JP2010177664A (ja) * | 2009-01-29 | 2010-08-12 | Soitec Silicon On Insulator Technologies | 半導体基板の境界を研磨する装置 |
JP2010186987A (ja) * | 2009-02-12 | 2010-08-26 | Soitec Silicon On Insulator Technologies | 基板の表面を再生する方法 |
Family Cites Families (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11204493A (ja) * | 1998-01-09 | 1999-07-30 | Komatsu Electron Metals Co Ltd | 半導体ウェハの製造方法 |
US6093623A (en) * | 1998-08-04 | 2000-07-25 | Micron Technology, Inc. | Methods for making silicon-on-insulator structures |
EP1039533A3 (en) * | 1999-03-22 | 2001-04-04 | Infineon Technologies North America Corp. | High performance dram and method of manufacture |
KR100414193B1 (ko) * | 2001-05-08 | 2004-01-07 | 주식회사 실트론 | 에스오아이 웨이퍼 제조용 도너 웨이퍼 가공 방법 |
CN100557785C (zh) * | 2002-08-26 | 2009-11-04 | S.O.I.Tec绝缘体上硅技术公司 | 具有缓冲结构的晶片的再循环 |
EP1532677B1 (en) * | 2002-08-26 | 2011-08-03 | S.O.I.Tec Silicon on Insulator Technologies | Recycling a wafer comprising a buffer layer, after having taken off a thin layer therefrom |
FR2858875B1 (fr) * | 2003-08-12 | 2006-02-10 | Soitec Silicon On Insulator | Procede de realisation de couches minces de materiau semi-conducteur a partir d'une plaquette donneuse |
US7402520B2 (en) * | 2004-11-26 | 2008-07-22 | Applied Materials, Inc. | Edge removal of silicon-on-insulator transfer wafer |
FR2889887B1 (fr) * | 2005-08-16 | 2007-11-09 | Commissariat Energie Atomique | Procede de report d'une couche mince sur un support |
US7781309B2 (en) * | 2005-12-22 | 2010-08-24 | Sumco Corporation | Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method |
EP2015354A1 (en) * | 2007-07-11 | 2009-01-14 | S.O.I.Tec Silicon on Insulator Technologies | Method for recycling a substrate, laminated wafer fabricating method and suitable recycled donor substrate |
US20090278233A1 (en) * | 2007-07-26 | 2009-11-12 | Pinnington Thomas Henry | Bonded intermediate substrate and method of making same |
WO2009058245A2 (en) * | 2007-10-31 | 2009-05-07 | Corning Incorporated | Improved substrate compositions and methods for forming semiconductor on insulator devices |
WO2011055769A1 (en) * | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor element and semiconductor device, and deposition apparatus |
US8952496B2 (en) * | 2009-12-24 | 2015-02-10 | Sumco Corporation | Semiconductor wafer and method of producing same |
US8852391B2 (en) * | 2010-06-21 | 2014-10-07 | Brewer Science Inc. | Method and apparatus for removing a reversibly mounted device wafer from a carrier substrate |
US20120052623A1 (en) * | 2010-08-31 | 2012-03-01 | Twin Creeks Technologies, Inc. | Method to adhere a lamina to a receiver element using glass frit paste |
KR20130043063A (ko) * | 2011-10-19 | 2013-04-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
US20140113452A1 (en) * | 2012-10-18 | 2014-04-24 | United Microelectronics Corp. | Wafer edge trimming method |
US9966248B2 (en) * | 2015-01-05 | 2018-05-08 | Toshiba Memory Corporation | Semiconductor manufacturing apparatus and semiconductor manufacturing method |
US9859458B2 (en) * | 2015-06-19 | 2018-01-02 | QMAT, Inc. | Bond and release layer transfer process |
US9773705B2 (en) * | 2015-06-30 | 2017-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET channel on oxide structures and related methods |
US10090210B2 (en) * | 2015-10-01 | 2018-10-02 | Sensor Electronic Technology, Inc. | Material growth with temperature controlled layer |
US10199216B2 (en) * | 2015-12-24 | 2019-02-05 | Infineon Technologies Austria Ag | Semiconductor wafer and method |
FR3051968B1 (fr) * | 2016-05-25 | 2018-06-01 | Soitec | Procede de fabrication d'un substrat semi-conducteur a haute resistivite |
US20180033609A1 (en) * | 2016-07-28 | 2018-02-01 | QMAT, Inc. | Removal of non-cleaved/non-transferred material from donor substrate |
US10818488B2 (en) * | 2017-11-13 | 2020-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer structure and trimming method thereof |
-
2017
- 2017-12-05 FR FR1761674A patent/FR3074608B1/fr active Active
-
2018
- 2018-11-21 WO PCT/FR2018/052938 patent/WO2019110885A1/fr unknown
- 2018-11-21 SG SG11202005328WA patent/SG11202005328WA/en unknown
- 2018-11-21 EP EP18816207.7A patent/EP3721467B1/fr active Active
- 2018-11-21 US US16/770,013 patent/US11542155B2/en active Active
- 2018-11-21 KR KR1020207016877A patent/KR102568640B1/ko active IP Right Grant
- 2018-11-21 JP JP2020530620A patent/JP7252231B2/ja active Active
- 2018-11-21 CN CN201880084235.XA patent/CN111527584B/zh active Active
- 2018-11-22 TW TW107141710A patent/TWI773852B/zh active
-
2022
- 2022-11-14 US US18/055,040 patent/US20230073003A1/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11297583A (ja) * | 1998-04-09 | 1999-10-29 | Shin Etsu Handotai Co Ltd | 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ |
JP2010177664A (ja) * | 2009-01-29 | 2010-08-12 | Soitec Silicon On Insulator Technologies | 半導体基板の境界を研磨する装置 |
JP2010186987A (ja) * | 2009-02-12 | 2010-08-26 | Soitec Silicon On Insulator Technologies | 基板の表面を再生する方法 |
Also Published As
Publication number | Publication date |
---|---|
CN111527584A (zh) | 2020-08-11 |
WO2019110885A1 (fr) | 2019-06-13 |
EP3721467A1 (fr) | 2020-10-14 |
TW201926407A (zh) | 2019-07-01 |
SG11202005328WA (en) | 2020-07-29 |
US20200385265A1 (en) | 2020-12-10 |
US20230073003A1 (en) | 2023-03-09 |
KR102568640B1 (ko) | 2023-08-22 |
FR3074608B1 (fr) | 2019-12-06 |
FR3074608A1 (fr) | 2019-06-07 |
TWI773852B (zh) | 2022-08-11 |
JP7252231B2 (ja) | 2023-04-04 |
US11542155B2 (en) | 2023-01-03 |
CN111527584B (zh) | 2023-09-05 |
EP3721467B1 (fr) | 2021-12-29 |
KR20200090812A (ko) | 2020-07-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4407127B2 (ja) | Soiウエーハの製造方法 | |
JP5415129B2 (ja) | 貼り合わせ基板の製造方法 | |
US8754505B2 (en) | Method of producing a heterostructure with local adaptation of the thermal expansion coefficient | |
JP2009111381A (ja) | 微細な埋め込み絶縁層を有するsoi基板 | |
JP4277469B2 (ja) | 貼り合わせウエーハの製造方法及び貼り合わせウエーハ | |
TWI430339B (zh) | 用於製備一多層結晶結構之方法 | |
JP4987470B2 (ja) | 自立を誘発することによって薄肉化された極薄層の製造方法 | |
JP2013516767A5 (ja) | ||
JP2024022682A (ja) | ハイブリッド構造 | |
JP2009253184A (ja) | 貼り合わせ基板の製造方法 | |
JP7252231B2 (ja) | ドナー基板の残余部分を整えるための方法、その方法によって製造された基板、およびそのような基板の使用 | |
JP2000030993A (ja) | Soiウェーハの製造方法およびsoiウェーハ | |
JP2016508291A (ja) | 多層半導体デバイス作製時の低温層転写方法 | |
JP2010278342A (ja) | Soi基板の製造方法 | |
TWI762755B (zh) | 可分離結構及應用所述結構之分離方法 | |
JP2023519166A (ja) | 積層構造を製造するための方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211027 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20211027 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20221128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221206 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230110 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230221 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230323 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7252231 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |