JP2000030993A - Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ - Google Patents

Abstract

(57)【要約】 【課題】 エピタキシャルウェーハを用いて貼り合わＳ
ＯＩウェーハを製造した場合でも、ボイドの発生確率を
低下でき、極薄のＳＯＩウェーハの製造時において、ま
たこのＳＯＩウェーハより半導体デバイスを作製する過
程において剥離を発生しない、強固に結合したＳＯＩウ
ェーハを得ることを目的とする。 【解決手段】 シリコン単結晶からなるボンドウェーハ
の一方表面にエピタキシャル層を堆積してエピタキシャ
ルウェーハを作製し、該エピタキシャル層表面を研磨し
た後、シリコン酸化膜を介してベースウェーハの鏡面研
磨面と貼り合わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はウェーハの貼り合わ
せを用いたＳＯＩ（silicon on insulator）ウェーハ
の製造方法に関するものであり、特にＳＯＩ層がエピタ
キシャル層で構成されるＳＯＩウェーハおよびその製造
方法に関するものである。

【０００２】

【従来の技術】貼り合わせＳＯＩウェーハの作製におい
ては、鏡面研磨された２枚のシリコンウェーハのうち少
なくとも一方にシリコン酸化膜を形成せしめてシリコン
ウェーハの鏡面同士を清浄な条件下で接触させると、接
着剤等を用いなくともウェーハ同士は接着する。しか
し、この接着状態は完全なものではないので、その後、
これらに熱処理を加えると、ウェーハ同士は強固に結合
する。その後、一方のシリコンウェーハを目的の厚さま
で、薄膜化してＳＯＩウェーハが作製される。一般に、
ＳＯＩ層の薄膜化法としては、研削および研磨による方
法や、特開平５−１６００７４号公報に開示されている
ＰＡＣＥ（plasma assisted chemical etching）法
が知られている。また、特開平５−２１１１２８号公報
に開示されている水素イオン剥離法（スマートカット
法）は熱酸化されたボンドウェーハに水素イオンまたは
希ガスイオンをイオン注入し、これを支持基板となるベ
ースウェーハと室温で貼り合わせる方法で、貼り合わせ
後、約４００〜６００℃の熱処理をするとイオン注入層
で剥離が生じ、ベースウェーハ側に薄膜のＳＯＩ層が移
される現象を利用して、ＳＯＩウェーハを作製してい
る。

【０００３】一般に、上記の様なＳＯＩウェーハの作製
には、チョクラルスキー法（ＣＺ法）により製造された
ウェーハ（ＣＺウェーハ）がＳＯＩ層となるボンドウェ
ーハとして用いられるが、この場合、ＣＺウェーハにあ
るＣＯＰ（Crystal Originated Particle）欠陥等の
グローイン欠陥は、そのままＳＯＩ層中に存在すること
になり、ＳＯＩ層の品質は貼り合わせるウェーハの品質
を反映したものとなる。この為、ＳＯＩ層の品質を向上
させるためには、貼り合わせるウェーハに高品質のもの
を用いる事が必要であり、貼り合わせるウェーハとして
エピタキシャルウェーハを用いることでエピタキシャル
層をＳＯＩ層にすると、ＳＯＩ層中にＣＯＰ欠陥等の無
い高品質のＳＯＩウェーハが作製できる。

【０００４】このようなエピタキシャルウェーハを用い
たＳＯＩウェーハは既に提案されている。例えば、特開
平５−６８８３号公報、特開平７−２５４６８９号公報
等が挙げられる。

【０００５】

【発明が解決しようとする課題】しかしながら、エピタ
キシャルウェーハを用いて貼り合わせを行った場合、ボ
イド（接着界面の未結合部）の発生率が高くなる事が明
らかになった（図２）。図２は、貼り合わせるウェーハ
の組み合わせとして、 ４００nmの酸化膜を付けたエピタキシャルウェーハ
（ＥＰＩ）とＣＺ法により製造された鏡面研磨ウェーハ
（ＰＷ）との貼り合わせ。 エピタキシャルウェーハ（ＥＰＩ）と４００nmの酸
化膜を付けたＣＺ法により製造された鏡面研磨ウェーハ
（ＰＷ）との貼り合わせ。 ＣＺ法により製造された鏡面研磨ウェーハ（ＰＷ）
と４００nmの酸化膜を付けたＣＺ法により製造された鏡
面研磨ウェーハ（ＰＷ）との貼り合わせ。 の３タイプを、を６組、を５組、を５組用意し、
室温での貼り合わせ後、５００℃での熱処理を施した時
に発生したボイドの数を示している。この結果から、貼
り合わせるウェーハとしてエピタキシャルウェーハを用
いると明らかにボイドの発生確率は高くなり、エピタキ
シャルウェーハとボイド発生には何らかの関係があるこ
とが明白となった。

【０００６】この原因を調べるため、エピタキシャル表
面の面粗さを表面検査装置（ＬＳ−6000：日立電子エン
ジニアリング社製測定器製品名）を使用し、レーザー光
散乱強度によるヘイズレベル（単位：bit）を測定電圧
９００Ｖレンジで測定したところ、ＣＺ法により製造さ
れた鏡面研磨ウェーハ表面の粗さ４０bitに比べ、エピ
タキシャルウェーハ表面の面粗さは２００bit程度と悪
いことが明らかになった。このヘイズの悪さがボイドの
発生に寄与していると思われる。

【０００７】また、このボイドの発生は、貼り合わせ法
を用いたＳＯＩ作製には共通して発生する問題であり、
特にボイドの発生しやすい温度領域で剥離熱処理を行う
スマートカット法には深刻な問題である。面粗さが起因
のボイド発生は以下のように考えられる。面粗さが粗く
なると、貼り合わせ界面をミクロに見たときに両ウェー
ハが接している面積は少なくなる。接している面積が少
ないと当然、ウェーハ間の結合強度は弱くなる。また、
両ウェーハが接していない部分は隙間となるため、面粗
さが粗いほど隙間は大きいと推測できる。貼り合わせ直
後では、この隙間には空気が溜まっており、この空気は
次工程の熱処理で膨張し、貼り合わせたウェーハを押し
剥がそうとする力として働く。この力とウェーハ間の結
合力が反発し合い、押し剥がす力が勝ればボイドとな
る。よって、面粗さの悪いウェーハでは、隙間が多くな
り、押し剥す力が強いためボイドは発生し易くなる。

【０００８】また、貼り合わせたウェーハを加熱すると
ウェーハ表面に付着していた有機物等が離脱し、ガスと
なって上記貼り合わせ隙間の空気と同様にウェーハの結
合を妨げようとする。面粗さが悪いと、Si表面の面積が
大きいため、それだけ有機物の付着量が多くなりボイド
が発生しやすい。このように、ウェーハの面粗さとボイ
ドの発生には上記より相関があると推測される。

【０００９】又、エピタキシャルウェーハ表面にはマウ
ンドと呼ばれる突起状の欠陥が発生することがある。こ
のマウンドも、面粗さと同様に、貼り合わせを妨げてボ
イド発生の原因となる可能性が高い。図５は、マウンド
の大きさ及び高さとボイド発生の有無との関係を示した
図である。これより、ボイドの発生は、マウンドの大き
さよりもマウンドの高さの方に大きく依存し、マウンド
の高さが５μｍ程度以上になるとほぼ確実にボイドが発
生していることがわかる。

【００１０】本発明は上記した問題点に鑑み、エピタキ
シャルウェーハを用いて貼り合わＳＯＩウェーハを製造
した場合でも、ボイドの発生確率を低下でき、極薄のＳ
ＯＩウェーハの製造時において、またこのＳＯＩウェー
ハより半導体デバイスを作製する過程において剥離を発
生しない、強固に結合したＳＯＩウェーハを得ることを
目的とする。

【００１１】

【課題を解決するための手段】上記よりエピタキシャル
ウェーハで生じるボイドの発生を防ぐには、エピタキシ
ャル層表面の面粗さ改善が不可欠と思われる。そこで、
８”φのエピタキシャルウェーハ（エピタキシャル層
厚：５μｍ）を６枚用いて、面粗さ（ヘイズ）の研磨代
依存性を調べた。尚、研磨代は、０．０５μｍ、０．１
μｍ、０．３μｍ、０．５μｍ、０．８μｍ、１．０μ
ｍとした。その結果を図３に示す。これより、エピタキ
シャルウェーハ表面の面粗さを改善するためには０．３
μｍ以上の研磨代が必要であり、０．３μｍ以上研磨す
れば、面粗さは鏡面研磨ウェーハと同等（測定電圧９０
０Ｖで５０bit以下）になることが新たに分かった。こ
れらのウェーハを４００nm酸化し、ベースウェーハと室
温で貼り合わせた。さらに、貼り合わせ後のウェーハを
５００℃、３０分間、窒素雰囲気で熱処理した後、赤外
線を用いてボイド検査を行った。その結果を図４に示
す。

【００１２】図４に示されたように、エピタキシャル層
表面のヘイズとボイドの発生率は相関がみられ、エピタ
キシャルウェーハを０．３μm以上研磨してヘイズを改
善した場合では、ボイドの発生は見られなかった。ま
た、研磨代が０．３μm以下の場合は、ボイドが多発し
た。これより、貼り合わせるエピタキシャルウェーハの
エピタキシャル層表面を０．３μｍ以上研磨してヘイズ
を改善することで、ボイドの発生を抑制できることが明
らかとなった。

【００１３】そこで上記課題を達成するために本発明が
講じた技術的手段は、少なくとも一方表面が鏡面研磨さ
れたボンドウェーハとベースウェーハとを貼り合せて作
製するＳＯＩウェーハの作製方法において、シリコン単
結晶からなるボンドウェーハの一方表面にエピタキシャ
ル層を堆積してエピタキシャルウェーハを作製し、該エ
ピタキシャル層表面を研磨した後、シリコン酸化膜を介
してベースウェーハの鏡面研磨面と貼り合わせることを
特徴とするＳＯＩウェーハの製造方法である。

【００１４】そして、上記エピタキシャルウェーハから
なるボンドウェーハと、シリコン単結晶からなる一方表
面が鏡面研磨されたベースウェーハとの間に介在される
シリコン酸化膜は、エピタキシャルウェーハの少なくと
もエピタキシャル層表面に形成する。この様にすると、
結合面は埋め込み酸化膜とベースウェーハとの界面にな
るので、結合面にトラップされた不純物がＳＯＩ層に拡
散しにくくなり、結果としてＳＯＩウェーハのデバイス
特性が向上する。又、エピタキシャルウェーハにおける
エピタキシャル層表面の研磨代は鏡面研磨ウェーハと同
等のヘイズレベルになる様に０．３μｍ以上とすること
が好ましい。

【００１５】また、エピタキシャルウェーハ表面の突起
であるマウンドによるボイド発生についても、エピタキ
シャル表面を研磨して突起を除去する方法でマウンドに
よるボイド発生を抑制できることが前記した調査によっ
て明らかとなり、しかもエピタキシャル層表面の突起の
高さが５μｍ以下でボイド発生を抑制できることが分か
った。従って、前記したエピタキシャル層表面の研磨を
研磨代０．３μｍ以上に加えて該エピタキシャル層表面
の突起の高さが５μｍ以下となるようにすることで、表
面粗さとマウンド（突起）の両方によるボイドの発生を
抑制できる。但し、マウンドには、様々な種類と大きさ
があるが、前記した調査結果から分かるようにマウンド
の大きさより高さがボイド発生に関係しており、その為
前記したように研磨後の高さが一定値（５μｍ）以下と
なるように研磨する。

【００１６】又、エピタキシャルウェーハを貼り合わせ
るもう一方の基板（ベースウェーハ）はシリコンウェー
ハの種類（ＣＺウェーハ、ＦＺウェーハ）や、貼り合わ
せる材質（絶縁基板例えばSiＣ、石英等）によらず使用
することが出来るものである。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態の一例
を図面に基づいて説明する。図１は本発明に係るＳＯＩ
ウェーハの製造工程を示す説明図で、図中、１はベース
ウェーハ、２はボンドウェーハ、３はボンドウェーハ２
上に形成されたエピタキシャル層、４はボンドウェーハ
のエピタキシャル層３表面のシリコン酸化膜である。

【００１８】次に、そのＳＯＩウェーハの製造法につい
て説明する。 （ａ）一方の表面が鏡面研磨されたベースウェーハ１
と、単結晶シリコンウェーハの鏡面研磨された表面にエ
ピタキシャル層３を堆積したエピタキシャルウェーハ
（ボンドウェーハ）２を準備する。エピタキシャル層３
の膜厚は数μｍ〜数１０μｍとする。 （ｂ）上記エピタキシャルウェーハ（ボンドウェーハ）
２におけるエピタキシャル層表面を研磨する。その研磨
代ｌはエピタキシャル層表面の表面粗さとボイドの発生
率の関係から得られた０．３μｍ以上とする。但し、エ
ピタキシャル層の成長条件次第では、研磨代が０．３μ
ｍ以下であっても、鏡面研磨ウェーハと同等のヘイズレ
ベルが得られる場合もあるので、０．３μｍ以上に限定
されるわけではない。又、同時にエピタキシャル層の表
面に突起（マウンド）がある場合は、その突起の高さが
５μｍ以下となるまで研磨する。

【００１９】（ｃ）エピタキシャル層表面を所定量研磨
したエピタキシャルウェーハ２を酸化性雰囲気に晒して
酸化し、表面にシリコン酸化膜４を形成する。尚、シリ
コン酸化膜の厚みは、酸化性雰囲気に晒す時間によって
制御することができる。 （ｄ）そのシリコン酸化膜４を有したエピタキシャルウ
ェーハ２とベースウェーハ１の鏡面側を、前記エピタキ
シャル層３を挟んで貼り合わせる。貼り合わせは従来と
同様に、酸化性雰囲気中で、１１００℃、２時間程度の
熱処理を行うことにより可能である。 （ｅ）貼り合わせ後、酸化されたエピタキシャルウェー
ハ（ボンドウェーハ）２のエピタキシャル層３を要求さ
れる厚さに薄膜化する。

【００２０】上記の薄膜化の方法としては、研削＋研
磨、研削＋研磨＋ＰＡＣＥ法、スマートカット法等
が挙げられ、要求される厚さに応じて適宜選択使用する
ようにする。例えば、膜厚が３±０．３μｍ程度であれ
ばの方法、膜厚が０．１±０．０１μｍ位であれば
およびの方法が効果的である。又、の実施において
はエピタキシャル層表面を研磨した後にイオンの注入を
行う方がよい。

【００２１】

【発明の効果】本発明のＳＯＩウェーハの製造方法によ
れば、エピタキシャルウェーハを用いた貼り合わせＳＯ
Ｉの作製においてエピタキシャルウェーハ表面の面粗さ
（ヘイズ）や突起（マウンド）が起因のボイド発生を抑
制でき、通常のＣＺウェーハと同等の歩留まりでＳＯＩ
ウェーハが得られる。また、この様にして得られたＳＯ
Ｉウェーハは、デバイス作製工程に耐え得る結合強度を
有する。又、本方法は、エピタキシャルウェーハを貼り
合わせて作製する全ての貼り合わせＳＯＩ作製法に共通
して効果を持つ方法である。更に、エピタキシャルウェ
ーハを貼り合わせるもう一方の基板には、シリコンウェ
ーハの種類（ＣＺウェーハ、ＦＺウェーハ）や貼り合わ
せる材質（絶縁基板例えばSiC,石英）に関係なく使用で
き、それぞれに前記した同様の効果が得られる。

【図面の簡単な説明】

【図１】 本発明の製造方法を示す工程図である。

【図２】 エピタキシャルウェーハを貼り合わせたＳＯ
Ｉウェーハとボイドの発生率の関係を示す説明図であ
る。

【図３】 エピタキシャルウェーハにおけるエピタキシ
ャル層表面の面粗さと研磨代（取り代）との関係を示す
説明図である。

【図４】 エピタキシャル層表面の研磨取り代とボイド
の発生率の関係を示す説明図である。

【図５】 エピタキシャルウェーハ表面の突起（マウン
ド）の大きさ及び突起の高さとボイドの発生関係を示す
説明図である。

【符号の説明】 １…ベースウェーハ ２…エピタキシャルウェ
ーハ ３…エピタキシャル層 ４…シリコン酸化膜 ｌ…研磨代

Claims (10)

【特許請求の範囲】
1. 【請求項１】 少なくとも一方表面が鏡面研磨されたボ
   ンドウェーハとベースウェーハとを貼り合せて作製する
   ＳＯＩウェーハの作製方法において、シリコン単結晶か
   らなるボンドウェーハの一方表面にエピタキシャル層を
   堆積してエピタキシャルウェーハを作製し、該エピタキ
   シャル層表面を研磨した後、シリコン酸化膜を介してベ
   ースウェーハの鏡面研磨面と貼り合わせることを特徴と
   するＳＯＩウェーハの製造方法。
2. 【請求項２】 前記シリコン酸化膜は、前記エピタキシ
   ャルウェーハの少なくともエピタキシャル層表面に形成
   することを特徴とする請求項１記載のＳＯＩウェーハの
   製造方法。
3. 【請求項３】 前記エピタキシャル層表面の研磨後のヘ
   イズレベルが測定電圧９００Ｖで５０bit以下となるよ
   うに研磨することを特徴とする請求項１または請求項２
   記載のＳＯＩウェーハの製造方法。
4. 【請求項４】 前記エピタキシャル層表面を研磨する研
   磨代が０．３μm以上であることを特徴とする請求項１
   乃至請求項３記載のＳＯＩウェーハの製造方法。
5. 【請求項５】 少なくとも一方表面が鏡面研磨されたボ
   ンドウェーハとベースウェーハとを貼り合せて作製する
   ＳＯＩウェーハの作製方法において、シリコン単結晶か
   らなるボンドウェーハの一方表面にエピタキシャル層を
   堆積してエピタキシャルウェーハを作製し、該エピタキ
   シャル層表面を研磨した後、絶縁基板からなるベースウ
   ェーハの鏡面研磨面と貼り合わせることを特徴とするＳ
   ＯＩウェーハの製造方法。
6. 【請求項６】 前記エピタキシャル層表面を研磨した
   後、該エピタキシャル表面にシリコン酸化膜を形成する
   ことを特徴とする請求項５記載のＳＯＩウェーハの製造
   方法。
7. 【請求項７】 前記エピタキシャル層表面の研磨後のヘ
   イズレベルが測定電圧９００Ｖで５０bit以下となるよ
   うに研磨することを特徴とする請求項５または請求項６
   記載のＳＯＩウェーハの製造方法。
8. 【請求項８】 前記エピタキシャル層表面を研磨する研
   磨代が０．３μm以上であることを特徴とする請求項５
   乃至請求項７記載のＳＯＩウェーハの製造方法。
9. 【請求項９】 前記エピタキシャル層表面の突起が５μ
   m以下となるまで研磨後、貼り合わせることを特徴とす
   る請求項４又は請求項８に記載のＳＯＩウェーハの製造
   方法。
10. 【請求項１０】 請求項１乃至９記載の製造方法により
    作製された、ＳＯＩ層がエピタキシャル層で構成されて
    いることを特徴とするＳＯＩウェーハ。