CN111527584A - 用于制备供体基底的剩余物的方法、通过所述方法生产的基底和这种基底的用途 - Google Patents
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Abstract
本发明涉及一种用于制备供体基底的剩余物的方法,已经通过在通过离子注入而弱化的平面中分层来从供体基底去除层,该剩余物在主面上包括环形台阶,该环形台阶对应于供体基底的未去除部分,并且该方法包括:在剩余物的主面上沉积平滑氧化物,以便填充由环形台阶限定的内部空间并覆盖环形台阶的至少一部分;以及进行热处理以使平滑氧化物致密化。本发明还涉及通过所述方法生产的基底以及所述基底的用途。
Description
技术领域
本发明涉及用于制备供体基底的剩余物的方法。通过这种方法生产的基底可以用于在SOI类型的绝缘体上形成廉价的结构,例如,用于微电子领域、用于制造MEMS等。
背景技术
智能剥离(Smart CutTM)技术是在半导体领域中广泛用于在支撑基底上形成薄层的技术。该技术使得能够通过在由注入轻质物质(light species)形成的弱化平面(或断裂平面)处断裂,从供体基底的一个面去除薄层。在转移薄层之后剩余的供体基底被称为“剩余物”,并且通常包括与供体基底的面的未去除部分相对应的环形台阶。
本发明更具体地涉及这种剩余物的制备以便使其可重复使用。用于制备通过智能剥离(Smart CutTM)方法生产的剩余物的这样的方法是已知的。例如,可以提及文献US20090061545、US20100200854。这些方法通常很复杂,并且包括去除环形台阶。现有技术的常规方法包括以下步骤:首先进行抛光以从剩余物部分地去除环形台阶,然后进行“双面抛光”(同时抛光两个面),然后进行化学抛光以便完全去除台阶并获得具有令人满意的表面性质的表面以供后续使用。这些方法还可以包括其它附加步骤,诸如,脱氧。
现有技术的方法通常是昂贵的、长时间的并且可能导致材料的显著损失,尤其是对于基于“双面抛光”的方法而言。根据剩余物将进行的后续使用,减少这种材料损失可能是有益的。
发明目的
本发明的一个目的是提出一种用于制备供体基底的剩余物的方法,该方法至少部分地解决了上述问题。本发明的目的更尤其是一种更简单、更便宜的制备方法,与现有技术相比,该制备方法致使的材料损失更少。
发明内容
为了实现该目的,本发明提出了一种用于制备供体基底的剩余物的方法,已经通过在通过离子注入而弱化的平面中分层来从供体基底去除层,该剩余物在主面上包括环形台阶,该环形台阶对应于供体基底的未去除部分,该方法包括:在剩余物的主面上沉积平滑氧化物,以便填充由环形台阶限定的内部空间并覆盖环形台阶的至少一部分;以及进行热处理以使平滑氧化物致密化。
根据本发明的其它有利的非限制特征,单独地或根据任何技术上可行的组合的方式:
-平滑氧化物属于SOG(旋涂玻璃)系列;
-致密化热处理具有在225℃至900℃之间的温度;
-致密化热处理是在氮气(N2)气氛下进行的;
-在导致形成具有至少等于环形台阶的高度的一倍半的厚度的层的条件下进行平滑氧化物的沉积;
-该方法包括在沉积步骤之前制备剩余物的主面的步骤;
-制备剩余物的主面的步骤包括去除该主面的已经被离子注入损坏的外围区域。
本发明还涉及一种基底,该基底包括供体基底的剩余物,已经通过在通过离子注入而弱化的平面中分层来从供体基底去除层,该剩余物在主面上包括环形台阶,该环形台阶对应于供体基底的未去除部分,该基底还包括在剩余物的主面上的氧化物层,该氧化物层填充由环形台阶限定的内部空间并覆盖环形台阶的至少一部分。
根据本发明的其它有利的非限制特征,单独地或根据任何技术可行的组合:
-氧化物层具有至少等于环形台阶的高度的一倍半的厚度;
-剩余物包括表面氧化物层;
-供体基底由硅组成。
本发明还涉及基底的用途,该用途包括:提供如上所述制备的基底;将所述基底与供体基底组装起来;以及对供体基底进行减薄以形成绝缘体上的结构(例如,SOI(绝缘体上硅)类型)。
该组装可以包括在100℃至500℃之间的温度的热处理。
附图说明
本发明的其它特征和优点将从下面参照附图对本发明的详细描述中得出,其中:
-图1描绘了层去除方法的示例的各个步骤;
-图2描绘了在层去除后获得的剩余物;
-图3描绘了根据本发明的第一实施方式的各个步骤;
-图4描绘了根据本发明的第二实施方式的各个步骤。
具体实施方式
为了简化下面的描述,相同的附图标记用于相同或在现有技术中执行相同功能的元件。
这些附图是示意图,出于可读性起见,它们不是按比例绘制的。
本发明涉及一种用于制备供体基底的剩余物以便使其可用的方法。
通常,通过在通过离子注入而弱化的平面3中分层来从供体基底1上去除薄层5之后获得该剩余物,剩余物1'在主面10上包括对应于供体基底1的未去除部分的环形台阶11。薄层5被转移到支撑基底4。
供体基底1和支撑基底4可以由任何材料构成。这可以是半导体材料(诸如,硅、SiGe、锗、氮化镓)、绝缘体(诸如,蓝宝石或玻璃)或压电材料(诸如,钽酸锂或铌酸锂)。
供体基底1和/或支撑基底4可以设置有表面绝缘体层2,该表面绝缘体层2包括例如氧化硅或氧化铝或者氮化硅或氮化铝。因此,其可以适当地通过沉积、氧化或氮化形成。
支撑基底1和支撑基底4可以有利地是圆盘形硅晶片,其直径通常为200mm、300mm或甚至450mm。这些晶片中的至少一者可以具有表面绝缘体层,使得在该方法结束时获得绝缘体上硅(silicon-on-insulator)晶片。然而,本发明不限于仅仅这些材料、该形状或这些尺寸。
图1描绘了智能剥离(Smart Cut)类型的层去除方法的示例的各个步骤,得到了本发明使用的剩余物1'。
这种类型的方法包括提供如图1A所示的供体基底1,可选地,随后进行如图1B所示的供体基底1的氧化的步骤,并形成如上所述的表面氧化物层2。
接下来,执行如图1C所示的形成通过将轻质物质注入供体基底1而弱化的平面3的第一步骤,从而在该平面与供体基底1的注入表面之间形成薄层5。通常通过注入氢和/或稀有气体来产生弱化平面3。因此,可以从氢离子和氦离子选择在5e15at/cm2至1e17 at/cm2之间的剂量的轻质物质。
关于注入能量,其通常在10keV至200keV之间,并且限定了离子的注入深度。
在第一步骤随后的如图1D所示的第二步骤中,将支撑基底4与供体基底1的注入表面组装起来,以形成要断裂的组件。优选地通过分子粘附(即,通过将表面彼此直接粘附而不添加粘附材料(除水以外))和通过使用主要为范德华力或共价类型的粘附力而产生该组件。
在组装步骤之前,可以进行基底1和支撑基底4的任何在先表面处理,诸如,一个或更多个清洁操作、等离子活化等。
在图1E所示的之后的步骤中,要断裂的组件经受断裂热处理步骤。该步骤旨在形成微腔、片状缺陷(platelet)和/或其它类型的缺陷,这些缺陷是弱化平面3中断裂的先兆。这导致引发断裂波并使其沿着弱化平面3传播,从而将薄膜5转移到支撑基底4。
该断裂热处理还可以有助于增强供体基底1与支撑基底4之间的粘附程度。
在该断裂热处理步骤结束时,并且如图1E所示,获得转移到支撑基底4上的薄层5以及供体基底1的剩余物1'(在图2中更详细地描绘)二者,从该供体基底1去除了有用的层5。
剩余物1'在主面10上包括环形台阶11,该环形台阶11对应于供体基底1的未去除部分。这是供体基底1与支撑基底4之间的粘附程度不足以使得能够去除该层的周边区域。台阶11的宽度可以在从0.5mm至3mm的范围内,并且其高度可以在从100nm至3.5微米或甚至4微米的范围内。
台阶11的存在和主面10的表面属性使得不能直接重复使用,并且在重复使用之前需要对剩余物1'进行制备,尤其是在智能剥离(Smart CutTM)类型的方法或层转移方法中。本发明提出了剩余物1'的这种制备。
第一实施方式
根据图3A和图3B所示的第一实施方式,用于制备剩余物1'的方法包括两个步骤:在剩余物1'的主面10上沉积平滑氧化物6;以及进行热处理以使平滑氧化物致密化。
平滑氧化物6通常选自SOG(旋涂玻璃)系列,其具有在室温下处于液态但可以通过使用合适的热处理被致密化并变成固体的性质。
沉积平滑氧化物6的步骤在于在剩余物1'的主面10上沉积平滑氧化物6的层,以便填充由环形台阶11限定的内部空间并覆盖环形台阶11的至少一部分。也可以优选地在导致形成具有至少等于环形台阶11的高度的一倍半的厚度的层的条件下进行平滑氧化物6的沉积,如图3B所示。为了通过平滑氧化物6对主面10进行平坦化,使剩余物1'在其支撑件上旋转,从而平滑氧化物6可以通过离心力分布。
致密化热处理的步骤包括将设置有平滑氧化物6的层的剩余物暴露于225℃至850℃(甚至900℃)之间的温度。该热处理可以持续大约1h,并且在氮气气氛下进行。
在该步骤结束时,平滑氧化物6的表面足够光滑,其粗糙度通常小于RMS(AFM测量5×5μm2),以满足其后续使用的要求。平滑氧化物6的层具有足够的弹性、粘度和/或断裂强度,以防止在致密化退火期间或在导致经处理基底暴露于高温的步骤期间与台阶11下方存在的弱化平面相关的气泡发生可能的剥落。
在这些处理结束时,获得如图3B所示的基底7,其包括供体基底1的剩余物1',该剩余物1'在主面10上包括环形台阶11,该环形台阶11对应于供体基底1的未去除部分。剩余物1'还可以包括在用于将薄层5从供体基底1转移到支撑基底4的步骤期间获得的表面氧化物层2。供体基底1可以由硅组成。
基底7还包括在剩余物1'的主面10上的氧化物层6,该氧化物层6填充由环形台阶11限定的内部空间并覆盖环形台阶11的至少一部分。优选地,氧化物层6具有至少等于环形台阶11的高度的一倍半的厚度。
第二实施方式
根据图4A至图4D所示的第二实施方式,用于制备剩余物1'的方法包括在沉积平滑氧化物6的步骤之前制备剩余物1'的主面10的附加步骤。
实际上,如图3A和图4A所示,当残留的注入缺陷保留存在于剩余物1'中时,存在环形台阶11或其一部分在残留的注入缺陷处剥落的风险。即使尤其是由于平滑氧化物6的粘度、弹性和断裂强度特性而通过利用平滑氧化物6覆盖台阶11而有利地减少了该问题,第一实施方式也可能出现该问题。然而,仍然有可能进一步降低这种风险。
为了降低这种风险,该第二实施方式提供了制备剩余物的主面10的步骤,目的是消除台阶11的经受剥落的部分。因此,制备剩余物1'的主面10的该步骤可以包括:
-初始去除表面氧化物层2(图4B);
-消除材料,例如通过化学蚀刻,该消除被配置成去除剩余物1'的主面10的薄层,并消除台阶11的被离子注入损坏的部分(图4C)。换句话说,制备主面10的步骤包括去除该表面的已经被离子注入损坏的外围区域。
图4B所示的去除氧化物层的步骤使得可以暴露台阶11的要处理的受损部分。例如,这可以是在低温条件下利用稀氢氟酸(HF)溶液对氧化物进行湿化学蚀刻。
剩余物的化学蚀刻步骤使得能够去除台阶11的被离子注入损坏并因此经受剥落的部分。例如,这可以是在高温条件下通过TMAH或KOH的碱性水溶液对剩余物1'进行的湿化学蚀刻,以在至少等于初始台阶高度的深度上去除剩余物1'的厚度。
例如,还可以考虑其它制备表面的方法,诸如,抛光和/或部分修整板边缘。
制备表面的该步骤实现了简单且廉价的处理,然而,这使得不可能获得完全平坦的表面。在这些处理的结束时,并且无论在表面制备步骤期间使用什么技术,剩余物1'仍然具有限定残留环形台阶11的外围形貌。
在表面制备步骤结束时,重复进行相对于第一实施方式描述的步骤,也就是说,将平滑氧化物沉积在剩余物的主面10上,以便填充由环形台阶11限定的内部空间并覆盖环形台阶11的至少一部分;并且施加用于使平滑氧化物6致密化的热处理。
在该方法结束时,获得如图4D所示的基底7,该基底7包括供体基底1的剩余物1',在剩余物1'的主面10上包括残余环形台阶11。剩余物1'还可以包括表面氧化物层2(图3B)。基底7还包括在剩余物1'的主面10上的氧化物层6,该氧化物层6填充由环形台阶11限定的内部空间并覆盖环形台阶11的至少一部分。
根据本发明的方法的优点在于减少了材料的损失,不需要完全去除剩余物1的主面10的台阶11,并且提供了完美的平面。尤其是,可以省去在现有技术的解决方案中通常必需的“双面抛光”步骤。这使得可以以较少数量的步骤生产剩余物7,减少材料的损失,并具有令人满意的表面特性以例如用作制造MEMS的基底的接收基底。
用途
通过根据本发明的方法生产的基底7可以用作用于在绝缘体(例如SOI类型的)上制造基底的接收基底。
该基底7的用途包括将其与供体基底组装起来,然后对该供体基底进行减薄以形成绝缘体上的结构。
平滑氧化物层6的特性使得可以生产组件而无需施加高温粘附热处理。
因此,基底7可以优选地用作层转移方法中的支撑件,该组装可能包括可以在低温下(通常在100℃至900℃之间的温度下)进行的热处理。甚至更优选地,所述热处理在100℃至500℃之间的温度进行,并且然后可以为转移的层提供微电子器件以用于3D集成领域中的应用。
当然,本发明不限于所描述的实施方式,并且可以在不脱离权利要求所限定的本发明的范围的情况下向其添加变型实施方式。
Claims (12)
1.一种用于制备供体基底(1)的剩余物(1')的方法,已经通过在通过离子注入而弱化的平面(3)中分层来从所述供体基底(1)去除层(5),所述剩余物(1')在主面(10)上包括环形台阶(11),所述环形台阶(11)对应于所述供体基底的未去除部分,所述方法包括:
a.在所述剩余物的所述主面(10)上沉积平滑氧化物(6),以便填充由所述环形台阶(11)限定的内部空间并覆盖所述环形台阶(11)的至少一部分;
b.进行热处理以使所述平滑氧化物(6)致密化。
2.根据权利要求1所述的制备方法,其中,所述平滑氧化物(6)属于SOG(旋涂玻璃)系列。
3.根据前述权利要求中的任一项所述的制备方法,其中,致密化热处理具有在225℃至900℃之间的温度。
4.根据前述权利要求中的任一项所述的制备方法,其中,致密化热处理在氮气(N2)气氛下进行。
5.根据权利要求4所述的制备方法,其中,在导致形成具有至少等于所述环形台阶(11)的高度的一倍半的厚度的层的条件下进行所述平滑氧化物(6)的沉积。
6.根据前述权利要求中的任一项所述的制备方法,所述制备方法包括在沉积步骤之前制备所述剩余物(1')的所述主面(10)的步骤,制备所述剩余物(1')的所述主面(10)的步骤包括去除所述主面(1à)的被离子注入损坏的外围区域。
7.一种基底(7),所述基底(7)包括:
a.供体基底(1)的剩余物(1'),已经通过在通过离子注入而弱化的平面(3)中分层来从所述供体基底(1)去除层(5),所述剩余物(1')在主面(10)上包括环形台阶(11),所述环形台阶(11)对应于所述供体基底(1)的未去除部分;
b.在所述剩余物(1')的所述主面上的氧化物层(6),所述氧化物层(6)填充由所述环形台阶限定的内部空间并覆盖所述剩余物的所述环形台阶的至少一部分。
8.根据权利要求7所述的基底(7),其中,所述氧化物层具有至少等于所述环形台阶的高度的一倍半的厚度。
9.根据权利要求7至8中的任一项所述的基底(7),其中,所述剩余物(1')包括表面氧化物层(2)。
10.根据权利要求7至9中的任一项所述的基底(7),其中,所述供体基底(1)由硅构成。
11.一种基底(7)的用途,所述用途包括:
a.提供根据权利要求7至10中的任一项所述的基底(7);
b.将所述基底(7)与供体基底组装起来;
c.对所述供体基底进行减薄以形成绝缘体上的结构。
12.根据权利要求11所述的基底(7)的用途,其中,所述组装包括在100℃至500℃之间的温度的热处理。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060115986A1 (en) * | 2004-11-26 | 2006-06-01 | Applied Materials, Inc. | Edge removal of silicon-on-insulator transfer wafer |
CN101689530A (zh) * | 2007-07-11 | 2010-03-31 | 硅绝缘体技术有限公司 | 再生基片的方法、层积晶片制造法和适宜的再生供体基片 |
CN101791780A (zh) * | 2009-01-29 | 2010-08-04 | 硅绝缘体技术有限公司 | 用于抛光半导体衬底的边缘的设备 |
CN101866824A (zh) * | 2009-02-12 | 2010-10-20 | 硅绝缘体技术有限公司 | 用于再生衬底的表面的方法 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11204493A (ja) * | 1998-01-09 | 1999-07-30 | Komatsu Electron Metals Co Ltd | 半導体ウェハの製造方法 |
JP3932369B2 (ja) * | 1998-04-09 | 2007-06-20 | 信越半導体株式会社 | 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ |
US6093623A (en) * | 1998-08-04 | 2000-07-25 | Micron Technology, Inc. | Methods for making silicon-on-insulator structures |
EP1039533A3 (en) * | 1999-03-22 | 2001-04-04 | Infineon Technologies North America Corp. | High performance dram and method of manufacture |
KR100414193B1 (ko) * | 2001-05-08 | 2004-01-07 | 주식회사 실트론 | 에스오아이 웨이퍼 제조용 도너 웨이퍼 가공 방법 |
WO2004019404A2 (en) * | 2002-08-26 | 2004-03-04 | S.O.I.Tec Silicon On Insulator Technologies | Recycling a wafer comprising a buffer layer, after having taken off a thin layer therefrom |
CN100557785C (zh) * | 2002-08-26 | 2009-11-04 | S.O.I.Tec绝缘体上硅技术公司 | 具有缓冲结构的晶片的再循环 |
FR2858875B1 (fr) * | 2003-08-12 | 2006-02-10 | Soitec Silicon On Insulator | Procede de realisation de couches minces de materiau semi-conducteur a partir d'une plaquette donneuse |
FR2889887B1 (fr) * | 2005-08-16 | 2007-11-09 | Commissariat Energie Atomique | Procede de report d'une couche mince sur un support |
US7781309B2 (en) * | 2005-12-22 | 2010-08-24 | Sumco Corporation | Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method |
US20090278233A1 (en) * | 2007-07-26 | 2009-11-12 | Pinnington Thomas Henry | Bonded intermediate substrate and method of making same |
JP5579614B2 (ja) * | 2007-10-31 | 2014-08-27 | コーニング インコーポレイテッド | 半導体・オン・インシュレータ装置を形成するための基板組成および方法の改善 |
KR20120093952A (ko) * | 2009-11-06 | 2012-08-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 소자 및 반도체 장치 제조 방법과, 성막 장치 |
US8952496B2 (en) * | 2009-12-24 | 2015-02-10 | Sumco Corporation | Semiconductor wafer and method of producing same |
US8852391B2 (en) * | 2010-06-21 | 2014-10-07 | Brewer Science Inc. | Method and apparatus for removing a reversibly mounted device wafer from a carrier substrate |
US20120052623A1 (en) * | 2010-08-31 | 2012-03-01 | Twin Creeks Technologies, Inc. | Method to adhere a lamina to a receiver element using glass frit paste |
KR20130043063A (ko) * | 2011-10-19 | 2013-04-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
US20140113452A1 (en) * | 2012-10-18 | 2014-04-24 | United Microelectronics Corp. | Wafer edge trimming method |
US9966248B2 (en) * | 2015-01-05 | 2018-05-08 | Toshiba Memory Corporation | Semiconductor manufacturing apparatus and semiconductor manufacturing method |
WO2016205751A1 (en) * | 2015-06-19 | 2016-12-22 | QMAT, Inc. | Bond and release layer transfer process |
US9773705B2 (en) * | 2015-06-30 | 2017-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET channel on oxide structures and related methods |
US10090210B2 (en) * | 2015-10-01 | 2018-10-02 | Sensor Electronic Technology, Inc. | Material growth with temperature controlled layer |
US10199216B2 (en) * | 2015-12-24 | 2019-02-05 | Infineon Technologies Austria Ag | Semiconductor wafer and method |
FR3051968B1 (fr) * | 2016-05-25 | 2018-06-01 | Soitec | Procede de fabrication d'un substrat semi-conducteur a haute resistivite |
US20180033609A1 (en) * | 2016-07-28 | 2018-02-01 | QMAT, Inc. | Removal of non-cleaved/non-transferred material from donor substrate |
US10818488B2 (en) * | 2017-11-13 | 2020-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer structure and trimming method thereof |
-
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060115986A1 (en) * | 2004-11-26 | 2006-06-01 | Applied Materials, Inc. | Edge removal of silicon-on-insulator transfer wafer |
CN101689530A (zh) * | 2007-07-11 | 2010-03-31 | 硅绝缘体技术有限公司 | 再生基片的方法、层积晶片制造法和适宜的再生供体基片 |
CN101791780A (zh) * | 2009-01-29 | 2010-08-04 | 硅绝缘体技术有限公司 | 用于抛光半导体衬底的边缘的设备 |
CN101866824A (zh) * | 2009-02-12 | 2010-10-20 | 硅绝缘体技术有限公司 | 用于再生衬底的表面的方法 |
Also Published As
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