JP5579614B2 - 半導体・オン・インシュレータ装置を形成するための基板組成および方法の改善 - Google Patents

半導体・オン・インシュレータ装置を形成するための基板組成および方法の改善 Download PDF

Info

Publication number
JP5579614B2
JP5579614B2 JP2010532030A JP2010532030A JP5579614B2 JP 5579614 B2 JP5579614 B2 JP 5579614B2 JP 2010532030 A JP2010532030 A JP 2010532030A JP 2010532030 A JP2010532030 A JP 2010532030A JP 5579614 B2 JP5579614 B2 JP 5579614B2
Authority
JP
Japan
Prior art keywords
glass substrate
semiconductor
release layer
layer
glass
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010532030A
Other languages
English (en)
Other versions
JP2011502358A (ja
Inventor
ジョン デジネカ,マシュー
ジェイ エリソン,アダム
ピー ガドカリー,キショー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Corning Inc
Original Assignee
Corning Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Corning Inc filed Critical Corning Inc
Publication of JP2011502358A publication Critical patent/JP2011502358A/ja
Application granted granted Critical
Publication of JP5579614B2 publication Critical patent/JP5579614B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • H01L21/187Joining of semiconductor bodies for junction formation by direct bonding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Joining Of Glass To Other Materials (AREA)
  • Recrystallisation Techniques (AREA)

Description

関連出願の相互参照
本願は、2007年10月31日に出願した米国仮特許出願第61/001,180号の米国特許法119条(e)の優先権の利益を主張する。
本発明は、改善した基板組成を用いた半導体・オン・インシュレータ(SOI)構造の製造、およびSOI構造を製造するための改善方法に関する。
半導体・オン・インシュレータ装置は、市場の需要が増大し続けるにつれて、さらに所望されるようになりつつある。高性能薄膜トランジスタ(TFT)、太陽電池、およびアクティブ・マトリクスディスプレイなどのディスプレイにとって、SOI技術は益々重要になってきている。SOI構造は、絶縁材料上にシリコンなどの半導体材料の薄層を含みうる。SOI製作の間および後処理の間(例えばTFTの製作の間)の処理温度は基板材料などのSOI基板材料の理由から制限されうる。
一部のSOI用途のための現行のガラス基板材料は、約650℃の歪み点を有している。この歪み点は、SOI構造に供される前述の処理および後処理の温度を制限し、特定の装置用途に応じて、最終的なSOI装置に望ましくない特性をもたらしうる。SOG(半導体・オン・ガラス)装置の製造方法の1つは、初期の注入工程から残存する水素イオン(または水素イオン+ヘリウムイオンなどの他のイオン)を除去するために用いられる、アニーリング法である。ガラス基板の約650℃の歪み点は、少なくとも、イオンの還元工程の速度および/または質を制限するであろう。歪み点の要求に加えて、ガラス基板は商業的に実現可能に溶融形成されなければならない。
TFTの形成の間などの後処理もまた、ガラス基板の歪み点の制限によって悪影響を受けうる。広範囲にわたる、高い電子移動度(急速なスイッチング)および顕著なTFT均一性は、得られるSOG装置(アクティブ・マトリックスLCDなど)にとって望ましい特性である。SOGの半導体材料が、例えば多結晶シリコンであるか単結晶シリコンであるかに関わらず、処理方法は、例えば、実質的に650℃よりも高い、約690℃以上などの比較的高い温度を必要とする。これらのTFTの製造方法は、典型的には、著しい高温を使用する、薄膜の逐次的な蒸着およびパターニングから構成される。これは、結果的に、ガラス基板が650℃以上の過剰な温度に加熱されることとなりうる。
SOI構造を得るためのさまざまな方法には、格子適合基板上のシリコン(Si)のエピタキシャル成長が含まれる。別の方法には、単結晶シリコン・ウェハをSiO2の酸化物層が成長した別のシリコン・ウェハにボンディングさせた後、トップウェハを、例えば単結晶シリコンの層が0.05〜0.3μmになるまで研磨またはエッチングすることが含まれる。さらなる方法としては、水素または酸素イオンのいずれかを注入して、酸素イオン注入の場合にはSiで覆ったシリコン・ウェハに埋め込まれた酸化物層を形成し、あるいは、水素イオン注入の場合にはSiの薄層を分離(剥離)して、酸化物層を有する別のSiウェハにボンディングする、イオン注入法が挙げられる。
前述の2つの方法では、費用および/またはボンディング強度および耐性に関して満足できる構造をもたらさない。水素イオン注入に関する後者の方法は、多少注目を集めており、必要とされる注入エネルギーが酸素イオン注入と比較して50%未満であり、かつ必要とされる用量が2桁小さいことから、前者の方法よりも有利であると考えられている。
特許文献1には、熱処理を使用して、基板に単結晶シリコン膜をもたらす方法が開示されている。平面を有するシリコン・ウェハを、(i)シリコン・ウェハの下部領域およびシリコンの薄膜を構成する上部領域を画成する、ガス状のマイクロバブル層を生成するイオンを用いて、シリコン・ウェハの表面を照射することによる注入;(ii)剛体材料層(絶縁性酸化物材料など)を備えたシリコン・ウェハの平面への接触;および(iii)イオン照射を行った温度よりも高温で、シリコン・ウェハおよび絶縁材料の組立体を熱処理する第3段階、に供する。第3段階は、シリコンの薄膜と絶縁材料とをボンディングさせるのに十分な温度を用いて、マイクロバブルに圧力効果を生じさせ、シリコンの薄膜とシリコン・ウェハの残りの部分との間に分離を生じさせる(高い温度工程に起因して、このプロセスは低価格のガラス基板とは連動しない)。
特許文献2には、SiOG構造の生産方法が開示されている。その方法は、(i)シリコン・ウェハ表面を水素イオン注入に曝露してボンディング面を生じさせ;(ii)ウェハのボンディング面をガラス基板と接触させ;(iii)ウェハおよびガラス基板に圧力、温度、および電圧を印加して、それらの間のボンディングを促進させ;(iv)構造を通常の温度に冷却し;および(v)ガラス基板とシリコン薄層をシリコン・ウェハから分離する、各工程を有してなる。
剥離直後に得られるSOI構造は、シリコン層(例えば、非晶質化したシリコン層の形成による)および残留する注入イオン(水素など)の過剰注入による損傷を示す可能性がある。基板材料(この事例ではガラス)の歪み点の制限は、アニーリングを通じたイオン除去工程の速度および/または質を同様に制限するであろう。同様に、歪み点の制限もまた後処理の温度を制限し(例えばTFT製造の間)、それによって装置の性能特性に影響を与えうる。
米国特許第5,374,564号明細書 米国特許第7,176,528号明細書
したがって、高い処理温度を可能にする、SOI構造を製造するための新規の方法および装置が依然として必要とされている。
説明を簡略化するために、次の論述は、時折、SOI構造に関するものになるであろう。この特定のタイプのSOI構造についての言及は、本発明の説明を容易にするためのものであって、本発明の範囲を多少なりとも限定することを意図するものではなく、そのように解釈されるべきではない。SOIという略語は、本明細書では、一般に、半導体・オン・インシュレータ構造に用いられ、限定はしないが、シリコン・オン・インシュレータ構造などが挙げられる。同様に、SiOGという略語は、一般に、半導体・オン・ガラス構造についての言及に用いられ、限定はしないが、シリコン・オン・ガラス構造などが挙げられる。略語SOIにはSiOG構造が含まれる。
本発明の1つ以上の実施の形態によれば、シリコン・オン・インシュレータ構造は、ガラス基板と、電気分解を通じて前記ガラス基板にボンディングした単結晶半導体層とを有してなり、ここでガラス基板は、それらの液相線粘度が約10,000Pa・s(約100,000ポアズ)以上の組成を有する。ガラス基板の20Pa・s(200ポアズ)の温度は約1675℃未満でありうる。
ガラス基板の歪み点は、例えば約690℃を超える、または約710℃を超えるなど、約650℃よりも高くて差し支えない。
本発明の1つ以上の実施の形態によれば、シリコン・オン・インシュレータを形成する方法および装置は、ドナー単結晶半導体ウェハの注入面をイオン注入工程に供して、ドナー半導体ウェハの剥離層を生成し;電気分解を用いて剥離層の注入面をガラス基板にボンディングする、各工程を有してなり、ここで、ガラス基板の液相線粘度が約10,000Pa・s(約100,000ポアズ)以上であること;および、ガラス基板の歪み点が約650℃を超える、約690℃を超える、約700℃を超える、または約710℃を超えること、のうち少なくとも1つを特徴とする。
ガラスは溶融形成可能であって差し支えなく、方法および装置は、ドナー半導体ウェハから剥離層を分離し、それによって剥離層の劈開面を曝露し;剥離層およびガラス基板の両方を、一定の時間、少なくとも700℃の温度に上昇させることによってアニーリングして残留イオンをイオン注入工程から低減する、各工程をさらに提供しうる。
アニーリングの工程は、剥離層およびガラス基板の両方を、一定の時間、少なくとも850℃の温度に上昇させることによってアニーリングして残留イオンをイオン注入工程から低減する工程を含みうる。本方法は、剥離層およびガラス基板の両方を、一定の時間、少なくとも1000℃の温度に上昇させて、ガラス基板を結晶化する工程を含む、さらなる熱処理工程を含みうる。
モル%で、かつ酸化物基準でバッチから計算される場合に、ガラス基板の組成は次のようになる:64〜72%のSiO2,9〜16.5%のAl23,0〜5%のB23,0.5〜7.5%のMgO,1〜10%のCaO,0〜4.5%のSrO,0〜7%のBaO,および0〜9%の(La23+Y23+Re23)。モル%において、MgO,CaO,SrO,BaO,および3La23の合計をAl23で割った商は、約1.10以上でありうる。代替として、または加えて、(RO+1.5×Re 23)/Al23は約0.85〜1.2でありうる。Reは、Sc,Ce,Pr,Nd,Sm,Eu,Gd,Tb,Dy,Ho,Er,Tm,Yb,Lu,およびそれらの混合物からなる群より選択される希土類元素である。
ガラス基板の組成は、モル%で、かつ酸化物基準でバッチから計算される場合に、20モル%を超えない総量で、MgO,CaO,SrO,BaO,B23,Ta25,TiO2,ZrO2,HfO2,SnO2,P25,ZnO,Sb23,As23,SnO2からなる群より選択される、少なくとも1つの改質された酸化物を、代替として、または加えて、最大15%まで含みうる。
単結晶半導体層は、シリコン(Si)、ゲルマニウムをドープしたシリコン(SiGe)、シリコンカーバイド(SiC)、ゲルマニウム(Ge)、ガリウムヒ素(GaAs)、GaP、およびInPからなる群より選択される。
ガラス基板は、順番に、バルク層、強化された陽イオン濃度層、低減された陽イオン濃度層を備え、ここで前記強化された陽イオン濃度層は、移動の結果、低減された陽イオン濃度層に由来する実質的にすべての修飾陽イオンを含み;導電性または半導電性の酸化物層は、基板の低減された陽イオン濃度層と単結晶半導体層の間に位置する。
他の態様、特徴、利点などは、本明細書における本発明の説明を、添付の図面と共に取り込むとき、当業者に明らかになるであろう。
本発明のさまざまな態様を例証する目的で、現在の好ましい形態を図面に示すが、本発明は、図示するその正確な配置および手段に限定されないものと解されたい。
本発明の1つ以上の実施の形態に従ったSOI装置を例証するブロック図。 図1のSOIの注入に使用するのに適した、複数のガラス基板の組成および特性を規定する表データ。 図1のSOIの注入に使用するのに適した、複数のガラス基板の組成および特性を規定する表データ。 図1のSOIの注入に使用するのに適した、複数のガラス基板の組成および特性を規定する表データ。 図1のSOIの注入に使用するのに適した、複数のガラス基板の組成および特性を規定する表データ。 図1のSOI装置が形成されうるSOIの基本構造を生じさせるため、本発明の方法を使用して形成される中間構造を例証するブロック図。 図1のSOI装置が形成されうるSOIの基本構造を生じさせるため、本発明の方法を使用して形成される中間構造を例証するブロック図。 図1のSOI装置が形成されうるSOIの基本構造を生じさせるため、本発明の方法を使用して形成される中間構造を例証するブロック図。 図8の中間構造の半導体層におけるイオン不純物を低減するために行われうる熱処理工程を例証するグラフ。 図1のSOI装置が形成されうるSOIの基本構造を生じさせるため、本発明の方法を使用して形成される、さらなる中間構造を例証するブロック図。
図に関連して、同様の数字は同様の要素を示し、図1には、本発明の1つ以上の実施の形態に従った半導体・オン・インシュレータ装置100が示されている。SOI装置は、ガラス基板102、半導体層104、および1つ以上のさらなる装置層106を備えている。一例として、1つ以上のさらなる装置層106は、薄膜トランジスタ、TFT、および/または他の電子装置の1つ以上を画成しうる。SOI装置100は、有機発光ダイオード(OLED)ディスプレイおよび液晶ディスプレイ(LCD)、集積回路、光起電装置などを含めたディスプレイでの使用のための用途を有する。
本明細書では後にさらに詳細に論じるが、ガラス基板102は、SOI装置100の製造方法および/または得られる性能特性の改善に貢献しうる、高い歪み点、高い液相線粘度、および/または低い20Pa・s(200ポアズ)の温度など、望ましい熱的特性を示す。さらには、ガラス基板102は、実質的に滑らかで均一なドローしたままの状態の表面(ガラスの表面の均一性を改善するため、ガラスシートをドローした後、後処理なしに存在する表面)など、望ましい物理的特性を示しうる。以下にさらに詳細に論じるように、望ましいドローしたままの状態の表面は、溶融形成可能なガラス組成を使用することによってもたらされうる。
層104の半導体材料は、実質的に単結晶材料の形態であって差し支えない。「実質的に」という用語は、半導体材料が、通常、格子の欠陥または2,3の結晶の境界線など、生得的にまたは故意に加えられた少なくとも幾つかの欠陥を内面または表面に有するという事実を考慮に入れて、層104を説明するのに用いられる。実質的にという用語はまた、いくつかのドーパントが半導体材料の結晶構造を変形させうるか、さもなければ影響を与えるという事実も考慮するものである。
論考を目的とすれば、半導体層104はシリコンから形成されると考えられる。しかしながら、半導体材料はシリコン系の半導体またはIII−V、II−IV、II−IV−Vなどのタイプの半導体など、任意の他のタイプの半導体であって差し支えないものと理解されたい。これらの材料の例としては、シリコン(Si)、ゲルマニウムをドープしたシリコン(SiGe)、シリコンカーバイド(SiC)、ゲルマニウム(Ge)、ガリウムヒ素(GaAs)、GaP、およびInPが挙げられる。
ガラス基板102は、約0.5mm〜約3mmなど、約0.1mm〜約10mmの範囲の厚さを有しうる。一部のSOG構造では、例えば、シリコン/二酸化ケイ素/シリコンの形態を有する標準的なSOG構造を高周波で動作させる場合に生じる寄生容量効果を避けるためには、約1μm以上の厚さを有する絶縁層が望ましい。一般に、ガラス基板102は、SOI100を生産するために中間構造に行われるボンディング処理工程、ならびにその後の処理を通じて、半導体層104を支持するのに十分な厚さでなければならない。ガラス基板102の厚さには理論的な上限は存在しないが、ガラス基板102の厚さが増すと、SOI100の形成における少なくとも幾つかの処理工程の達成がますます困難になりうることから、支持機能に必要とされるまたは最終的なSOI装置100に所望されるものを上回る厚さは有利ではないであろう。
ガラス基板102は酸化物ガラスから形成されうる。ガラス基板の歪み点102は、望ましくは約650℃を超え、例えば約690℃を超える、および/または約700℃または710℃を超える。ガラス基板102は、代替として、または加えて、約10,000Pa・s(約100,000ポアズ)を超える液相線粘度を有しうる。ガラス基板の歪み点102は、ガラスの修飾剤含量を低減させ、シリカ含量を増大させることによって増大させうるが、これはまた、ガラス基板102を質の高い溶融物へと溶融および焼成するのに必要とされる温度も上昇させてしまう。この温度は、しばしば20Pa・s(200ポアズ)の温度と称される。よって一般に、歪み点が高くなると、耐火物の腐食を促進する20Pa・s(200ポアズ)の温度がさらに高くなり、エネルギー消費、および全費用を増大させる。したがって、ガラス基板102の歪み点と溶融性との間には交換取引が存在する。ガラス基板102の20Pa・s(200ポアズ)の温度は約1675℃未満であることが好ましい。
酸化物ガラス基板102はシリカ系でありうる。前述の歪み点、液相線粘度、および/または20Pa・s(200ポアズ)の温度のうちの1つ以上を達成することを目的として、ガラス基板の組成102を調整してもよい。
多数のガラス基板102、すなわち、ガラスA〜ガラスTの組成を実証する、図2〜3について言及する。モル%で、かつ酸化物基準でバッチから計算される場合に、ガラス基板の組成102は次の通りでありうる:64〜72%のSiO2,9〜16.5%Al23,0〜5%B23,0.5〜7.5%のMgO,1〜10%のCaO,0〜4.5%のSrO,0〜7%のBaO,および0〜9%の(La23+Y23+Re23)。Reは、Sc,Ce,Pr,Nd,Sm,Eu,Gd,Tb,Dy,Ho,Er,Tm,Yb,Lu,およびそれらの混合物からなる群より選択される希土類元素である。
SiO2は、ガラス基板102の網目構造形成成分としての働きをする。SiO2含量が約60モル%未満になる場合、耐化学性は悪影響を受け、歪み点は低くなりうる。SiO2レベルが約85%を上回る場合、液相線および溶融温度は望ましいレベルに近づくか、または超え、板ガラスの製造の結果に悪影響を与える。
Al23のガラス成分は、特に網目構造を改質する成分の存在下、ガラス網目構造をさらに安定させる働きをし、ガラス基板102の熱および失透に対する耐性を増強させる。Al23のレベルを約10モル%未満に下げると、失透は容易に生じる。ガラス基板102が25モル%を上回るAl23を含む場合には、液相線温度は1300℃を超え、ガラスは酸分解に供されることとなる。
Re 23のガラス成分は、液相線および20Pa・s(200ポアズ)の温度を低減させる一方で、アルミノケイ酸塩ガラスの高い歪み点を維持する。ガラス基板102が約4モル%未満のRe 23を含む場合、材料は、高い歪み点を有する組成物のための従来の溶融および形成の実施には、耐火性過ぎるものになる。多すぎるRe 23は、歪み点を低下させ、CTEを上昇させる場合がありうる。約42ppm以下のCTEを有することが望ましい。一般的な法則として、改質された酸化物の総量(好ましくはLa23を含む)は、ガラス網目構造の構造健全性を維持するため、したがって、所望の高い歪み点を維持するためには、アルミナの量を超えるべきではない。最良の特性(低いCTEおよび液相線温度)は、通常、(RO+1.5×Re 23)/Al23によって得られる、修飾剤のアルミナに対する比が、アルカリ性土壌酸化物の構成に応じて、1に近く、0.85〜1.2である場合にもたらされる。図2〜4の組成を用いると、モル%において、MgO,CaO,SrO,BaO,および3La23の合計をAl23で割った商は、約1.10以上でありうる。
所望の特性を付与するために、かなり大量の融剤(fluxes)(例えば、改質された酸化物)をガラスバッチに加えて差し支えない。これらの融剤は生来のガラスの歪み点を低下させうるが、次の目的の幾つか、またはすべてにとって有用である場合が多い:CTEの上昇、液相線温度の低下、圧縮にとって好ましい歪み点の提供、特定の波長の吸収、溶融の促進、密度の変更、または耐久性の改質。ある酸化物がガラスの物理および化学的特性上、有する影響は、一般に知られている。例えばB23は、粘度を低下させ、溶融を促進する働きをする成分である。MgOおよび/またはCaOの添加は、当量のAl23の添加によって平衡化した場合、歪み点を顕著に低下させることなく、液相線温度を低下させることが知られている。同様に、BaOおよび/またはSrOもまた、液相線温度の低下に有益であり、ガラスの耐化学性を改善し、失透に対する抵抗を改善することが知られている。しかしながら、MgOまたはCaOよりも速く、CTEを増大させる傾向がある。ZnOは、緩衝化したフッ化水素酸に対する耐性、ならびに失透に対する耐性を増強することが知られている。As23,Sb25,CeO2,SO3,SnO2,ハロゲン化物および他の既知の清澄剤をバッチに加えてガラスにおける泡を低減させてもよい。
ROに代表される、改質された酸化物の形態の融剤は、20%までの量で、または溶解性によって制限されるまで加えて差し支えない。融剤は、15モル%未満の量で添加するのが好ましい。改質される酸化物は、アルカリ金属、アルカリ土類金属、および遷移金属の酸化物、ならびにランタニド系列の酸化物から選択されうる。具体的な例としては、ZrO2,HfO2,MgO,CaO,SrO,BaO,As23,SnO2,Li2O,GeO2,Ga23,Sb23,P25および/またはB23が挙げられる。好ましい実施の形態では、Rは、Mg,Ca,Sr,またはBaのアルカリ土類でありうる。
フラット・パネル・ディスプレイ装置に用いられるガラスには、改質酸化物が好ましいことに留意されたい。しかしながら、単独または改質酸化物と組み合わせた、AlNなどの窒化物を用いた改質、またはF-などのハロゲンを用いた改質は、特定の用途に許容されうる。そのような場合、修飾剤の総含有量は、やはり20モル%を超過すべきではなく、好ましくは15モル%未満であるべきである。同様に、LCDディスプレイ用の基板として用いられるガラスは無アルカリであることが好ましいが、このような制限は、他の用途には望ましくないかもしれない。
図4〜5には、ガラスA〜ガラスTが示す、ガラス基板102の他の多くの特性が例証されている。非シリカ系のガラスは、本発明の1つ以上の実施の形態の実施に用いられうるが、一般には、それらの高いコスト、および/または劣る性能特性の理由から、利点は少ない。同様に、幾つかの用途、例えば、シリコン系ではない半導体材料を用いるSOG構造に使用するTFTの用途では、例えば非酸化物ガラスなどの酸化物系ではないガラス基板が所望されうるが、一般的にはそれらの高いコストの理由から有利ではない。
以下にさらに詳細に述べるように、1つ以上の実施の形態では、ガラス基板102は、結合する層104の1つ以上の半導体材料(例えば、シリコン、ゲルマニウムなど)の熱膨張率(CTE)に適合するように設計される。CTEの適合は、蒸着工程の熱サイクルの間に、望ましい機械的性質を確保する。
ある用途、例えばディスプレイ用途では、ガラス基板102は、可視、近紫外線、および/または赤外線の波長範囲において透明であって差し支えなく、例えば、ガラス102は350nm〜2μmの波長範囲で透明でありうる。
図6〜10について言えば、これは、形成されうる中間構造、および、そこからSOI装置100が形成される、SOGのベース構造101(図10)を生産するために行われうる方法を例証している。最初に図6を見ると、ガラス基板102へのボンディングに適切な比較的平らで均一な注入面121を生産するために、研磨、清浄などにより、ドナー半導体ウェハ120の注入面121が準備される。論述のためには、半導体ウェハ120は、実質的に単結晶シリコン・ウェハでありうるが、上述のように、任意の他の適切な半導体導体材料を用いてもよい。
注入面121を1つ以上のイオン注入工程に供して、ドナー半導体ウェハ120の注入面121の下に脆弱な領域を生じさせることによって、剥離層122を作り出す。本発明の実施の形態は、剥離層122を形成する特定の方法に限られないが、1つの適切な方法では、ドナー半導体ウェハ120の注入面121は、ドナー半導体ウェハ120に剥離層122の創出を少なくとも開始するために、水素イオン注入工程に供される。注入エネルギーは、約300〜500nmなど、剥離層122の一般的な厚さを達成するための従来技術を使用して調整して差し支えない。ホウ素+水素、ヘリウム+水素、または剥離の文献において知られている他のイオンなど、他のイオンまたはそれらの複数が用いられうるが、一例として、水素イオン注入が用いられうる。任意の他の既知の技術、または剥離層122の形成に適した以下の開発された技術もまた、本発明の精神および範囲から逸脱することなく、用いられうる。
ドナー半導体ウェハ120を処理して、例えば注入面121の水素イオン濃度を低減させてもよい。例えば、ドナー半導体ウェハ120は、洗浄および清浄されて差し支えなく、剥離層122の注入ドナー表面121を穏和な酸化に供してもよい。穏和な酸化処理としては、酸素プラズマでの処理、オゾン処理、過酸化水素、過酸化水素とアンモニア、過酸化水素と酸を用いた処理、またはこれらの方法の組合せが挙げられる。これらの処理の間に、水素終端の表面基は酸化してヒドロキシル基になることが期待され、これは言い換えれば、シリコン・ウェハの表面を親水性にする。処理は、酸素プラズマでは室温で行い、アンモニアまたは酸処理では25〜150℃の温度で行う。
図7〜8を参照すると、ガラス基板102は、電気分解法を使用して、剥離層122にボンディングされうる。適切な電気分解によるボンディング処理は米国特許第7,176,528号明細書に記載されており、その開示全体は参照することにより本明細書に取り込まれる。ボンディング処理では、ガラス基板102(およびまだ行っていない場合には剥離層122)の適切な表面清浄を行って構わない。1つ以上の実施の形態では、ガラス基板は、剥離層122が結合する、ドローしたままの状態の表面を含む。図2〜4に例証されるガラス組成および上述のガラス組成は、望ましい溶融形成可能な特性を有し、表面の粗さ、表面の滑らかさ、表面の均一性などを改善するために、重要な(または任意の)後処理を有することなく、ボンディングに適切なドローしたままの状態の表面を生成可能であることを見出した。
その後、中間構造を直接または間接的に接触させて、図7に概略的に例証する配置を達成する。接触の前または後に、ドナー半導体ウェハ120、剥離層122、およびガラス基板102を備えた構造を、異なる温度勾配で加熱する。ガラス基板102は、ドナー半導体ウェハ120および剥離層122よりも高い温度に加熱して差し支えない。一例として、ガラス基板102とドナー半導体ウェハ120(および剥離後の122)の温度差は、約100〜約150℃でありうるが、差異は少なくとも1℃である。この温度差は、熱応力に起因して、後の半導体ウェハ120からの剥離層122の分離を促進することから、ドナー半導体ウェハ120と適合する(シリコンのCTEに適合するなど)熱膨張率(CTE)を有するガラスにとって望ましい。
ガラス基板102とドナー半導体ウェハ120の温度差が安定すると、機械的圧力が中間組立体に印加される。圧力範囲は、約6.9〜約345kPa(約1〜約50psi)であって構わない。例えば689.5kPa(100psi)を超える圧力など、高圧の印加は、ガラス基板102の破損を生じる可能性がある。
ガラス基板102およびドナー半導体ウェハ120は、ガラス基板の歪み点102の約±150℃以内の温度を取りうるが、約700℃を超えることが好ましい。
次に、例えば、陽極にドナー半導体ウェハ120、陰極に基板102などを用いて中間組立体に電圧を印加する。しばらくの間(例えば約1時間以下)、中間組立体を上記状態下に置き、その後電圧を取り除き、中間組立体を室温まで冷ます。
図8を参照すると、それらが完全に剥がれない場合には幾らかの剥離剤を含めて、上記工程の間のある時点で、ドナー半導体ウェハ120およびガラス基板102を分離し、ボンディングするドナー半導体層120の半導体材料から形成される、比較的薄い剥離層122を備えたガラス基板102を得て構わない。分離は、熱応力に起因する、剥離層122の破壊によって達成してもよい。代替として、または加えて、水ジェット切断などの機械適応力、または化学的エッチングを使用して分離を促進してもよい。
ガラス基板102にボンディングするドナー半導体ウェハ120の剥離層122からの分離は、加熱および/または冷却工程などによって、ドナー半導体ウェハ内の脆弱な領域への応力の適用を通じて達成される。加熱および/または冷却工程の特性は、ガラス基板102の歪み点に応じて設定されうることに留意されたい。本発明は動作に関する特定の理論によって限定されるものではないが、比較的低い歪み点を有するガラス基板102は、冷却の間にドナー半導体ウェハとガラス基板102のそれぞれの温度が下がるか、あるいは下がったときに、分離を促進しうると考えられる。同様に、比較的高い歪み点を有するガラス基板102は、加熱の間に、ドナー半導体ウェハとガラス基板102のそれぞれの温度が上がるか、あるいは上がったときに、分離を促進しうると考えられる。ドナー半導体ウェハ120とガラス基板102の分離は、それらのそれぞれの温度が実質的に上昇も低下もしない(例えば、定常状態または滞留状態にある)場合にも生じうると考えられる。
電位の印加は、ガラス基板102にアルカリまたはアルカリ土類イオンを生じて、半導体/ガラスの接触面から離れて、さらにガラス基板102内へと移動する。さらに具体的には、実質的にすべての修飾陽イオンを含めた、ガラス基板102の陽イオンは、半導体/ガラス接触面の高い電位から移動して、(1)半導体/ガラス接触面に近接するガラス基板102内に低減された陽イオン濃度層112を形成し、(2)低減された陽イオン濃度層112に近接するガラス基板102に強化された陽イオン濃度層112を形成する。これは、(i)アルカリまたはアルカリ土類イオンを含まない接触面(または層)112がガラス基板102に作られる;(ii)接触面(または層)112を強化するアルカリまたはアルカリ土類イオンがガラス基板102に作られる;(iii)酸化物層116が剥離層122とガラス基板102の間に作られる;(iv)ガラス基板102は非常に反応性になり、比較的低い温度での加熱で剥離層122に強力にボンディングする、という多数の機能を達成する。
図8に例証する例では、電気分解工程で得られた中間構造は、順番に、バルク・ガラス基板118(ガラス基板102内);強化されたアルカリまたはアルカリ土類イオン層114(ガラス基板102内);還元されたアルカリまたはアルカリ土類イオン層112(ガラス基板102内);酸化物層116;および剥離層122を備える。
分離後、図8の得られた基本的構造は、ガラス基板102、およびそれにボンディングした半導体材料の剥離層122を備える。剥離直後のSOI構造の劈開面123および剥離層122は、一般に、イオン注入工程(図6)に由来して残存する過剰濃度のイオン、およびシリコン層の他の注入による損傷(例えば、非晶質化したシリコン層の形成に起因)を示しうる。一部の事例では、非晶質化したシリコン層の厚さは、約50〜150nm程度でありうる。
したがって、図9を参照すると、剥離層122およびガラス基板102の両方を、一定の時間、少なくとも700℃の温度(現行の工程の660℃を優に上回る)まで上昇させることによって、剥離層122をアニーリングし、イオン注入工程に由来する残留イオンを低減して差し支えない。アニーリングの工程は、剥離層122およびガラス基板102を少なくとも850℃まで上昇することを含みうる。さらなる熱処理工程は、剥離層122およびガラス基板102を一定の時間、少なくとも1000℃まで上昇させ、ガラス基板102を結晶化することを含みうる。
図10を参照すると、本方法はさらに、または代替として、半導体層104の表面123を研磨および/または他の仕上げの工程に供することを含みうる。研磨工程の目的は、表面123を研磨して光沢表面にすることにより、半導体層104に由来する追加の材料を除去することである。研磨工程は、研磨(またはバフ仕上げ)装置を使用して、半導体産業の分野で知られているシリカ系のスラリーまたは同様の材料を用いて表面123をバフ研磨する工程を含みうる。この研磨工程は、当技術分野で知られている決定性の研磨技術でありうる。研磨工程に続いて、残存する半導体層104は、エッチングのみによってもたらされるよりも実質的に薄い、および/または滑らかでありうる。
本明細書では、本発明を特定の実施の形態に関して説明してきたが、これらの実施の形態は、本発明の原理および用途を単に例証するものであることを理解されたい。よって、例証する実施の形態には多くの変更がなされうること、および、他の配置は添付の特許請求の範囲に規定される本発明の精神および範囲から逸脱することなく考え出されうることが理解されるべきである

Claims (8)

  1. ガラス基板と、
    電気分解法によりガラス基板にボンディングさた単結晶半導体層と、
    を備えた半導体・オン・インシュレータ構造であって、
    前記ガラス基板の組成が、その液相線粘度が約10,000Pa・s(約100,000ポアズ)以上になるものであり、
    前記ガラス組成が、モル%で、かつ酸化物基準でバッチから計算される場合に、
    64〜72%のSiO 2
    9〜16.5%のAl 2 3
    0〜5%B 2 3
    0.5〜7.5%のMgO,
    1〜10%のCaO,
    0〜4.5%のSrO,
    0〜7%のBaO,および
    0〜9%の(La 2 3 +Y 2 3 +Re 2 3
    になることを特徴とする、半導体・オン・インシュレータ構造。
  2. 前記ガラス基板の歪み点が、約650℃よりも大きいことを特徴とする請求項1記載の半導体・オン・インシュレータ構造。
  3. モル%において、MgO,CaO,SrO,BaO,および3La23の合計をAl23で割った商が約1.10以上であり、
    (RO+1.5×Re 23)/Al23が約0.85〜1.2である
    ことを特徴とする請求項記載の半導体・オン・インシュレータ構造。
  4. 前記単結晶半導体層が、前記ガラス基板のドローしたまま状態の表面に、電気分解法により、ボンディングされることを特徴とする請求項1記載の半導体・オン・インシュレータ構造。
  5. 半導体・オン・インシュレータ構造を形成する方法であって、
    ドナー単結晶半導体ウェハの注入面をイオン注入工程に供して、前記ドナー半導体ウェハの剥離層を生じさせる工程と、
    前記剥離層の注入面を、電気分解を用いてガラス基板にボンディングする工程と
    前記剥離層を前記ドナー半導体ウェハから分離し、それによって前記剥離層の劈開面を曝露する工程と、
    前記剥離層および前記ガラス基板の両方を一定の時間、少なくとも700℃の温度まで上昇させることによって、前記剥離層をアニーリングして、前記イオン注入工程に由来する残留イオンを低減する工程と、
    を有してなる方法であって、
    前記ガラス基板が、モル%で、かつ酸化物基準でバッチから計算される場合に、
    64〜72%のSiO 2
    9〜16.5%のAl 2 3
    0〜5%B 2 3
    0.5〜7.5%のMgO,
    1〜10%のCaO,
    0〜4.5%のSrO,
    0〜7%のBaO,および
    0〜9%の(La 2 3 +Y 2 3 +Re 2 3 )となる組成を有することにより、前記ガラス基板の液相線粘度が約10,000Pa・s(約100,000ポアズ)以上となっていることを特徴とする方法。
  6. モル%において、MgO,CaO,SrO,BaO,および3La23の合計をAl23で割った商が約1.10以上であり、
    (RO+1.5×Re 23)/Al23が約0.85〜1.2であることを特徴とする請求項記載の方法。
  7. 前記ガラス基板の歪み点が約650℃よりも大きいことを特徴とする請求項記載の方法。
  8. 前記ボンディングする工程が、前記剥離層の注入面を、前記ガラス基板のドローしたままの状態の表面にボンディングすることを特徴とする請求項記載の方法。
JP2010532030A 2007-10-31 2008-10-28 半導体・オン・インシュレータ装置を形成するための基板組成および方法の改善 Expired - Fee Related JP5579614B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US118007P 2007-10-31 2007-10-31
US61/001,180 2007-10-31
PCT/US2008/012192 WO2009058245A2 (en) 2007-10-31 2008-10-28 Improved substrate compositions and methods for forming semiconductor on insulator devices

Publications (2)

Publication Number Publication Date
JP2011502358A JP2011502358A (ja) 2011-01-20
JP5579614B2 true JP5579614B2 (ja) 2014-08-27

Family

ID=40491042

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010532030A Expired - Fee Related JP5579614B2 (ja) 2007-10-31 2008-10-28 半導体・オン・インシュレータ装置を形成するための基板組成および方法の改善

Country Status (7)

Country Link
US (1) US8530998B2 (ja)
EP (1) EP2212911A2 (ja)
JP (1) JP5579614B2 (ja)
KR (1) KR101545760B1 (ja)
CN (1) CN101884100B (ja)
TW (1) TWI459451B (ja)
WO (1) WO2009058245A2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101545760B1 (ko) * 2007-10-31 2015-08-21 코닝 인코포레이티드 개선된 기판 조성물 및 반도체-온-절연체 장치를 형성하기 위한 방법
US20170062569A1 (en) * 2014-06-13 2017-03-02 Intel Corporation Surface encapsulation for wafer bonding
FR3061988B1 (fr) * 2017-01-13 2019-11-01 Soitec Procede de lissage de surface d'un substrat semiconducteur sur isolant
FR3074608B1 (fr) * 2017-12-05 2019-12-06 Soitec Procede de preparation d'un residu de substrat donneur, substrat obtenu a l'issu de ce procede, et utilisation d'un tel susbtrat

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5141786A (en) 1989-02-28 1992-08-25 Shin-Etsu Chemical Co., Ltd. Synthetic silica glass articles and a method for manufacturing them
US5374595A (en) * 1993-01-22 1994-12-20 Corning Incorporated High liquidus viscosity glasses for flat panel displays
DE4420024C2 (de) * 1994-06-09 1996-05-30 Heraeus Quarzglas Halbzeug in Form eines Verbundkörpers für ein elektronisches oder opto-elektronisches Halbleiterbauelement
JP3762157B2 (ja) * 1999-09-02 2006-04-05 旭テクノグラス株式会社 陽極接合用ガラス
JP4951838B2 (ja) * 1999-11-11 2012-06-13 日本板硝子株式会社 強化用板ガラス
JP2002308643A (ja) 2001-02-01 2002-10-23 Nippon Electric Glass Co Ltd 無アルカリガラス及びディスプレイ用ガラス基板
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
CN101091251B (zh) * 2004-08-18 2011-03-16 康宁股份有限公司 包含高应变玻璃或玻璃陶瓷的绝缘体上半导体结构
JP4716245B2 (ja) * 2004-11-11 2011-07-06 日本電気硝子株式会社 ガラス基板及びその製造方法
WO2007021503A1 (en) * 2005-08-17 2007-02-22 Corning Incorporated High strain point glasses
US7456057B2 (en) * 2005-12-31 2008-11-25 Corning Incorporated Germanium on glass and glass-ceramic structures
JP5703535B2 (ja) * 2006-05-23 2015-04-22 日本電気硝子株式会社 無アルカリガラス基板
US20080057678A1 (en) 2006-08-31 2008-03-06 Kishor Purushottam Gadkaree Semiconductor on glass insulator made using improved hydrogen reduction process
KR101545760B1 (ko) * 2007-10-31 2015-08-21 코닝 인코포레이티드 개선된 기판 조성물 및 반도체-온-절연체 장치를 형성하기 위한 방법

Also Published As

Publication number Publication date
JP2011502358A (ja) 2011-01-20
KR20100090785A (ko) 2010-08-17
US20100224954A1 (en) 2010-09-09
TW201001501A (en) 2010-01-01
WO2009058245A2 (en) 2009-05-07
CN101884100A (zh) 2010-11-10
US8530998B2 (en) 2013-09-10
KR101545760B1 (ko) 2015-08-21
CN101884100B (zh) 2013-05-01
TWI459451B (zh) 2014-11-01
WO2009058245A3 (en) 2009-06-18
EP2212911A2 (en) 2010-08-04

Similar Documents

Publication Publication Date Title
US7456057B2 (en) Germanium on glass and glass-ceramic structures
US7410883B2 (en) Glass-based semiconductor on insulator structures and methods of making same
US7790565B2 (en) Semiconductor on glass insulator made using improved thinning process
KR101291956B1 (ko) 증착된 장벽층을 구비한 유리 절연체 상의 반도체
KR101509267B1 (ko) 유리계 기판을 제조하는 방법 및 이를 채용한 장치
JP2007184581A (ja) 改善されたイオン注入プロセスを用いて作成されたガラス絶縁体上半導体
US20090061593A1 (en) Semiconductor Wafer Re-Use in an Exfoliation Process Using Heat Treatment
US20080057678A1 (en) Semiconductor on glass insulator made using improved hydrogen reduction process
JP5579614B2 (ja) 半導体・オン・インシュレータ装置を形成するための基板組成および方法の改善
CN101371348B (zh) 玻璃和玻璃-陶瓷上锗结构
JP2010098167A (ja) 貼り合わせウェーハの製造方法
US8062956B2 (en) Semiconductor on insulator and methods of forming same using temperature gradient in an anodic bonding process
JPH0878298A (ja) シリコン半導体ウェーハ及びその製造方法
EP2332170A1 (en) Glass-ceramic-based semiconductor-on-insulator structures and method for making the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111027

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120523

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130723

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131023

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20131030

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131125

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20131202

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140617

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140709

R150 Certificate of patent or registration of utility model

Ref document number: 5579614

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees