KR20100090785A - 개선된 기판 조성물 및 반도체-온-절연체 장치를 형성하기 위한 방법 - Google Patents

개선된 기판 조성물 및 반도체-온-절연체 장치를 형성하기 위한 방법 Download PDF

Info

Publication number
KR20100090785A
KR20100090785A KR1020107012001A KR20107012001A KR20100090785A KR 20100090785 A KR20100090785 A KR 20100090785A KR 1020107012001 A KR1020107012001 A KR 1020107012001A KR 20107012001 A KR20107012001 A KR 20107012001A KR 20100090785 A KR20100090785 A KR 20100090785A
Authority
KR
South Korea
Prior art keywords
glass substrate
semiconductor
layer
insulator structure
glass
Prior art date
Application number
KR1020107012001A
Other languages
English (en)
Other versions
KR101545760B1 (ko
Inventor
메o 존 데즈네카
아담 제이 엘리슨
키쇼 피 개드카리
Original Assignee
코닝 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닝 인코포레이티드 filed Critical 코닝 인코포레이티드
Publication of KR20100090785A publication Critical patent/KR20100090785A/ko
Application granted granted Critical
Publication of KR101545760B1 publication Critical patent/KR101545760B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Joining Of Glass To Other Materials (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

반도체-온-절연체 (semiconductor-on-insulater) (SOI) 구조를 제조하기 위한 방법과 장치는 도너 반도체 웨이퍼의 박리 층을 형성하도록 이온 주입 공정에 도너 단결정 반도체 웨이퍼의 주입 표면을 도입시키는 단계; 전기분해를 사용하는 유리 기판에 상기 박리 층의 주입 표면을 본딩시키는 단계를 포함하는데, 여기서 유리 기판의 액상 점도(liquidus viscosity)는 약 100,000 Poise 또는 그 이상이다.

Description

개선된 기판 조성물 및 반도체-온-절연체 장치를 형성하기 위한 방법 {IMPROVED SUBSTRATE COMPOSITIONS AND METHODS FOR FORMING SEMICONDUCTOR ON INSULATOR DEVICES}
관련된 출원들에 대한 상호 참조
본 출원은 여기에서 참조에 의해 통합되는 가특허 출원 U.S. 제 61/001,180호 (2007년 10월 31일)의 우선권의 이익을 주장한다.
본 발명은 반도체-온-절연체 구조를 제조하기 위해 개선된 기판 조성물 및 개선된 공정을 사용하여 반도체-온-절연체 (semiconductor-on-insulater) (SOI) 구조의 제조하는 것에 관한 것이다.
반도체-온-절연체 장치들은 시장 수요의 증가에 따라 더욱 바람직하게 되어 왔다. SOI 기술은 고성능 박박 트랜지스터, 태양 전지, 및 능동 매트릭스 디스플레이와 같은 디스플레이를 위해 점점 중요하게 되었다. SOI 구조는 절연 물질 위에 실리콘과 같은 반도체 물질의 박층을 포함할 수 있다. SOI 제조 및 사후 공정 (예를 들어, 박막 트랜지스터(TFTs)의 제조 동안) 동안의 공정 온도는 기판 물질과 같은 SOI 기준 물질에 의해 제한될 수도 있다.
일부 SOI 용도를 위해 존재하는 유리 기판 물질은 약 650 ℃ 의 변형점(strain point)을 가진다. 이 변형점은 상기 SOI 구조가 도입될 수 있는 사전 공정 및 사후 공정 온도를 제한하고, 또한 상기 한계 SOI 소자(device)에서 특별한 장치 작용에 의존하여 바람직하지 않은 특징들로 귀결될 수 있다. SOG (semiconductor-on-glass) 소자를 위한 하나의 그러한 제조 공정은 조기 주입 공정으로부터 남아 있는 수소 이온(또는, 수소 플러스 헬륨 이온과 같은 다른 이온)을 위해 도입되는 어닐링 공정이다. 상기 유리 기판을 위한 약 650 ℃ 의 변형점은 이온 감소 공정의 최소한 속도 및/또는 질을 제한할 것이다. 더욱이, 상기 유리 기판 변형점 요구는 상업적으로 변형될 수 있는 결합 유형이어야 한다.
박막 트랜지스터(TFTs)의 형성 동안과 같은 사후 공정은 또한 유리 기판의 변형점 상의 제한에 의해 부정적으로 영향받을 수 있다. 높은 전자 이동(빠른 변화 동안) 및 큰 영역에 걸쳐 중요한 TFT 단일성은 귀결되는 SOG 장치(능동 매트릭스 LCD)에서 바람직한 성질이다. 예를 들면, 폴리실리콘이나 단결정 실리콘의 SOG 반도체 물질에 관계없이, 공정 방법은 상대적으로 높은 온도, 예를 들어 약 690 ℃ 이상과 같은 실질적으로 650 ℃ 이상의 높은 온도가 필요하다. TFT 제조 공정은 전형적으로 상당히 증가된 온도를 사용하는 얇은 필름의 연속적인 침착 및 패턴으로 구성된다. 이는 650 ℃ 이상을 초과하는 온도로 가열되는 유리 기판으로 귀결될 수도 있다.
SOI 구조 웨이퍼를 얻는 다양한 방법들은 격자 매칭된(lattice matched) 기판상에 실리콘 (Si)의 에피 성장(epitaxial growth)을 포함한다. 대안적인 공정은 SiO2의 산화물 층이 자라난 또 다른 실리콘 웨이퍼로 단결정 실리콘 웨이퍼를 본딩하는 단계, 이어서 상부 웨이퍼를 아래로, 예를 들면, 단결정 실리콘의 0.05 내지 0.3 ㎛ 층으로 연마나 에칭하는 단계를 포함한다. 추가 방법들은, 수소나 산화물 이온들이 산화물 이온 주입의 경우에서 Si에 의해 탑핑(topping)된 실리콘 웨이퍼에서 매립 산화물 층을 형성하거나 수소 이온 주입의 경우에서와 같은 산화물 층을 가진 또 다른 Si 웨이퍼에 결합되는 얇은 Si 층을 분리 (박리)하기 위해 주입되는 이온-주입 방법들을 포함한다.
이전의 두 가지 방법들은 비용 및/또는 결합 강도와 내구성 용어들에서 만족스러운 구조로 이어지지 않았다. 수소 이온 주입을 수반하는 후자의 방법은, 요구되는 주입 에너지가 산화물 이온 주입의 50%보다 적고 요구되는 사용량이 10의 2승(two orders of magnitude) 만큼 낮기 때문에 일부 주목을 받았고 이전의 방법들보다 이롭다고 여겨져 왔다.
U.S. 제5,374,564호는 열적 과정을 사용하여 기판 위에 단결정 실리콘 필름을 얻기 위한 과정을 개시한다. 평탄한 면을 갖는 실리콘 웨이퍼는 다음 단계들에 도입된다: (i) 실리콘 웨이퍼의 하부 영역과 박형 실리콘 필름을 구성하는 상부 영역을 경계짓는 가스의 초미세-기포의 층을 형성하는 이온들에 의한 실리콘 웨이퍼 표면의 충격에 의한 주입; (ii) 단단한 재료 층 (단열 산화 재료와 같은)을 가지는 실리콘 웨이퍼의 평탄한 면을 접촉; 및 (iii) 이온 충격이 수행되는 상기 온도에서 실리콘 웨이퍼 및 단열 재료의 집합체를 열 처리하는 세번째 단계의 적용을 받는다. 세번째 단계는 초미세-기포에서 효과적인 압력을 방출하고 박형 실리콘 필름과 실리콘 웨이퍼의 나머지 중량 사이의 분리를 위해, 얇은 실리콘 필름과 단열 재료를 함께 결합하기에 충분한 온도를 이용한다. (높은 온도 단계들 때문에, 이 과정은 더 낮은 비용 유리나 유리-세라믹 기판들과 함께 작동하지 않는다.)
U.S. 제7,176,528호는 SiOG 구조를 생산하는 과정을 개시한다. 상기 단계들은: (i) 본딩 표면을 형성하기 위하여 수소 이온 주입 실리콘 웨이퍼 표면을 노출시키는 단계; (ii) 상기 웨이퍼의 본딩 표면을 유리 기판과 접촉시키는 단계; (iii) 상기 웨이퍼 및 유리 기판 사이의 본딩을 촉진하기 위하여 상기 웨이퍼 및 유리 기판에 압력, 온도 및 전압을 인가하는 단계; 및 (iv) 상기 실리콘 웨이퍼로부터 상기 유리 기판 및 실리콘의 박층의 분리가 촉진되도록 상온으로 상기 구조를 냉각시키는 단계를 포함한다.
박리 후의 결과적인 SiO 구조는 실리콘층의 과도한 주입 손상(예를 들어, 무정형 실리콘층의 형성 때문에) 및 잔여 주입 이온(수소와 같은)을 드러낸다. 기판 물질(이 경우의 유리)의 변형점 제한은 이에 따라 어닐링을 통해 이온 감소 공정의 속도 및/또는 물질을 제한할 것이다. 마찬가지로, 변형점 제한은 또한 사후-공정 온도(예를 들어, TFT 제조 동안), 이에 따라 장치 성능 특성에 영향을 미칠 것이다.
따라서, 이 분야에서 상승된 공정 온도를 허용하는 SiO 구조의 제조를 위한 새로운 방법 및 장치의 필요가 있다.
설명의 용이성을 위해, 이하의 논의가 SOI 구조 용어에서 때때로 이뤄질 것이다. SOI 구조의 이 특정한 타입에 대한 기준들이 본 발명의 설명을 가능하게 만들고, 어떤 방법으로든 본 발명의 범위를 제한하는 것을 의도하지 않고, 해석되어서도 안 된다. SOI 약어는 일반적으로, 실리콘-온-절연체 구조를 포함하나 이에 제한되지 않는 반도체-온-절연체 구조를 언급하는 것으로 사용된다. 마찬가지로, SiOG 약어는 일반적으로 실리콘-온-유리 구조를 포함하나 이에 제한되지는 않는 반도체-온-유리 구조를 언급하는 것으로 사용된다. SiOG 명명법은 또한 실리콘-온-유리-세라믹 구조를 포함하나 이에 제한되지는 않는 반도체-온-유리-세라믹 구조를 포함한다고 의도된다. 약어 SOI는 SiOG 구조를 포함한다.
본 발명의 하나 이상 구체예들에 따라, 반도체-온-절연체 (SOI) 구조는 유리 기판; 및 상기 유리 기판에 전기분해를 통해 본딩된 단결정 반도체층을 포함하고, 여기서 상기 유리 기판의 조성물은 그 액상 점도(liquidus viscosity)가 약 100,000 Poise 또는 그 이상(greater than)이다. 상기 유리 기판의 200 Poise 온도는 약 1675℃ 이하(below)이다.
유리 기판의 변형점(strain point)은 약 690℃ 이상과 같은 약 650℃ 이상이고, 또는 710℃ 이상이다.
본 발명의 하나 이상 구체예들에 따라, 반도체-온-절연체를 형성하는 방법 및 장치로서: 상기 도너 반도체 웨이퍼의 박리층을 형성하기 위해 이온 주입 공정에 도너 단결정 반도체 웨이퍼의 주입 표면을 도입시키는 단계; 및 전기분해를 사용하여 유리 기판에 박리층의 상기 주입 표면을 본딩시키는 단계를 포함하고, 상기 중에서 적어도 하나는: 유리 기판의 액상 점도(liquidus viscosity)가 약 100,000 Poise 또는 그 이상이고; 및 상기 유리 기판의 변형점은 약 650℃ 이상, 약 690℃ 이상, 약 700℃ 이상, 약 710℃ 또는 그 이상이다.
상기 유리는 융합(fusion) 형성가능할 수 있는데, 상기 방법 및 장치는: 상기 도너 반도체 웨이퍼로부터 상기 박리층을 분리하고, 이에 따라 상기 박리층의 벽개면(cleaved surface)을 노출시키는 단계; 및 상기 이온 주입 단계로부터 잔여 이온들을 감소시키기 위한 시간 동안 상기 박리층 및 상기 유리 기판 둘 다를 700℃ 이상의 온도까지 상승시키는 것에 의해 상기 박리층을 어닐링하는 단계를 더욱 제공할 수 있다.
상기 어닐링 단계는 상기 이온 주입 단계로부터 잔여 이온들을 감소시키기 위한 시간 동안 상기 박리층 및 상기 유리 기판 둘 다를 850℃ 이상의 온도까지 상승시키는 것을 포함할 수 있다. 상기 방법은 상기 유리 기판을 결정화하기 위한 시간 동안 상기 박리층 및 상기 유리 기판 둘 다를 1000℃ 이상의 온도까지 상승시키는 것을 포함하는 추가 열처리 공정을 더욱 포함할 수 있다.
산화물 기준의 배치로부터 몰 퍼센트로 계산될 때, 상기 유리 기판의 조성물은 64-72%의 SiO2, 9-16.5%의 Al2O3, 0-5%의 B2O3, 0.5-7.5%의 MgO, 1-10%의 CaO, 0-4.5%의 SrO, 0-7%의 BaO, 및 0-9%의 (La2O3 + Y2O3 + Re2O3)이다. 몰퍼센트에 있어 MgO, CaO, SrO, BaO, 및 3La2O3의 합(sum)을 Al2O3으로 나눈 값은 약 1.10 또는 그 이상일 수 있다. 대안으로 또는 추가적으로, (RO + 1.5*RE2O3)/Al2O3은 약 0.85 및 1.2 사이일 수 있다. 상기 Re는 Sc, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 그들의 혼합물로 구성되는 그룹으로부터 선택되는 희토류(rare earth)이다.
상기 유리 기판의 조성물은 대안으로 또는 추가적으로 산화물 기준 배치로부터 몰%로 계산될 때, 20 몰%를 초과하지 않는 전체 양에서 MgO, CaO, SrO, BaO, B2O3, Ta2O5, TiO2, ZrO2, HfO2, SnO2, P2O5, ZnO, Sb2O3, As2O3, SnO2로 구성되는 그룹으로부터 선택되는 하나 이상의 개질(modifying) 산화물을 15%까지 포함할 수 있다.
상기 단결정 반도체층은 실리콘 (Si), 게르마늄-도핑된 실리콘 (SiGe), 실리콘 카바이드 (SiC), 게르마늄 (Ge), 갈륨 비소 (GaAs), GaP, 및 InP로 구성되는 그룹으로부터 선택된다.
상기 유리 기판은 순차로 벌크 층, 증진된 양이온 농도 층, 감소된 양이온 농도 층을 포함하며, 상기 증진된 양이온 농도 층은 이동의 결과로서 상기 감소된 양이온 농도 층으로부터 실질적으로 모든 개질 양이온을 포함하고; 및 도체 또는 반도체 산화물층은 상기 기판의 상기 감소된 양이온 농도 층과 상기 단결정 반도체 층 사이에 위치된다.
다른 양상, 특징들, 이점들 등은 여기 본 발명의 기술이 수반되는 도면들과 함께 개시될 때, 그 분야의 당업자에게 명확해질 것이다.
본 발명의 다양한 측면을 설명할 목적상, 이제 바람직한 도면 형태로 나타낸다. 그러나, 본 발명은 보여지는 정확한 배치 및 수단들에 제한되는 것은 아니라고 이해되어야 한다.
도 1 은 본 발명의 하나 이상 구체예들에 따라 SOI 소자(device)를 설명하는 블록(block) 다이어그램이다;
도 2, 3, 4, 및 5는 도 1의 SOI를 주입하는데 사용하기 위한 적절한 많은 유리 기판을 위한 상기 조성물, 및 상기 성질을 정의하는 표로 나타낸(tabular) 데이터이다;
도 6, 7, 및 8은 도 1의 SOG 소자가 형성되는 기준 SOI 구조를 생산하기 위해 본 발명의 과정들을 사용하여 형성되는 중간 구조를 설명하는 블록 다이어그램이다;
도 9는 도 8의 중간 구조의 반도체 층에서 이온 불순물을 감소하기 위해 수행될 수 있는 열처리 공정을 설명하는 그래프이다; 그리고
도 10 은 도 1의 SOG 소자가 형성되는 기준 SOI 구조를 생산하기 위해 본 발명의 과정들을 사용하여 형성되는 추가 중간 구조를 설명하는 블록 다이어그램이다.
도면에 있어서, 동일한 숫자는 동일한 요소를 지칭하며, 본 발명의 하나 이상 구체예들에 따른 SOI 소자 (100)가 도 1에서 보여지고 있다. SOI 소자는 유리 기판 (102), 반도체 층 (104), 및 하나 이상의 추가 소자 층 (106)을 포함한다. 예로서, 하나 이상의 추가 소자 층 (106)은 하나 이상의 얇은 필름 트랜지스터, 박막 트랜지스터(TFTs) 및/또는 다른 전기 소자들을 정의할 수도 있다.
SOI 소자 (100)는 유기 발광 (OLED) 디스플레이 및 액정 표시 장치 (LCD), 집적 회로, 광기전력 소자 등을 포함하는 디스플레이들을 사용하기 위하여 적용된다.
이하 상세한 설명에서 더욱 상세히 설명될 것이고, 유리 기판 (102)은 높은 변형점, 높은 액상 점도, 및/또는 낮은 200 Poise 온도와 같은 바람직한 열적 특성을 나타내며, 이는 제조 공정 향상 및/또는 SOI 소자 (100)의 귀결 성능 특성에 공헌할 수 있다. 추가로, 유리 기판 (102)은 실질적으로 부드럽고 단일한 연신된(as-drawn) 표면 (유리 기판의 단일성을 향상시키기 위한 사후 공정 없이 유리 시트를 드로잉(drawing)한 후에 존재하는 상기 기판)과 같은 바람직한 물리적 특성을 나타낸다. 바람직한 연신된 표면은 이하에서 더욱 상세히 설명될 융합 형성가능할 유리 조성물을 사용하는 것에 의해 얻어질 수도 있다.
반도체 재료 층 (104)은 실질적으로 단-결정 재료의 형태일 수 있다. "실질적으로" 용어는 반도체 재료들이 보통 격자 결함이나 약간의 결정입계와 같은 본질적으로 또는 의도적으로 추가된 적어도 일부의 내부 또는 표면 결함을 포함한다는 사실을 고려하기 위하여 층 (104)을 묘사하는데 사용된다. 용어는 실질적으로 또한 특정 도펀트(dopant)들이 반도체 재료의 결정 구조를 왜곡할 수 있거나, 이에 영향을 미칠 수 있다는 사실을 반영한다.
논의의 목적상, 반도체 층 (104)은 실리콘으로부터 형성된다고 가정된다. 그러나, 반도체 재료는 실리콘-계 반도체이거나 III-V, II-IV, II-IV-V, 등 반도체들의 분류와 같은 어느 다른 반도체 타입일 수 있다고 여겨진다. 이러한 재료의 예들은: 실리콘 (Si), 게르마늄-도핑된 실리콘 (SiGe), 실리콘 카바이드 (SiC), 게르마늄 (Ge), 갈륨 비소 (GaAs), GaP, 및 InP을 포함한다.
유리 기판은 약 0.5 mm 내지 약 3 mm의 범위와 같은, 약 0.1 mm 내지 약 10 mm 범위에서 두께를 갖는다. 어떤 SOG 구조를 위해, 약 1 ㎛와 동일하거나 더욱 큰 두께를 갖는 단열 층들이 예를 들어, 실리콘/실리콘 다이옥사이드/실리콘 구성을 갖는 표준 SOG 구조가 높은 주파수에서 작동할 때 발생하는 기생 용량성 효과(parasitic capacitive effects)를 피하기 위해 바람직하다. 일반적으로 유리 기판 (102)은, 상기 SOI (100)를 생산하기 위한 중간 구조상에 형성된 연이은 공정뿐만 아니라 상기 본딩 공정 단계를 통해 상기 반도체 층 (104)을 지지하기 위해 충분히 두꺼워야 한다. 비록 유리 기판 (102)의 두께를 제한하는 이론적 상한은 없지만, 상기 지지 기능을 위해 필요하거나 한계 SOI 소자 (100)를 위해 바람직한 두께는 유리 기판 (102)의 두께가 증가할수록 SOI 소자 (100)를 형성하는 공정 단계의 최소한 어느 것을 달성하기 더 어려워지므로 이롭지 않을 수 있다.
유리 기판 (102)은 산화 유리로부터 형성될 수도 있다. 유리 기판 (102)의 변형점은 바람직하게 약 690℃ 이상과 같은 약 650℃ 이상이고, 및/또는 약 700℃ 또는 약 710℃ 이상이다. 유리 기판 (102)은 대안으로 또는 추가적으로 약 100,000 Poise 이상의 액상 점도를 가질 수 있다. 유리 기판 (102)의 변형점은 유리의 개질 성분을 낮추고 상기 실리카 성분을 증가시키는 것에 의해 증가될 수도 있으나, 이는 또한 융해하기 위해 필요한 온도 및 높은 질의 용해를 위해 미세한 유리 기판 (102)을 높인다. 이 온도는 종종 200 Poise 온도에 관한 것이다. 따라서 일반적으로, 변형점이 높아질수록 200 Poise 온도도 높아지고, 내화물(refractory)의 부식을 가속화하며, 에너지 소비, 및 전체 비용을 증가시킨다. 따라서, 유리 기판 (102)의 변형점 및 용해성(meltability) 사이에는 상충(tradeoff)이 있다. 유리 기판 (102)의 200 Poise 온도는 바람직하게 약 1675℃ 이하이다.
산화 유리 기판 (102)은 실리카-계일 수 있다. 상기 언급된 변형점, 액상 점도, 및/또는 200 Poise 온도의 어느 하나 이상을 성취하기 위해, 유리 기판 (102)의 조성물은 조절될 수도 있다.
도 2-3을 참조하여, 많은 유리 기판 (102), 즉 유리 A- 유리 T의 조성물을 설명한다. 상기 유리 기판 (102)의 조성물은 산화물 기준의 배치로부터 몰 퍼센트로 계산될 때, 64-72%의 SiO2, 9-16.5%의 Al2O3, 0-5%의 B2O3, 0.5-7.5%의 MgO, 1-10%의 CaO, 0-4.5%의 SrO, 0-7%의 BaO, 및 0-9%의 (La2O3 + Y2O3 + Re2O3)일 수 있다. 상기 Re는 Sc, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 그들의 혼합물로 구성되는 그룹으로부터 선택되는 희토류이다. SiO2는 유리 기판 (102)의 네트워크 형성 (network-forming) 요소로서 제공된다. SiO2 성분이 약 60 몰% 이하로 내려갈 때, 화학적 저항이 부정적으로 영향받을 수 있고, 변형점은 낮아질 수 있다. SiO2 수준(level)이 약 85%를 초과할 때, 액상 및 용해 온도는 바람직한 수준에 접근하거나 초과할 수 있고, 제조 시트 유리의 결과에 상당히 영향을 미칠 수 있다.
Al2O3 유리 성분은 특히 네트워크-개질 성분의 존재에서, 유리 기판 (102)의 열 및 실투(devitrification) 저항을 증진시키는 상기 유리 네트워크를 더욱 안정화시키기 위해 제공된다. Al2O3 수준이 10 몰% 미만으로 떨어질 때, 실투가 쉽게 발생한다. 만일 유리 기판 (102)이 25 몰% 이상의 Al2O3를 포함할 때, 액상 온도는 1300℃를 초과하고, 유리는 산 분해(degradation)하기 쉽게 된다.
Re2O3 유리 성분은 액상과 200 Poise 온도가 감소하는 동안 기본 알루미노실리케이트(aluminosilicate) 유리의 높은 변형점을 유지한다. 만일 유리 기판 (102)이 약 4 몰% 이하의 Re2O3를 포함한다면, 그 물질은 고 변형점 조성물에 대하여 일반적인 용해 및 성형을 하기에 너무 내화성이 된다.
너무 많은 Re2O3는 변형점을 감소시키고 열 팽창 계수(CTE)를 증가시킬 수 있다. 약 42 ppm이나 그 이하의 CTE를 갖는 것이 바람직하다. 일반적으로 개질 산화물(바람직하게 La2O3를 포함하는)의 전체 양은 유리 네트워크의 구조적 인테그리티(integrity) 및 이에 따른 바람직한 높은 변형점을 유지하기 위해 알루미나의 양을 초과해서는 안 된다.
최고의 성질(낮은 CTE 및 액상 온도)은 보통 (RO + 1.5*RE2O3)/Al2O3에 의해 주어진 개질제(modifier) 대 알루미나 비가 알칼리토 산화물(alkaline earth oxides)의 구성에 따라, 1에 근사하고, 0.85와 1.2 사이에 있을 때 얻어진다. 도 2-4의 조성물을 사용하여, MgO, CaO, SrO, BaO, 및 몰비로 Al2O3에 의해 분리된 3La2O3의 합은 약 1.10 또는 그 이상일 수 있다.
어떠한 수의 플럭스(fluxes) (예를 들어, 개질 산화물)은 바람직한 특성을 주기 위해 유리 배치에 추가될 수도 있다. 이 플럭스가 천연(native) 유리의 변형점을 낮출 수 있는 한편, 다음 목적들: CTE를 높이는 것, 액상 온도를 낮추는 것, 컴팩션(compaction)을 위해 바람직한 변형점을 얻는 것, 특정한 파장에서의 흡수, 용해의 실시, 밀도를 변화시키는 것, 또는 내구성을 변화시키는 것의 일부 또는 모두를 위해 종종 유용하다. 어떠한 산화물이 유리의 물리적 또는 화학적 특성을 갖는 효과는 일반적으로 알려져 있다. 예를 들면, B2O3는 점도를 낮추고 용해 실시를 제공하는 요소이다. MgO 및/또는 CaO의 추가는 동등한 Al2O3 추가에 의해 맞춰질 때 상당히 변형점을 낮추지 않고도 액상 온도를 감소시키는 것으로 알려져 있다. 마찬가지로 BaO 및/또는 SrO는 또한 액상 온도를 낮추는 것에 유용하고, 유리의 화학적 저항을 개선하고 실투의 저항을 개선하는 것으로 알려져 있다 -- 그러나 MgO 또는 CaO보다 CTE를 더 빠르게 증가시키는 경향이 있다. ZnO는 실투의 저항뿐만 아니라 완충된(buffered) 불산(hydrofluoric acid)의 저항을 증가시키는 것으로 알려져 있다. As2O3, Sb2O5, CeO2, SO3, SnO2, 할라이드(halides) 및 다른 알려진 미세의 요소들은 유리의 기포(bubbles)를 감소시키기 위해 배치(batch)에 추가될 수도 있다.
RO로 표현되는 개질 산화물의 형태에서 플럭스는 20%의 양까지 또는 용해도(solubility)에 의해 제한되는 만큼 추가될 수도 있다. 바람직하게 플럭스는 15 몰%의 양으로 추가된다. 개질 산화물은 알칼리 금속, 알칼리토 금속, 전이금속뿐만 아니라 란탄족의 산화물로부터 선택될 수도 있다. 특별한 예들은 ZrO2, HfO2, MgO, CaO, SrO, BaO, As2O3 , SnO2, Li2O, GeO2, Ga2O3, Sb2O3, P2O5 및/또는 B2O3를 포함한다. 바람직한 구체예에서, R은 알칼리토 성분인 Mg, Ca, Sr, 또는 Ba 일 수 있다.
평판 패널 디스플레이(flat panel display) 장치를 위해 사용되는 유리를 위해서는 개질 산화물이 바람직하다고 알려져 있다. 그러나, AlN과 같은 질화물(nitrides)을 갖는 개질, 또는 F- 와 같은 할로겐을 갖는 개질은 단독으로 또는 개질 산화물과 혼합하여 특별한 용도에 적용될 수 있다. 그러한 경우에, 전체 개질제의 양은 여전히 20 몰%를 초과해서는 안 되고 바람직하게 15 몰% 이하여야 한다. 마찬가지로, LCD 디스플레이의 기판으로서 사용되는 유리는 알카리-프리(alkali-free)가 바람직하다고 하더라도, 그러한 제한은 다른 사용을 위해 바람직하지 않다.
도 4-5를 참조하여, 유리 A- 유리 T로 표현된 유리 기판(102)의 많은 다른 특징이 설명될 것이다. 비-실리카-계 유리는 본 발명의 하나 이상의 구체예에서 설명되나, 일반적으로 그들의 높은 비용 및/또는 낮은 성능 특성 때문에 유리하지 않다. 마찬가지로, 용도에 있어서 예를 들어 실리콘-계가 아닌 반도체 재료를 사용하여 SOG 구조를 사용하는 박막 트랜지스터(TFTs)에 있어서, 예를 들어 비산화 유리의 산화계가 아닌 유리 기판이 바람직할 것이나, 일반적으로 그들의 높은 비용 때문에 유리하지 않다.
하나 이상의 구체예에서 이하에서 더욱 상세히 설명되는 것처럼, 유리 기판(102)은 그들에 결합되는 층(104)의 하나 이상 반도체 재료(예를 들어, 실리콘, 게르마늄 등)의 열 팽창 계수(CTE)에 매치되도록 구성된다. CTE 매치는 증착 (deposition) 공정의 열 순환 동안의 바람직한 기계적 성질을 보장한다.
예를 들어, 디스플레이 적용의 어떠한 적용을 위해, 유리 기판(102)은 가시, UV 근처, 및/또는 IR 파장 범위에서 투명(transparent)하고, 예를 들어, 유리 기판(102)은 350nm 내지 2 ㎛ 파장 범위에서 투명하다.
이제 도 6-10을 참조하여, SOI 소자 (100)가 형성되는 것으로부터 SOG 구조 (101) (도 10)를 생산하기 위해 형성될 수 있는 중간(intermediate) 구조 및 실행될 수 있는 공정을 설명한다. 먼저 도 6을 보면, 도너 반도체 웨이퍼 (120)의 주입 표면 (121)은 유리 기판 (102)에 본딩하기 적합한 상대적으로 평평하고 단일한 주입 표면 (121)을 생산하기 위한 예를 들어 연마, 세정 등에 의하여 제조된다. 논의의 목적상, 반도체 웨이퍼 (120)는 비록 상기 기술한 것처럼 어느 다른 적합한 반도체 전도체 재료가 수용될 수도 있으나, 실질적으로 단결정 실리콘 웨이퍼일 수 있다.
박리 층 (122)은 도너 반도체 웨이퍼 (120)의 주입 표면 (121) 아래 취약해진 영역(weakened region)을 형성하기 위한 하나 이상 이온 주입 공정에 주입 표면 (121)을 도입함으로써 형성된다. 본 발명의 구체예들이 박리 층 (122)을 형성하는 어느 특정한 방법에 제한되는 것은 아니지만, 하나의 적합한 방법은 도너 반도체 웨이퍼 (120)의 주입 표면 (121)이 도너 반도체 웨이퍼 (120)에서 박리 층 (122)의 형성을 적어도 시작하기 위한 수소 이온 주입 과정이 적용될 수 있다는 것을 제시한다. 주입 에너지는 예를 들어 약 300-500 nm 사이와 같은 박리 층 (122)의 일반적인 두께를 달성하기 위해 종래의 기술들을 사용하여 적용될 수 있다. 한 예를 들면, 기타 이온들이나 이들의 다중 이온이 예를 들어 박리를 위한 문헌에서 알려진 붕소 + 수소, 헬륨 + 수소, 또는 기타 이온들과 같이 이용될 수 있으나, 수소 이온 주입이 수용될 수 있다. 또한, 기타 알려지거나 이후 박리 층 (122)을 형성하기에 적합하도록 개발되는 기술이 본 발명의 사상 및 범위로부터 벗어나지 않고 수용될 수 있다.
도너 반도체 웨이퍼 (120)는 예를 들면, 주입 표면 (121) 상의 수소 이온 농도를 감소하도록 처리될 수 있다. 예를 들면, 도너 반도체 웨이퍼 (120)는 세척 또는 세정될 수 있고 박리 층 (122)의 주입 도너 표면 (121)은 마일드한 산화에 적용될 수 있다. 마일드한 산화 처리들은 산소 플라즈마에서 처리, 오존 처리, 과산화 수소, 과산화 수소 및 암모니아, 과산화 수소 및 산으로 처리 또는 이들 공정의 조합을 포함할 수 있다. 이러한 처리 중에 수소 종결된(terminated) 표면 그룹들은 히드록실 기(hydroxyl group)로 산화되고, 이는 차례로 또한 실리콘 웨이퍼의 표면을 친수성으로 만드는 것으로 기대된다. 상기 처리는 산화물 플라즈마를 위해 실온에서, 암모니아 또는 산 처리들을 위해 25-150 ℃ 사이의 온도에서 수행될 수 있다.
도 7-8을 참조하면, 유리 기판 (102)은 전기분해 과정을 사용하여 박리 층 (122)에 결합될 수 있다. 적합한 전기분해 본딩 과정이 U.S. 제 7,176,528호에 개시되어 있고, 전체 개시가 여기에 참조문헌으로 포함된다. 이러한 공정의 부분들이 아래에 기술된다. 본딩 과정에서, 유리 기판 (102) (및 만일 이미 처리되지 않았다면 박리 층 (122))의 적절한 표면 세정이 수행될 수 있다. 하나 이상의 구체예에서, 유리 기판은 박리 층 (122)이 본딩된 연신된 표면을 포함한다. 도 2-4 및 상기 논의에서 설명된 유리의 조성물은 융합 형성가능한 성질에 바람직하고 표면 거칠기, 표면 매끈함, 표면 단일성 등을 개선시키기 위해 중요한(또는 어느 것이든) 사후 공정 없이 본딩을 위해 적절한 연신된 표면을 생산할 수 있다고 발견되었다.
그 후에, 중간 구조는 도 7에서 도식적으로 설명된 방식을 달성하기 위해 직접적이거나 간접적으로 접촉한다. 접촉 전이나 후에, 도너 반도체 웨이퍼 (120), 박리 층 (122), 및 유리 기판 (102)을 포함하는 구조(들)은 상이한 온도 구배 하에서 가열된다. 유리 기판 (102)은 도너 반도체 웨이퍼 (120) 및 박리 층 (122)보다 더 높은 온도로 가열될 수 있다. 한 예를 들면, 유리 기판 (102) 및 도너 반도체 웨이퍼 (120) (및 박리 후 (122)) 사이의 온도 차이는, 비록 차이가 약 100 내지 약 150℃ 만큼 높을 수 있으나, 적어도 1℃이다. 이 온도 차이는, 그것이 열 응력 때문에 반도체 웨이퍼 (120)로부터 박리 층 (122)의 차후 분리를 촉진시키기 때문에 도너 반도체 웨이퍼 (120) (실리콘의 CTE에 매치되는 것과 같은)의 그것에 매치되는 열 팽창 계수 (CTE)를 갖는 유리에 바람직하다.
일단 유리 기판 (102) 및 도너 반도체 웨이퍼 (120) 사이에 온도 차이가 안정화되면, 기계적 압력이 중간 조립체에 적응된다. 압력 범위는 약 1 내지 약 50 psi 사이일 수 있다. 더 높은 압력들, 예를 들어, 100 psi 이상의 압력의 적용은 유리 기판 (102)의 균열을 초래할 수 있다.
유리 기판 (102) 및 도너 반도체 웨이퍼 (120)는 유리 기판 (102) 변형점의 약 +/- 150℃ 이내의 온도로 선택될 수 있고, 바람직하게는 700℃ 이상이다.
다음으로, 전압은, 예를 들면 양극에서 도너 반도체 웨이퍼 (120) 및 음극 유리 기판 (102)을 갖는 중간 조립체(intermediate assembly)를 가로질러 인가된다. 상기 중간 조립체는 일정 시간 (예를 들어, 대략 1 시간 이하) 동안 상기 조건들 하에서 유지되고, 전압이 제거되고 중간 조립체가 실내 온도로 냉각되도록 한다.
도 8를 참조하면, 냉각 전, 중 및/또는 후에 도너 반도체 웨이퍼 (120) 및 유리 기판 (102)이 분리되며, 이는 만일 이들이 이미 완전히 자유롭게 되지 않았다면, 박리층에 결합된 도너 반도체 층 (120)의 반도체 재료로 형성된 상대적으로 얇은 박리 층 (122)을 가진 유리 기판 (102)을 얻기 위해 일부 필링(peeling) 단계를 포함할 수도 있다. 분리는 열 응력에 기한 박리 층 (122)의 파열(fracture)을 통해 이루어질 수도 있다. 대안으로 또는 추가로, 워터젯 컷팅(water jet cutting) 또는 화학적 에칭과 같은 기계적 응력들이 분리가 용이하도록 사용될 수도 있다.
유리 기판 (102)에 본딩된 박리 층 (122)으로부터의 분리는 가열 및/또는 냉각 과정에 의한 것과 같이, 도너 반도체 웨이퍼 (120) 내에 취약 영역(zone of weakness) 스트레스의 적용(application)을 통해 성취된다. 가열 및/또는 냉각 공정의 특성들이 유리 기판 (102)의 변형점 적용으로 확립된다는 것에 주목해야 한다. 본 발명이 어느 특정한 작동 이론에 제한되는 것은 아니지만, 상대적으로 낮은 변형점을 갖는 유리 기판 (102)이 도너 반도체 웨이퍼 (120) 및 유리 기판 (102)의 각각 온도들이 떨어지거나 냉각 중에 떨어졌을 때 분리를 용이하게 한다고 믿어진다. 마찬가지로, 상대적으로 낮은 변형점들을 갖는 유리 기판 (102)이 도너 반도체 웨이퍼 (120) 및 유리 기판 (102)의 각각 온도들이 상승하거나 가열 동안에 상승했을 때 분리를 용이하게 한다고 믿어진다. 도너 반도체 웨이퍼 (120) 및 유리 기판 (102)의 분리는 그들의 각각 온도들이 실질적으로 올라가거나 떨어지지도 (예를 들어, 어떤 정상 상태(steady state) 또는 드웰(dwell) 상황에서) 않는 경우에 또한 발생할 수 있다.
전압 전위의 적용은 유리 기판 (102)에서 알칼리나 알칼리 토류 금속 이온이 반도체/유리 경계면(interface)으로부터 유리 기판 (102)으로 떨어져 움직이도록 한다. 보다 상세하게는, 실질적으로 모든 개질 양이온들을 포함하는 유리 기판 (102)의 양이온들은 반도체/유리 경계면의 더 높은 전압 전위로부터 이동하여: (1) 반도체/유리 경계면에 인접한 유리 기판 (102)에서 감소된 양이온 농도 층 (112); 및 (2) 감소된 양이온 농도 층 (112)에 인접한 유리 기판 (102)의 증진 양이온 농도 층 (112)을 형성한다. 이것은 많은 기능들을 달성한다: (i) 알칼리 또는 알칼리 토류 금속 이온 자유 경계면 (또는 층) (112)는 유리 기판 (102)에서 형성된다; (ii) 알칼리 또는 알칼리 토류 금속 이온 증가된 인터페이스 (또는 층) (112)는 유리 기판 (102)에서 형성된다; (iii) 산화물 층 (116)은 박리 층 (122) 및 유리 기판 (102) 사이에서 형성된다; 그리고 (iv) 유리 기판 (102)은 매우 반응성 있게 되고 상대적으로 낮은 온도들에서 열의 적용으로 강하게 박리 층 (122)에 결합한다.
도 8에 설명된 예에서, 전기분해 공정으로부터 귀결되는 중간 구조는 순차로: 벌크 유리 기판 (118) (유리 기판(102)에서); 개선된 알카리 또는 알카리토 이온 층(114) (유리 기판(102)에서); 감소된 알카리 또는 알카리토 이온 층(112) (유리 기판(102)에서); 산화 층(116); 및 박리 층 (122)을 포함한다.
분리 후에, 도 8의 기본 귀결 구조는 유리 기판(102) 및 여기에 본딩된 반도체 재료의 박리 층 (122)을 포함한다. 일반적으로 박리 후의 SOI 구조의 벽개면(123) 및 박리 층 (122)은 이온 주입 공정 (도 6), 및 실리콘 층 (예를 들어, 무정형 실리콘 층의 형성 때문에)의 다른 주입 손상으로부터 남아 있는 이온의 초과 농도를 나타낼 수도 있다. 어떤 경우에, 무정형 실리콘 층은 두께에서 50-150 nm의 순서일 수 있다.
따라서, 도 9를 참조하여, 박리 층 (122)은 이온 주입 공정으로부터 잔여 이온을 감소시키기 위한 시간 동안 최소한 700℃(존재하는 공정들의 660℃ 초과)의 온도로 박리 층 (122) 및 유리 기판(102) 둘 다를 증가시키는 것에 의해 어닐(annealed)될 수도 있다. 어닐링 단계는 최소한 850℃의 온도로 박리 층 (122) 및 유리 기판(102) 둘 다를 증가시키는 것을 포함할 수도 있다. 추가 열처리 공정은 유리 기판(102)을 결정화시키기 위한 시간 동안 최소한 1000℃의 온도로 박리 층 (122) 및 유리 기판(102) 둘 다를 증가시키는 것을 포함할 수도 있다.
도 10을 참조하여, 공정은 추가로 또는 대안으로 연마 및/또는 다른 종결(finishing) 단계에 반도체 층 (104)의 표면 (123)을 도입시키는 단계를 포함한다. 연마 단계의 이점은 연마되는 표면 아래로 표면 (123)을 연마하는 것에 의해 반도체 층 (104)으로부터 추가 재료를 제거하는 것이다. 연마 단계는 실리카계 슬러리 또는 반도체 산업의 분야에서 알려진 동일한 재료를 사용하여 표면 (123)을 버프(buff)하기 위해 연마(또는 버핑(buffing)) 장비를 사용하는 것을 포함할 수 있다. 이 연마 공정은 그 분야에서 잘 알려진 결정적 연마 기술일 수 있다. 연마 공정을 뒤따라, 남아 있는 반도체 층 (104)은 에칭 단계 단독에 의해 얻어지는 것보다 실질적으로 더 얇고 및/또는 부드러울 수 있다.
본 발명이 여기에서 특정한 구체예들의 기준과 함께 설명되었으며, 이러한 구체예들은 단지 본 발명의 원리 및 적용의 실례가 되는 것으로 이해되어야 한다. 따라서 그것은 수많은 변형들이 실례가 되는 구체예들로 만들어질 수 있고 다른 방식들이 첨부되는 청구항들에서 정의되는 바와 같은 본 발명의 사상 및 범위로부터 벗어나지 않고 고안될 수 있다고 이해되어야 한다.

Claims (29)

  1. 반도체-온-절연체 (semiconductor-on-insulater) (SOI) 구조로서, 상기 구조는,
    유리 기판; 및
    상기 유리 기판에 전기분해를 통해 본딩된 단결정 반도체층을 포함하며, 여기서 상기 유리 기판의 조성물은 그 액상 점도(liquidus viscosity)가 약 100,000 Poise 또는 그 이상이 되도록 하는 것을 특징으로 하는 반도체-온-절연체 구조.
  2. 청구항 1에 있어서, 상기 유리 기판의 변형점(strain point)은 약 650℃ 이상인 것을 특징으로 하는 반도체-온-절연체 구조.
  3. 청구항 1에 있어서, 상기 유리 기판의 변형점은 약 690℃ 이상인 것을 특징으로 하는 반도체-온-절연체 구조.
  4. 청구항 1에 있어서, 상기 유리 기판의 변형점은 약 710℃ 이상인 것을 특징으로 하는 반도체-온-절연체 구조.
  5. 청구항 1에 있어서, 상기 유리 기판의 200 Poise 온도는 약 1675℃ 이하인 것을 특징으로 하는 반도체-온-절연체 구조.
  6. 청구항 1에 있어서, 상기 유리 조성물은 산화물 기준의 배치(batch)로부터 몰 퍼센트로 계산될 때, 64-72%의 SiO2, 9-16.5%의 Al2O3, 0-5%의 B2O3, 0.5-7.5%의 MgO, 1-10%의 CaO, 0-4.5%의 SrO, 0-7%의 BaO, 및 0-9%의 (La2O3 + Y2O3 + Re2O3)인 것을 특징으로 하는 반도체-온-절연체 구조.
  7. 청구항 6에 있어서, 상기 몰퍼센트에 있어 MgO, CaO, SrO, BaO, 및 3La2O3의 합(sum)을 Al2O3으로 나눈 값이 약 1.10 또는 그 이상인 것을 특징으로 하는 반도체-온-절연체 구조.
  8. 청구항 6에 있어서, 상기 (RO + 1.5*RE2O3)/Al2O3은 0.85 및 1.2 사이인 것을 특징으로 하는 반도체-온-절연체 구조.
  9. 청구항 6에 있어서, 상기 Re는 Sc, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물로 구성되는 그룹으로부터 선택되는 희토류(rare earth)인 것을 특징으로 하는 반도체-온-절연체 구조.
  10. 청구항 6에 있어서, 상기 유리 기판 조성물은 산화물 기준의 배치로부터 몰 퍼센트로 계산될 때, 20 몰 퍼센트를 초과하지 않는 전체 양에서 MgO, CaO, SrO, BaO, B2O3, Ta2O5, TiO2, ZrO2, HfO2, SnO2, P2O5, ZnO, Sb2O3, As2O3, SnO2로 구성되는 그룹으로부터 선택되는 하나 이상의 개질(modifying) 산화물을 15%까지 포함하는 것을 특징으로 하는 반도체-온-절연체 구조.
  11. 청구항 1에 있어서, 상기 단결정 반도체층은 실리콘 (Si), 게르마늄-도핑 실리콘(Ge), 갈륨 비소 (GaAs), GaP, 및 InP로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 반도체-온-절연체 구조.
  12. 청구항 1에 있어서, 상기 유리 기판은 순차로 벌크 층, 증진된(enhanced) 양이온 농도 층, 감소된 양이온 농도 층을 포함하며, 상기 증진된 양이온 농도 층은 이동의 결과로서 상기 감소된 양이온 농도 층으로부터 실질적으로 모든 개질 양이온을 포함하고; 및 도체 또는 반도체 산화물층은 상기 기판의 상기 감소된 양이온 농도 층과 상기 단결정 반도체 층 사이에 위치하는 것을 특징으로 하는 반도체-온-절연체 구조.
  13. 청구항 1에 있어서, 상기 단결정 반도체 층은 유리 기판의 연신된(as-drawn) 표면에 전기분해를 통해 결합되는 것을 특징으로 하는 반도체-온-절연체 구조.
  14. 상기 도너 반도체 웨이퍼의 박리층을 형성하기 위해 이온 주입 공정에 도너 단결정 반도체 웨이퍼의 주입 표면을 도입시키는 단계; 및
    전기분해를 사용하여 유리 기판에 박리층의 상기 주입 표면을 본딩시키는 단계를 포함하고, 상기 유리 기판의 액상 점도(liquidus viscosity)는 약 100,000 Poise 또는 그 이상인 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  15. 청구항 14에 있어서, 상기 도너 반도체 웨이퍼로부터 상기 박리층을 분리하고, 이에 따라 상기 박리층의 벽개면(cleaved surface)을 노출시키는 단계; 및
    상기 이온 주입 단계로부터 잔여 이온들을 감소시키기 위한 시간 동안 상기 박리층 및 상기 유리 기판 둘 다를 700℃ 이상의 온도까지 상승시키는 것에 의해 상기 박리층을 어닐링하는 단계를 더욱 포함하는 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  16. 청구항 15에 있어서, 상기 어닐링 단계는 상기 이온 주입 단계로부터 잔여 이온들을 감소시키기 위한 시간 동안 상기 박리층 및 상기 유리 기판 둘 다를 850℃ 이상의 온도까지 상승시키는 것을 포함하는 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  17. 청구항 15에 있어서, 상기 유리 기판을 결정화하기 위한 시간 동안 상기 박리층 및 상기 유리 기판 둘 다를 1000℃ 이상의 온도까지 상승시키는 것을 포함하는 추가 열처리 공정을 더욱 포함하는 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  18. 청구항 14에 있어서, 상기 산화물 기준의 배치로부터 몰 퍼센트로 계산될 때, 상기 유리 기판의 조성은 64-72%의 SiO2, 9-16.5%의 Al2O3, 0-5%의 B2O3, 0.5-7.5%의 MgO, 1-10%의 CaO, 0-4.5%의 SrO, 0-7%의 BaO, 및 0-9%의 (La2O3 + Y2O3 + Re2O3)인 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  19. 청구항 18에 있어서, 상기 몰퍼센트에 있어 MgO, CaO, SrO, BaO, 및 3La2O3의 합(sum)을 Al2O3으로 나눈 값이 약 1.10 또는 그 이상인 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  20. 청구항 18에 있어서, 상기 (RO + 1.5*RE2O3)/Al2O3은 0.85 및 1.2 사이인 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  21. 청구항 18에 있어서, 상기 Re는 Sc, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 그들의 혼합물로 구성되는 그룹으로부터 선택되는 희토류인 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  22. 청구항 14에 있어서, 상기 유리 기판의 변형점은 약 650 ℃ 이상인 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  23. 청구항 14에 있어서, 상기 유리 기판의 변형점은 약 690℃ 이상인 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  24. 청구항 14에 있어서, 상기 유리 기판의 변형점은 약 710℃ 이상인 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  25. 청구항 14에 있어서, 상기 유리 기판의 200 Poise 온도는 약 1675℃ 이하인 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  26. 청구항 14에 있어서, 상기 본딩의 단계는;
    상기 유리 기판 및 상기 도너 반도체 웨이퍼 중 하나 이상을 가열시키는 단계;
    상기 박리 층을 통해 상기 유리 기판을 직접적 또는 간접적으로 상기 도너 반도체 웨이퍼와 접촉시키는 단계; 및
    상기 본딩을 유도하도록 상기 유리 기판 및 상기 도너 반도체 웨이퍼에 걸쳐 전압 전위를 인가하는 단계;를 포함하는 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  27. 청구항 26에 있어서, 접촉, 열 및 전압을 유지하여: (i) 상기 도너 반도체 웨이퍼 및 상기 기판 사이의 기판상에 산화물층을 형성시키고; 및 (ii) 실질적으로 모든 개질 양이온(modifier positive ion)을 포함하는 기판의 양이온들은 상기 도너 반도체 웨이퍼의 더 높은 전압 전위로부터 떨어져 이동하도록 하여: (1) 상기 도너 반도체 웨이퍼에 인접한 기판에서 감소된 양이온 농도 층; 및 (2) 상기 감소된 양이온 농도 층에 인접한 기판의 증진(enhanced) 양이온 농도 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  28. 청구항 14에 있어서, 상기 본딩시키는 단계는 상기 유리 기판의 연신된 표면에 상기 박리 층의 상기 주입 표면을 본딩하는 것을 포함하는 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
  29. 청구항 14에 있어서, 상기 도너 반도체 웨이퍼는 실리콘 (Si), 게르마늄-도핑된 실리콘 (SiGe), 실리콘 카바이드 (SiC), 게르마늄 (Ge), 갈륨 비소 (GaAs), GaP, 및 InP로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 반도체-온-절연체 구조를 형성하는 방법.
KR1020107012001A 2007-10-31 2008-10-28 개선된 기판 조성물 및 반도체-온-절연체 장치를 형성하기 위한 방법 KR101545760B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US118007P 2007-10-31 2007-10-31
US61/001,180 2007-10-31

Publications (2)

Publication Number Publication Date
KR20100090785A true KR20100090785A (ko) 2010-08-17
KR101545760B1 KR101545760B1 (ko) 2015-08-21

Family

ID=40491042

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107012001A KR101545760B1 (ko) 2007-10-31 2008-10-28 개선된 기판 조성물 및 반도체-온-절연체 장치를 형성하기 위한 방법

Country Status (7)

Country Link
US (1) US8530998B2 (ko)
EP (1) EP2212911A2 (ko)
JP (1) JP5579614B2 (ko)
KR (1) KR101545760B1 (ko)
CN (1) CN101884100B (ko)
TW (1) TWI459451B (ko)
WO (1) WO2009058245A2 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101884100B (zh) * 2007-10-31 2013-05-01 康宁股份有限公司 用于形成绝缘体上半导体器件的改进衬底组合物和方法
JP6428788B2 (ja) * 2014-06-13 2018-11-28 インテル・コーポレーション ウェハ接合のための表面封入
FR3061988B1 (fr) * 2017-01-13 2019-11-01 Soitec Procede de lissage de surface d'un substrat semiconducteur sur isolant
FR3074608B1 (fr) * 2017-12-05 2019-12-06 Soitec Procede de preparation d'un residu de substrat donneur, substrat obtenu a l'issu de ce procede, et utilisation d'un tel susbtrat

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5141786A (en) 1989-02-28 1992-08-25 Shin-Etsu Chemical Co., Ltd. Synthetic silica glass articles and a method for manufacturing them
US5374595A (en) * 1993-01-22 1994-12-20 Corning Incorporated High liquidus viscosity glasses for flat panel displays
DE4420024C2 (de) * 1994-06-09 1996-05-30 Heraeus Quarzglas Halbzeug in Form eines Verbundkörpers für ein elektronisches oder opto-elektronisches Halbleiterbauelement
JP3762157B2 (ja) * 1999-09-02 2006-04-05 旭テクノグラス株式会社 陽極接合用ガラス
JP4951838B2 (ja) * 1999-11-11 2012-06-13 日本板硝子株式会社 強化用板ガラス
JP2002308643A (ja) 2001-02-01 2002-10-23 Nippon Electric Glass Co Ltd 無アルカリガラス及びディスプレイ用ガラス基板
US7176528B2 (en) * 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
US7473969B2 (en) * 2004-08-18 2009-01-06 Corning Incorporated High strain glass/glass-ceramic containing semiconductor-on-insulator structures
JP4716245B2 (ja) * 2004-11-11 2011-07-06 日本電気硝子株式会社 ガラス基板及びその製造方法
JP5638755B2 (ja) * 2005-08-17 2014-12-10 コーニング インコーポレイテッド 高歪点ガラス
US7456057B2 (en) * 2005-12-31 2008-11-25 Corning Incorporated Germanium on glass and glass-ceramic structures
JP5703535B2 (ja) * 2006-05-23 2015-04-22 日本電気硝子株式会社 無アルカリガラス基板
US20080057678A1 (en) * 2006-08-31 2008-03-06 Kishor Purushottam Gadkaree Semiconductor on glass insulator made using improved hydrogen reduction process
CN101884100B (zh) * 2007-10-31 2013-05-01 康宁股份有限公司 用于形成绝缘体上半导体器件的改进衬底组合物和方法

Also Published As

Publication number Publication date
EP2212911A2 (en) 2010-08-04
JP5579614B2 (ja) 2014-08-27
US20100224954A1 (en) 2010-09-09
WO2009058245A3 (en) 2009-06-18
TW201001501A (en) 2010-01-01
CN101884100A (zh) 2010-11-10
WO2009058245A2 (en) 2009-05-07
CN101884100B (zh) 2013-05-01
JP2011502358A (ja) 2011-01-20
TWI459451B (zh) 2014-11-01
US8530998B2 (en) 2013-09-10
KR101545760B1 (ko) 2015-08-21

Similar Documents

Publication Publication Date Title
US7456057B2 (en) Germanium on glass and glass-ceramic structures
US7262466B2 (en) Strained semiconductor-on-insulator structures and methods for making strained semiconductor-on-insulator structures
US7473969B2 (en) High strain glass/glass-ceramic containing semiconductor-on-insulator structures
KR101291956B1 (ko) 증착된 장벽층을 구비한 유리 절연체 상의 반도체
KR101509267B1 (ko) 유리계 기판을 제조하는 방법 및 이를 채용한 장치
US20080286539A1 (en) Glass-based semiconductor on insulator structures and methods of making same
TWI388034B (zh) 玻璃陶瓷為主半導體在絕緣體上結構以及其製造方法
KR20100080777A (ko) 열 처리를 사용하는 박리 과정에서 반도체 웨이퍼 재-사용
US7960736B2 (en) Glass-ceramic-based semiconductor-on-insulator structures and method for making the same
KR101545760B1 (ko) 개선된 기판 조성물 및 반도체-온-절연체 장치를 형성하기 위한 방법
CN101371348B (zh) 玻璃和玻璃-陶瓷上锗结构
US8062956B2 (en) Semiconductor on insulator and methods of forming same using temperature gradient in an anodic bonding process
TWI437645B (zh) 玻璃陶瓷為主的絕緣層上半導體之結構及其製法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee