CN101866824A - 用于再生衬底的表面的方法 - Google Patents

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Abstract

本发明涉及用于再生衬底的表面的方法,其中该表面,特别为硅表面,包括突出残留形貌,该突出残留形貌包括至少一层的第一材料。通过在衬底的表面的非突起区域中设置填充材料并且随后进行抛光,能够实施所述再生,使得在现有技术中所用的消耗材料的双面抛光步骤不再是必需的。

Description

用于再生衬底的表面的方法
技术领域
本发明涉及用于再生衬底的表面的方法,其中该表面,特别为硅表面,该表面包括特别是由于层转移工艺而产生的突起残留形貌,该层转移工艺通常包括离子注入步骤、结合(bonding)步骤以及分离步骤。
背景技术
图1中示出的所谓的智能剥离(Smart CutTM)工艺,提供了高质量的绝缘体上硅(SOI)衬底。在该工艺过程中,被称为操作衬底101和供体衬底103的两个衬底,通常为硅晶片,经过某些工艺步骤将供体衬底103的具有给定厚度的层转移到操作衬底101上。在工艺过程中,供体衬底103通常被氧化105以在之后形成SOI结构的埋氧层(BOX),并且实施离子注入步骤以形成限定待转移层的预定分裂区域107。随后,特别是通过结合,利用范德华力,将源衬底103附接到操作衬底101,以获得源-操作复合物109。当机械处理和/或热处理时,半导体层111连同埋氧层113一起在预定分裂区域107处发生分离,使得这两层被转移到操作衬底101上,以获得期望的绝缘体上硅结构115。
供体衬底101的剩余部分117,也被称为负衬底(negative),能在Smart CutTM型工艺中被重复利用并作为新的供体或操作衬底而被再次使用。由于该重复利用的工艺,使得Smart CutTM型的SOI制造工艺具有明显的经济优势。确实,该工艺提供了对原材料(例如硅晶片)的优化利用。
如图1所示,负衬底在边缘区域具有呈现为突起残留119a和119b的特征形貌,其与由于初始的晶片103和/或101的边缘形状而没有发生层转移的区域相对应。突起残留119a和119b之间的负衬底117的表面具有第一内部区域121,分离在第一内部区域121处发生以在操作衬底109上提供转移层111,并且与标准硅晶片的
Figure G2009102468886D00021
RMS相比,第一内部区域121通常具有由原子力显微镜(AFM)所测量的接近
Figure G2009102468886D00022
RMS的相当粗糙的表面。具有突起残留119a和119b的剩余部分117的边缘实际上为斜面的形状,并且另外包括从内部区域121看来为台阶状的结构123,该台阶状结构123包括离子注入的预定分裂区域129的剩余部分之上的未转移的硅127和埋氧层125的剩余部分。附带地,负衬底117的边缘131和背面133也被氧化物所覆盖。
负衬底117的台阶123通常具有厚度为大约
Figure G2009102468886D00023
、最可能在2000到
Figure G2009102468886D00024
之间的硅,100到
Figure G2009102468886D00025
的硅氧化物,并且具有横向方向上大约1-3mm的宽度w。
在将负衬底117再次用作为供体衬底103或操作衬底101之前,需要降低内部区域121的表面粗糙度并且需要去除突起残留形貌119a和119b。实施该处理的方法例如为EP 1156531A1和US7,402,520B2中所已知的方法。通常实施下列工艺来去除突起残留形貌:从脱氧步骤开始该再生工艺,以去除剩余部分117的边缘上的突起残留形貌的顶部上的、以及侧面131上的和其背面133上的氧化层125。例如能够实施HF浴来进行脱氧,其中酸消耗掉氧化层125、131和133。随后,实施衬底1的边缘区域的第一抛光步骤,以至少部分地去除边缘上的突起硅部分127。然后,实施双面抛光(DSP)步骤来改善内部区域121中的表面粗糙度,并且还进一步沿突起残留形貌119a和119b的方向去除台阶123。最后,实施化学机械抛光步骤(CMP),以在剩余部分117的前表面上获得适宜的表面粗糙度。
发明内容
尽管可以利用所描述的再生工艺来获得能够在Smart CutTM工艺中被再次使用的重复利用的衬底,但是本发明的目标是提供一种改进的再生工艺,该工艺不再需要双面抛光步骤来再生供体衬底的剩余部分。确实,DSP工艺步骤所具有的主要缺点在于,在抛光过程中,为了除去突起残留形貌119a和119b,去除的厚度达到了10微米(衬底每侧上为5微米)。
使用根据权利要求1的方法实现了该目标。由此,用于再生衬底的表面的方法(其中,该表面特别是硅表面,包括突起残留形貌,该突起残留形貌特别是由层转移工艺所产生的,并且包括至少一层诸如硅的第一材料)包括以下步骤:a)在所述衬底的所述表面的非突起区域中设置特别是硅的填充材料,以及,b)抛光所述表面,其中在抛光步骤b)中,所述填充材料和所述突起残留形貌的至少一部分被同时抛光。通过使用所述填充材料平坦化所述突起区域和非突起区域,使得有可能免除消耗材料的双面抛光。由此能够更加多次地再使用衬底。
优选地,可以选择所述第一材料和所述填充材料,使得步骤b)中的抛光以基本上相同的去除速率来进行。在情况下,可以优选地选择所述填充材料,以使得其机械和/或化学抛光特性与所述第一材料相当。这会使得所述抛光步骤b)最优化。
优选地,所述填充材料和所述第一材料是相同化学特性的。使用根据本发明的方法,可以免除双面抛光步骤。
优选地,所述突起残留形貌的所述第一材料可以为单晶态并且所述填充材料可以为多晶态。由于相对于抛光来说,材料是否为单晶态或多晶态都没有关系,因此可以利用与单晶态的生长相比更快的、以多晶态沉积的材料的沉积。这使得根据本发明的方法更加有效。
有利地,步骤b)可以包括化学机械抛光(CMP)。本发明仅仅需要CMP抛光来代替实施总共去除大约10微米(两侧均为5微米)的材料的DSP方法,在CMP抛光中仅除去1微米的材料。由于该有限的材料去除,在保持在关于材料厚度和几何形状的SEMI标准之内的情况下,可以更多次地再使用供体衬底。
有利地,具有所述填充材料的层的厚度可以在所述突起形貌的所述第一材料的厚度的50%到150%范围之内,特别是在所述第一材料的厚度的80%到120%范围之内,更特别地,可以与所述第一材料的厚度相当。在该填充材料厚度的范围之内,可以实施标准抛光工艺(如CMP)来再生所述衬底的所述表面,并且同时保证所述边缘区域的几何形状。
根据第一优选变型,所述突起形貌可包括在所述突起残留形貌的第一层之上的、特别是在所述突起残留形貌的第一层上的、特别为二氧化硅的第二材料的第二层,并且其中,步骤a)可包括在所述突起形貌的所述第二材料上和在所述非突起区域上沉积所述填充材料,特别是在使用例如硅烷(SiH4)、乙硅烷(Si2H6)、Si3H8…的硅前驱体(precursor)的反应器中进行沉积,并且去除所述第二层,以由此同时去除所述突起形貌之上的所述填充材料。在该实施方式中,可以是例如氧化物的第二材料因此起到物理掩模的作用。实际上,在所有的表面上沉积所述填充材料,而不依赖于其是否为所述第二材料(氧化物)或是所述第一材料(硅)。
有利地,在沉积步骤期间,所述衬底可以布置成使得与具有所述突起形貌的所述表面相对的表面侧保持没有所述填充材料的层。由于其保持了可至少部分地接近去除剂,这就简化了对于所述第二层的去除。
根据第二优选变型,所述突起形貌可包括在所述第一层之上的、特别是在所述第一层上的、特别为氧化硅的第二材料的第二层,其中所述填充材料提供步骤可以包括:利用所述第二层作为掩模而仅在所述非突起区域上沉积所述填充材料。实际上,依赖于在所述反应器中所使用的前驱体的选择,所述填充材料沉积可以是选择性的。例如,可以使用二氯硅烷(DSC:SiH2Cl2)、TCS(SiHCl3)、SiCl4来得到选择性的沉积。特别地,不在被氧化物覆盖的所述突起区域上面沉积,反之在所述非突起硅区域上获得沉积。在该情况下,在所述突起形貌上的所述第二层起到化学掩模的作用,由于其化学特性,防止了所述填充材料沉积在其表面上。有利地,这个变型包括去除所述第二层、由此去除所述掩模的附加步骤。根据该变型的工艺可以实施为对所述衬底的所述背面批处理(涉及所述填充材料的沉积以及所述第二层的去除),因此与呈现所述突起形貌相对的侧面不起任何特别的作用。
有利地,所述第二层去除步骤包括使用特别为HF浴的脱氧步骤。在第一变型中,这同时导致通过剥离而去除在所述突起形貌上的所述填充材料。通过阻止在所述背面上沉积所述填充材料,所述HF浴可以经由所述背面来进行处理,这导致期望的剥离以及氧化物的去除。在第二变型中,防止了在所述突起区域上沉积填充材料的化学掩模可以被有效地去除。
优选地,在步骤b)过程中,至少可去除与所述第一层的厚度相应的厚度。由此,全部的所述突起形貌被去除并获得平坦的再生表面。
有利地,材料的去除可以超过具有注入缺陷的区域。不用必须除去与在双面抛光过程中同样多的材料,依然能使所述衬底的质量回到适宜的水平,使得所述衬底可以被再次使用。
优选地,材料的去除可以具体根据与离子注入工艺相关联的所述突起形貌的最大高度而在
Figure G2009102468886D00051
的范围之内,在所述离子注入工艺中离子的能量限定了注入的深度。
根据优选实施方式,该方法可进一步包括边缘抛光步骤,以去除所述衬底的斜面边缘区域中的离子注入区域。该附加的步骤有助于进一步提高再生衬底的质量。
该发明还涉及根据权利要求15的衬底,该衬底包括基底、在所述基底之上的、特别是在所述基底的边缘区域中的离子注入区域和非离子注入区域、在所述离子注入区域上的第一材料的第一层、以及在所述非离子注入区域上的填充材料的填充层。通过实施抛光步骤、特别为CMP抛光步骤以使其准备用于Smart CutTM型应用中的再生,这样的衬底能够被容易地重复利用。
优选地,所述第一材料可以为单晶态并且所述填充材料可以为多晶态。如上面已经描述的,通过提供多晶填充层,能够快速得到所期望的结构。
附图说明
将参考以下附图详细地描述本发明的有利实施方式:
图1示出现有技术的Smart CutTM工艺,
图2a-2e示出根据本发明的第一实施方式,其中剩余部分的氧化层被用作物理掩模,以及
图3a-3e示出第二实施方式,其中氧化层起化学掩模的作用。
具体实施方式
图2a-2e示出根据本发明的第一实施方式,其中剩余部分的氧化层被用作物理掩模。
图2a示意性示出了已被用于层转移工艺的供体衬底的剩余部分21,该层转移工艺例如为上面参照图1进一步描述的Smart CutTM工艺。在图2a中示出的剩余部分21实际上对应于图1中所示的负衬底117。
剩余部分21因此包括基底层23,例如硅或锗。基底层23的边缘区域中的表面承载有突起形貌25a和25b。如在前言中已经公开的,该突起残留形貌25a、25b为由于晶片的边缘几何形状包括斜面区域而导致的未转移部分的结果。在该实施方式中的突起形貌包括台阶状残留第一层27(这里为硅或锗)和第二层29(这里为氧化硅或氧化锗)。该第二层还在基底23的侧边缘31和背面33的表面上延伸,因此与具有突起残留形貌25a、25b的一侧相对。最后,通过注入离子形成的预定分裂区域35仍然呈现在基底23和突起形貌25a、25b的第一层27之间。
如图2b所示的下一步骤,用于再生衬底21的表面的方法包括在基底23的表面上、由此不仅在突起部分25a、25b之间而且在突起部分25a、25b上以及在基底23的侧面上设置填充材料层37。然而,在这个实施方式中,在基底23的背面33上不设置填充材料。
对于硅的基底23和对于氧化硅的第二层29,所使用的填充材料为硅。它可以利用基于硅前驱体(例如硅烷(SiH4、Si2H6、……))的CVD工艺来沉积。在后面的工艺中,填充材料37将连同突起第一层27一起被去除,使得不必提供外延生长。为了相较于单晶或外延沉积工艺提高再生工艺的速度,实施该CVD工艺来沉积非晶或多晶层。
选择填充材料37的特性,使其抛光特性与第一材料的特性相当。特别是在填充材料和第一材料为相同化学特性时是如此。在此情况下,填充材料和突起残留形貌25a和25b的抛光基本上是以相同的去除速率进行的。由此,抛光之后的表面平坦性使得能够实施晶片结合。不过,使用接触抛光或镜面抛光可以进一步降低粗糙度。
在这个实施方式中,多晶硅材料层37的厚度基本上与形成台阶的第一层27的厚度相当。层37的厚度至少呈现为第一层27厚度的50%并且最多为150%,使得能够实现随后所描述的该方法的优势。
图2c示出了后续工艺步骤的结果,该步骤包括去除在突起形貌上、侧面31上和背面33上的第二层29。这导致同时去除了设置在第一突起形貌区域25a和第二突起形貌区域25b中的第二层上的、以及基底23的侧面31上的填充材料层部分39、41。
当第二层为氧化硅时,可以通过脱氧步骤来实现第二层的去除。使用HF浴来去除氧化物。该HF浴导致氧化层29、31和33的消耗,并且还导致沉积在突起形貌25a和25b以及侧面上的填充材料的剥离效应,该填充材料在这里为多晶硅。然而,直接定位于基底23上的填充材料层37的部分不受HF浴的影响并且保留在原处。
如上面所提到的,在衬底21的背面33上不设置填充材料层,使得HF溶液可以有效地处理第二层29的氧化物。当然也可以让酸经由侧面处理来代替经由背面处理氧化物,在这种情况下必须保证衬底的侧面的至少一部分在表面上具有第二层的氧化物。
在剥离之后,如图2c中所示,保留了基底23、突起形貌的第一层27以及定位于突起部分25a、25b之间的多晶硅填充材料层37。
作为下一步骤,实施如现有技术中所使用的边缘抛光,以至少部分地去除突起形貌25a、25b的台阶状第一层27。在该步骤期间,还从横向边缘43和背面上的斜面部分45去除一些材料。在图2d中示出了边缘抛光之后得到的结构。
然后,实施抛光步骤,优选地实施化学机械抛光(CMP)步骤,以将层37连同残留的第一层27一起去除,以得到准备在诸如Smart CutTM工艺的层转移工艺中再次使用的、再生的供体衬底47,如图2e中所示。
在抛光步骤期间,实际上不仅层37和台阶状第一层27的剩余部分被去除,而且材料的去除超过了这两层,从而还去除了由于离子注入而具有缺陷的基底23的区域。总体上,去除了大约
Figure G2009102468886D00071
厚度的层。
根据第一实施方式的方法具有的优势在于,能够获得满足在诸如Smart CutTM工艺的半导体工艺中再次使用的所有标准的再生衬底47。与现有技术相比较,不必进行双面抛光,使得从基底23除去较少的材料。因而,一个衬底在其变得太薄之前能够以更加多次的循环来再次使用。另外,衬底的几何形状,特别是对于将发生结合的表面的几何形状,可以保持不变。
图3a-3e示出了本发明的用于再生衬底的表面的方法的第二实施方式,其中该表面特别为硅表面,包括突起残留形貌。
图3a再次示出了将被再生的衬底21,如已经在图2a而且也在图1中所示的。对衬底21以及其元素的描述将不再详细地重复,而是参考图2a的描述。
第一实施方式和第二实施方式的不同在于使用不同类型的工艺来沉积填充材料。在第一实施方式中,选择一种工艺,其中填充材料37存在于除了背面33外的整个衬底21之上,然而第二实施方式提出了一种工艺,其中第二层29,因而氧化层,起不同的作用。在第二实施方式中,氧化层29为化学掩模,使得在又为多晶硅的填充材料51的沉积期间,仅仅在硅终止的表面上发生沉积,因此直接在突起区域25a、25b之间的基底23上发生沉积。
图3b因此仅示出了直接在基底23上的填充材料51。可使用基于允许选择性沉积的硅前驱体的CVD工艺来实现这种沉积,其中该前驱体例如为二氯硅烷(DCS)、SiHCl3、SiCl4
随后,在图3c中示出,如第一实施方式中,使用HF浴去除突起区域25a和25b中的、以及基底23的边缘31和背面33上的第二层29的氧化物。填充材料51以及第一层27保留在基底23上。
随后,实施如第一实施方式中的边缘抛光,去除第一层27的一部分,并去除来自横向边缘43的以及基底23的斜面区域45中的背面的材料。最后,实施CMP抛光步骤来得到最终的再生衬底53,如图3e中所示。边缘抛光和CMP步骤与第一实施方式的步骤相应,因此其描述作为参考引入。
与第一实施方式相比较,该第二实施方式具有的优势在于,由于填充材料51仅仅在非突起区域直接沉积到基底23上,因此其不需要实施剥离工艺步骤。因此,在沉积工艺期间,由于无论如何都不会在背面上所存在的氧化物上发生沉积作用,所以衬底21的背面也能够暴露于前驱体。因此,可以使用批量类型的工艺,其中可以同时处理多个衬底。与之对比,在第一实施方式中,需要保护背面以保持没有沉积层。能使用单个晶片处理工具来实现对背面所必需的掩模,其中衬底定位于衬底保持物上。
然而,相较于第一实施方式,第二实施方式具有相同的优势,即不进行去除至少10微米材料的双面抛光,可以由简单的化学机械抛光来代替,使得在再生期间去除较少的材料(仅仅达到大约1微米),第二实施方式具有的另外的优点在于,由于晶片可以以批量类型的工艺被重复利用,因此可以提高生产量。
在图1到3中,相较于整个衬底21、101、103,没有按照真实的比例示出边缘区域。仅为了示意性示出导致未转移区域的边缘的几何形状影响,实际上以夸张的方式呈现出该斜面区域。

Claims (16)

1.用于再生衬底的表面的方法,其中所述表面特别为硅表面,包括突起残留形貌,所述突起残留形貌特别是由层转移工艺所产生,包括至少一层的诸如硅的第一材料,所述方法具有以下步骤:
a)在所述衬底的所述表面的非突起区域中提供填充材料,特别是硅,以及
b)抛光所述表面,
其中,在抛光步骤b)期间,所述填充材料和所述突起残留形貌的至少一部分被同时抛光。
2.根据权利要求1所述的方法,其中,所述第一材料和所述填充材料使得步骤b)中的抛光基本上以相同的去除速率进行。
3.根据权利要求1或2所述的方法,其中,所述第一材料为单晶态并且所述填充材料为多晶态。
4.根据权利要求1到3中的一项所述的方法,其中,步骤b)包括化学机械抛光(CMP)。
5.根据权利要求1到4中的一项所述的方法,其中,具有所述填充材料的层的厚度在所述第一材料的厚度的50%到150%范围之内,特别是在所述第一材料的厚度的80%到120%范围之内,更特别地与所述第一材料的厚度相当。
6.根据权利要求1到5中的一项所述的方法,其中,所述突起形貌包括在第一层之上的、特别是在所述第一层上的特别为SiO2的第二材料的第二层,并且其中步骤a)包括:
a.i.在所述突起形貌和所述非突起区域的所述第二材料上沉积所述填充材料,特别是在使用更特别为硅烷(SiH4)的硅前驱体的反应器中进行沉积,
a.ii.去除所述第二层并且由此同时去除所述突起形貌之上的所述填充材料。
7.根据权利要求6所述的方法,其中,所述衬底布置成使得在步骤a.i.期间与具有所述突起形貌的上述表面相对的表面侧保持没有所述填充材料的层。
8.根据权利要求1到5中的一项所述的方法,其中,所述突起形貌包括在第一层之上的、特别是在所述第一层上的特别为SiO2的第二材料的第二层,并且其中步骤a)包括:
a.1.利用所述第二层作为掩模,仅在所述非突起区域上沉积所述填充材料,特别是在使用允许选择性沉积的硅前驱体的反应器中进行沉积,该前驱体更特别地为二氯硅烷(SiH2Cl2)。
9.根据权利要求8所述的方法,该方法还包括去除所述第二层的步骤a.2.。
10.根据权利要求6到9中的一个所述的方法,其中,步骤a.ii或步骤a.2包括使用特别为HF浴的脱氧步骤。
11.根据权利要求1到10中的一项所述的方法,其中,在步骤b)期间去除至少与所述第一层的厚度相当的厚度。
12.根据权利要求11所述的方法,其中,在步骤b)期间,材料的去除超过具有注入缺陷的区域。
13.根据权利要求11或12所述的方法,其中,材料的去除在范围之内。
14.根据权利要求1到13中的一项所述的方法,该方法还进一步包括边缘抛光步骤,以去除所述衬底的斜面边缘区域中的离子注入区域。
15.一种衬底,所述衬底包括基底、在所述基底之上的、特别是在所述基底的边缘区域中的离子注入区域和非离子注入区域、在所述离子注入区域上的第一材料的第一层、以及在所述非离子注入区域上的填充材料的填充层。
16.根据权利要求15所述的衬底,其中,所述第一材料为单晶态并且所述填充材料为多晶态。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629551A (zh) * 2011-02-08 2012-08-08 Soitec公司 用于再利用源衬底的方法
CN103646867A (zh) * 2013-11-29 2014-03-19 上海华力微电子有限公司 改善晶圆剥落缺陷的方法
CN103875061A (zh) * 2011-10-17 2014-06-18 信越半导体株式会社 剥离晶片的再生加工方法
CN111527584A (zh) * 2017-12-05 2020-08-11 索泰克公司 用于制备供体基底的剩余物的方法、通过所述方法生产的基底和这种基底的用途
CN113192823A (zh) * 2021-04-27 2021-07-30 麦斯克电子材料股份有限公司 一种soi键合工艺后衬底片的再生加工方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100022070A1 (en) * 2008-07-22 2010-01-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing soi substrate
JP6676365B2 (ja) * 2015-12-21 2020-04-08 キヤノン株式会社 撮像装置の製造方法
US10373818B1 (en) * 2018-01-31 2019-08-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of wafer recycling
SE543075C2 (en) * 2019-05-23 2020-09-29 Ascatron Ab Crystal efficient SiC device wafer production
FR3120159B1 (fr) 2021-02-23 2023-06-23 Soitec Silicon On Insulator Procédé de préparation du résidu d’un substrat donneur ayant subi un prélèvement d’une couche par délamination

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1221218A (zh) * 1997-12-26 1999-06-30 索尼株式会社 半导体衬底和薄膜器件及其制造方法以及阳极化处理装置
CN1234601A (zh) * 1998-01-30 1999-11-10 佳能株式会社 Soi衬底的回收方法和再生的衬底
CN1466170A (zh) * 2002-06-04 2004-01-07 中芯国际集成电路制造(上海)有限公司 可重复使用的晶圆控片及其形成方法
US20040110378A1 (en) * 2002-08-26 2004-06-10 Bruno Ghyselen Recycling of a wafer comprising a buffer layer after having separated a thin layer therefrom by mechanical means

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5867302A (en) * 1997-08-07 1999-02-02 Sandia Corporation Bistable microelectromechanical actuator
US6863593B1 (en) 1998-11-02 2005-03-08 Applied Materials, Inc. Chemical mechanical polishing a substrate having a filler layer and a stop layer
JP3943782B2 (ja) * 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
JP4492054B2 (ja) * 2003-08-28 2010-06-30 株式会社Sumco 剥離ウェーハの再生処理方法及び再生されたウェーハ
US6987055B2 (en) * 2004-01-09 2006-01-17 Micron Technology, Inc. Methods for deposition of semiconductor material
US7402520B2 (en) * 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1221218A (zh) * 1997-12-26 1999-06-30 索尼株式会社 半导体衬底和薄膜器件及其制造方法以及阳极化处理装置
CN1234601A (zh) * 1998-01-30 1999-11-10 佳能株式会社 Soi衬底的回收方法和再生的衬底
CN1466170A (zh) * 2002-06-04 2004-01-07 中芯国际集成电路制造(上海)有限公司 可重复使用的晶圆控片及其形成方法
US20040110378A1 (en) * 2002-08-26 2004-06-10 Bruno Ghyselen Recycling of a wafer comprising a buffer layer after having separated a thin layer therefrom by mechanical means

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629551A (zh) * 2011-02-08 2012-08-08 Soitec公司 用于再利用源衬底的方法
CN103875061A (zh) * 2011-10-17 2014-06-18 信越半导体株式会社 剥离晶片的再生加工方法
CN103875061B (zh) * 2011-10-17 2016-07-06 信越半导体株式会社 剥离晶片的再生加工方法
US9496130B2 (en) 2011-10-17 2016-11-15 Shin-Etsu Handotai Co., Ltd. Reclaiming processing method for delaminated wafer
CN103646867A (zh) * 2013-11-29 2014-03-19 上海华力微电子有限公司 改善晶圆剥落缺陷的方法
CN103646867B (zh) * 2013-11-29 2016-04-06 上海华力微电子有限公司 改善晶圆剥落缺陷的方法
CN111527584A (zh) * 2017-12-05 2020-08-11 索泰克公司 用于制备供体基底的剩余物的方法、通过所述方法生产的基底和这种基底的用途
CN111527584B (zh) * 2017-12-05 2023-09-05 索泰克公司 供体基底剩余物制备方法、由该方法生产的基底及其用途
CN113192823A (zh) * 2021-04-27 2021-07-30 麦斯克电子材料股份有限公司 一种soi键合工艺后衬底片的再生加工方法
CN113192823B (zh) * 2021-04-27 2022-06-21 麦斯克电子材料股份有限公司 一种soi键合工艺后衬底片的再生加工方法

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