CN103227145B - 集成电路以及用于处理具有埋入特征的集成电路的方法 - Google Patents

集成电路以及用于处理具有埋入特征的集成电路的方法 Download PDF

Info

Publication number
CN103227145B
CN103227145B CN201310035409.2A CN201310035409A CN103227145B CN 103227145 B CN103227145 B CN 103227145B CN 201310035409 A CN201310035409 A CN 201310035409A CN 103227145 B CN103227145 B CN 103227145B
Authority
CN
China
Prior art keywords
copper
connection
imbed
feature
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310035409.2A
Other languages
English (en)
Other versions
CN103227145A (zh
Inventor
E·T·瑞安
张洵渊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tesla Advanced Technology Co
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN103227145A publication Critical patent/CN103227145A/zh
Application granted granted Critical
Publication of CN103227145B publication Critical patent/CN103227145B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供集成电路以及用于处理具有埋入特征的集成电路的方法，一种用于使埋入铜特征凹进衬底内部的工艺，以及一种用于使埋入铜互连凹进集成电路的层间介电衬底内部的工艺。在具体实施例中，一种用于使埋入铜特征凹进衬底内部的方法包括：提供有埋入铜特征配置于其中的衬底。该埋入铜特征有暴露表面以及该衬底有与该埋入铜特征的该暴露表面毗邻的衬底表面。该埋入铜特征的该暴露表面经氮化成可在该埋入铜特征中形成一层氮化铜。从该埋入铜特征选择性蚀刻氮化铜，使该埋入铜特征凹进该衬底内部。

Description

集成电路以及用于处理具有埋入特征的集成电路的方法
技术领域
本发明大体有关于集成电路，用于使埋入铜特征凹进衬底内部的工艺，以及用于使埋入铜互连凹进集成电路的层间介电衬底内部的工艺。具体而言，本发明有关于具有埋入铜互连凹进其层间介电衬底内部的集成电路，其中该埋入铜互连有平坦度(evenness)最大化的凹进表面，以及用于使埋入铜特征凹进衬底内部的工艺，其能够促进埋入铜特征的凹进表面形成有最大化平坦度的表面形貌。
背景技术
介电衬底内的埋入铜特征在各种电子应用找到广泛用途。例如，微处理器的集成电路一般包含有许多层级的互连绕线(interconnectrouting)以连接集成电路内的晶体管，其形式为埋在介电衬底内的铜互连，例如线与点。每一层互连绕线用介电材料与紧邻层级隔开，它在本领域被称作层间电介质(ILD)。相邻层级的互连绕线可埋入不同的ILD层，而且以确保介电材料可分离相邻互连绕线的方式来组态构互连绕线。就此而言，可选择性地使互连绕线中的埋入铜互连与相同互连绕线的其它埋入铜互连和与毗邻层级的互连绕线的埋入铜互连绝缘。同样，也可选择性地连接毗邻层级的互连绕线的埋入铜互连以在集成电路中制造所欲电路。
随着集成电路被缩小尺寸的欲望而驱动的进步，已最大化互连绕线的埋入铜互连的高宽比(aspectratio)以使埋入铜互连之间的间隔最小化。不过，埋入铜互连之间的最小化间隔导致由各种现象引起的装置可靠性问题。导致可靠性问题的一个特定现象是时间相依介电崩溃(TDDB)，其起因于铜离子由埋入铜互连移入在互连绕线的毗邻层级之间的接口。TDDB经常随着互连绕线的埋入铜互连间隔减少而恶化。为了对付TDDB，已有人努力使埋入铜互连凹进ILD内部，借此使埋入铜互连的表面偏离毗邻层级之间的接口的平面以及对于流入接口的铜离子可形成有效的阻障。特别是，在互连绕线的层级的形成期间，可形成一层ILD于衬底上，该衬底可为半导体衬底或另一层级的互连绕线。可蚀刻进入该ILD的沟槽及/或贯孔，接着沉积铜于沟槽及/或贯孔内。通过化学及/或机械去除技术可去除多余的铜以定义埋入铜互连的互连绕线。然后，湿式蚀刻技术可用来蚀刻去除埋入铜互连的暴露表面上的铜，借此在形成附加层于其上之前使埋入铜互连凹进ILD内部。
可惜的是，用于使埋入铜互连凹进ILD内部的现有工艺也导致可靠性问题。特别是，用于蚀刻埋入铜互连暴露表面的铜的湿式蚀刻技术导致埋入铜互连的凹进表面有不平的表面形貌以及在使埋入铜互连凹进后影响附加层于其上的形成。电浆增强化学气相沉积法(PECVD)常用来在使埋入铜互连凹进后形成附加层于其上方。由于通过PECVD所形成的层大体不呈高度共形，所以在埋入铜互连的凹进表面和通过PECVD来形成于其上的附加层之间可能形成间隙，这是由埋入铜互连的凹进表面有不平的表面形貌造成。在埋入铜互连的凹进表面与形成于其上的附加层之间有此类间隙可能导致装置可靠性问题。如果形成高度共形层于凹进之后的埋入铜互连上方，间隙的形成甚至可能为一个问题，因为凹进之后的埋入铜互连有不平的凹进表面的表面形貌。
因此，亟须提供用于使铜特征凹进衬底内部的工艺用以促进埋入铜特征的凹进表面形成有最大化平坦度的表面形貌。特别是，亟须提供用于使埋入铜互连凹进集成电路的层间介电衬底内部的工艺，其中该埋入铜互连有平坦度最大化的凹进表面。也亟须提供有层间介电衬底的集成电路，该层间介电衬底具有凹进于其中及有凹进表面的埋入铜互连，以及该埋入铜互连的凹进表面有最大化平坦度的表面形貌。
发明内容
提供集成电路，一种用于使埋入铜特征凹进衬底内部的方法，以及一种用于使埋入铜互连凹进集成电路的层间介电衬底内部的工艺。在具体实施例中，一种用于使埋入铜特征凹进衬底内部的工艺，其包括：提供有埋入铜特征配置于其中的衬底。该埋入铜特征有暴露表面以及该衬底有与该埋入铜特征的该暴露表面毗邻的衬底表面。该埋入铜特征的该暴露表面经氮化成可在该埋入铜特征中形成一层氮化铜。从该埋入铜特征选择性蚀刻氮化铜，使该埋入铜特征凹进该衬底内部。
在另一具体实施例中，一种用于使埋入铜互连凹进集成电路的层间介电衬底内部的工艺，其包括：提供有埋入铜互连配置于其中的层间介电衬底。该埋入铜互连有暴露表面以及该层间介电衬底有与该埋入铜互连的该暴露表面毗邻的衬底表面。该埋入铜互连的该暴露表面经氮化成可在该埋入铜互连中形成一层氮化铜。从该埋入铜互连选择性蚀刻氮化铜，使该埋入铜互连凹进该衬底内部。
在另一具体实施例中，一种集成电路，其包含半导体衬底与配置于该半导体衬底上的层间介电衬底。该层间介电衬底有配置于其中的埋入铜互连。该埋入铜互连凹进该层间介电衬底以及定义凹进表面。该埋入铜互连的该凹进表面有小于或等于约20纳米的平均表面粗糙度Ra。
附图说明
以下结合附图来描述本发明，其中类似的组件用相同的组件符号表示，且其中：
图1根据本发明的工艺的具体实施例图标初始提供的衬底的示意侧视截面图，该衬底包含配置于其中的埋入铜特征；
图2为图1的衬底的示意侧视截面图，该衬底是经受氮化以在该埋入铜特征中形成一层氮化铜；
图3为图2的衬底的示意侧视截面图，其中以蚀刻剂选择性蚀刻该层氮化铜；
图4为图3的衬底的示意侧视截面图，其图标在重复进行以下步骤之后凹进的埋入铜特征：氮化该埋入铜特征的暴露表面，以及从该埋入铜特征选择性蚀刻氮化铜层；
图5为图4的衬底的示意侧视截面图，其中在衬底及凹进之后的埋入铜特征上方形成覆盖层；
图6为图5的衬底的示意侧视截面图，其中有一NBLoK层形成于该覆盖层上方；
图7为图6的衬底的示意侧视截面图，其中有附加覆盖衬底形成于该NBLoK层上，以及该附加覆盖衬底包含配置于其中的数个埋入铜特征；以及
图8为根据另一具体实施例图标包含层间介电衬底及凹进于其中的埋入铜互连的集成电路的一部分的示意侧视截面图。
主要组件符号说明
10集成电路
12衬底、层间介电衬底
14埋入铜特征、埋入铜互连
15共同平面
16暴露表面
18衬底表面
20低介电常数或超低介电常数层
22正硅酸乙酯(TEOS)层
28基底衬底、半导体衬底
30氮化铜
32氮离子
34蚀刻剂
36、38附加层
40附加覆盖衬底
42凹进表面
D凹陷深度。
具体实施方式
以下的实施方式在本质上只是用来示范说明而不是用来限制本发明或本发明的应用及用途。此外，希望不受出现于【背景技术】或【具体实施方式】之中的任何理论约束。
在此提供用于使埋入铜特征凹进衬底内部的工艺，例如用于使埋入铜互连凹进集成电路的层间介电衬底内部的工艺，以及集成电路。该等工艺使得埋入铜特征的凹进表面能够形成有最大化平坦度的表面形貌，其通过氮化该埋入铜特征的暴露表面以形成一层氮化铜以及从该埋入铜特征选择性蚀刻该层氮化铜。由于可使用蚀刻氮化铜比铜还优先的蚀刻剂，以及相对于铜，氮化铜可实现大幅加速的蚀刻速率，因此可形成均匀的氮化铜层于该埋入铜特征上，然后选择性地予以去除而且对于留在该埋入铜特征中在下面的铜有最小的影响，导致该埋入铜特征的凹进表面有最大化平坦度。结果，可制成包含有埋入铜互连凹进于其中的层间介电衬底的集成电路，而该埋入铜互连的凹进表面有最小的表面粗糙度。不过，用于使埋入铜特征凹进衬底内部的该等工艺可应用于企图使埋入铜特征凹进衬底内部以及以埋入铜特征的凹进表面的表面粗糙度为关注点的各种应用。因此，尽管描述于此的方法最有利于使埋入铜互连凹进集成电路的层间介电衬底内部，然而描述于此的方法不应被视为受限于此类应用。
在用于使埋入铜特征凹进衬底内部的工艺的具体实施例中，如图1的横截面所示意图标的，该工艺包括提供有埋入铜特征14配置于其中的衬底12。衬底12可为包含有介电性质的材料的介电衬底12，例如但不受限于玻璃、陶瓷或聚合物。不过，应了解，衬底12可包含可埋入铜以及对于去除氮化铜的蚀刻技术有抵抗力的任何材料，这在下文有更详细的解释。取决于特定应用，介电衬底12可包含低介电常数或超低介电常数介电材料。此类低介电常数或超低介电常数介电材料为本领域所熟习以及在本发明方法用来形成集成电路(图8中用组件符号10表示)时特别有用。埋入铜特征14可包含实质纯粹的铜(例如，至少约99%的纯度)以及通常为适用于集成电路的敏感电路的电子级铜(electronicsgradecopper)。在具体实施例中，埋入铜特征14更被定义为铜互连，其形式可为一个或多个点及/或线，而所提供的衬底12更可特别定义为有埋入铜互连14配置于其中的层间介电衬底12。
在初始所提供的衬底12中，如图1所示，埋入铜特征14有暴露表面16以及衬底12也有与埋入铜特征14的暴露表面16毗邻的衬底表面18。“暴露表面”意指埋入铜特征14的表面16没有阻止后续处理步骤接近暴露表面16的上覆层。如以下所详述的，埋入铜特征14的暴露表面16在后续步骤会经受氮化。就此而言，若有需要，埋入铜特征14的暴露表面16可经受加工，例如去除氧化物或部分上覆层，以预备氮化。不过，应了解，可能在氮化之前不需要加工埋入铜特征14，只要埋入铜特征14有可用来氮化的暴露表面16即可。在具体实施例中，在初始所提供的衬底12中，埋入铜特征14中经受氮化的暴露表面16与毗邻衬底表面18是沿着共同平面15配置。或者，虽然未图标，但埋入铜特征14中经受氮化的暴露表面16与毗邻衬底表面18可配置于偏离的平面上，只要埋入铜特征14的暴露表面16可用来氮化。此外，虽然也未图标，但在特殊衬底内，可存在多个暴露表面16在不同平面上的埋入铜特征14。应了解，在任何上述具体实施例中，可氮化某些埋入铜特征14的选定暴露表面16，同时让衬底12中的其它埋入铜特征14不变，借此提供一种机构用于通过详述于下文的技术选择性地使某些埋入铜特征14凹进而其它的不会。
在具体实施例中，初始所提供的衬底12包含有埋入铜特征14配置于其中的单层介电材料。或者，在如图1所示的另一具体实施例中，初始所提供的衬底12包含本质上为电介质的多个个别层20、22，该些是一起形成衬底12，其中有埋入铜特征14配置于衬底12中。例如，衬底12可初始包含低介电常数或超低介电常数层20以及配置于其上的正硅酸乙酯(TEOS)层22。“埋入”意指埋入铜特征14至少部分地伸入衬底12中的一个或多个层20、22以及可由一面至另一面完全延伸穿过衬底12。当衬底12包含多个个别层20、22时，埋入铜特征14至少部分地伸入层20、22中的至少一个。应了解，如图5及图6所示，在使埋入铜特征14凹进衬底12内部之后的其它步骤中，可在衬底12中形成介电材料的附加层36、38。也可特征化在其它步骤形成于衬底12之中的附加层36、38成为衬底12的一部分，只要层36、38本质上为电介质。在任何情形下，衬底12初始设有配置于其中的埋入铜特征14，其中埋入铜特征14具有暴露表面16。另外，由于埋入铜特征14的暴露表面16的轮廓可能影响埋入铜特征14的平坦凹进，所以埋入铜特征14的暴露表面16可具有低平均表面粗糙度，例如小于或等于约20纳米，小于或等于约5纳米，或约0.1至约5纳米。
根据本工艺，特别是，关于提供有埋入铜特征14配置于其中的衬底12的步骤，可从供货商取得已有埋入铜特征14配置于其中的衬底12。或者，可根据本工艺来制备衬底12。例如，通过形成介电层的现有方法可形成衬底12，例如旋涂介电材料于基底衬底28(例如半导体晶圆)或底下的介电衬底上以形成介电材料层20，例如，低介电常数或超低介电常数层20。然后，例如通过化学气相沉积法(CVD)，可形成附加层22(例如，TEOS层22)于低介电常数或超低介电常数层20上方以形成衬底12。可蚀刻衬底12的沟槽及/或贯孔(未图标)，接着用铜填满沟槽及/或贯孔以形成埋入铜特征14，例如，铜互连14。通过化学机械平坦(CMP)技术可去除多余的铜以提供有与毗邻衬底表面18在共同平面上且大体平坦暴露表面的埋入铜特征14。在埋入铜特征14之后，介电材料的附加层36、38同样可以堆栈方式形成于衬底12中。如果必要的话，对于任何覆盖衬底层可进行适当的蚀刻技术以在使埋入铜特征14凹进的预期下提供有暴露表面16的埋入铜特征14。
如上述，以及如图2的横截面所示，埋入铜特征14的暴露表面16经氮化成可在埋入铜特征14中形成一层氮化铜30(Cu3N)。在埋入铜特征14为在集成电路10的层间介电衬底12内的埋入铜互连14的具体实施例中，埋入铜互连14的暴露表面16经氮化成在埋入铜互连14中可形成一层氮化铜30。氮化埋入铜特征14的暴露表面16的步骤包括由已存在于埋入铜特征14中的铜形成氮化铜30层，而不是沉积氮化铜的个别层于埋入铜特征14上方。氮化埋入铜特征14的暴露表面16有助于通过随后去除氮化铜30的成形层使埋入铜特征14凹进衬底12内部，这在下文有更详细的解释。也如上述，衬底12可设有在相同或不同平面上有暴露表面16的多个埋入铜特征14，以及可氮化某些埋入铜特征14中的选定暴露表面16，同时让衬底12中的其它埋入铜特征14不变，借此为了在衬底12中制造有复杂组构的埋入铜特征14，可提供一种机构用于选择性地使某些埋入铜特征14凹进而其它的不会(如图8所示)。
埋入铜特征14的暴露表面16的氮化可通过能够在埋入铜特征14中形成实质均匀氮化铜30层的工艺。在具体实施例中，氮化被进一步定义成为植入氮离子32通过埋入铜特征14的暴露表面16至埋入铜特征14(例如，埋入铜互连14)内。现有许多能够植入氮离子32于铜内以形成氮化铜的离子植入技术。在具体实施例中，通过气体群聚离子束(GCIB)技术植入氮离子32于埋入铜特征14内以形成氮化铜30层，其中是用高能纳米级群聚离子(clusterions)来轰炸埋入铜特征14的暴露表面16与衬底表面18。例如，离子可为含氮离子32，例如氨。GCIB技术大体为本领域所熟习的。在此具体实施例中，可引导氮离子32束至铜互连14的暴露表面16及衬底表面18上以便以高度受控的方式在埋入铜特征14中形成氮化铜，借此在埋入铜互连14中实现有实质均匀深度的氮化铜30层。在另一具体实施例中，通过电浆浸没离子植入(PIII)技术植入氮离子32于埋入铜特征14内以形成氮化铜30层，这也可高度受控地在埋入铜互连14中实现有实质均匀深度的氮化铜30层。PIII技术也大体为本领域所熟习的。通过氮化埋入铜互连14的暴露表面，例如用GCIB或PIII技术，可实现有实质均匀厚度的氮化铜30层，其中氮化铜30层与在氮化铜30层底下的元素铜截然不同。氮化铜30层包含数量充分的氮化铜以致能从埋入铜特征选择性蚀刻氮化铜30层，这在下文有更详细的描述。在具体实施例中，氮化铜30层包含其中铜与氮的原子比约为3：1的氮化铜，而且可相当纯。
在氮化埋入铜特征14(例如，埋入铜互连14)的暴露表面16后，以及如图3的横截面所示，从埋入铜特征14选择性蚀刻氮化铜，使埋入铜特征14凹进衬底12内部。氮化铜的选择性蚀刻一般涉及暴露衬底12及氮化铜30层于蚀刻剂34，相比于蚀刻剂34对于元素铜的蚀刻速率，蚀刻剂34蚀刻氮化铜的速率较高。衬底12能抵抗蚀刻剂34的蚀刻为较佳。蚀刻氮化铜的速率高于元素铜的适当蚀刻剂34的一例为盐酸，其中是控制盐酸在溶液中的浓度以及加快或减缓氮化铜的蚀刻。在特定具体实施例中，蚀刻剂34为盐酸溶液，其浓度有至少约10公克/公升，例如由约30至约200公克/公升或由50至约100公克/公升。以下表I提供元素铜及氮化铜在室温随着盐酸在水中的浓度而改变的蚀刻速率。
表I
从埋入铜特征14选择性蚀刻氮化铜30层的控制通常基于氮化铜30层的实际或计算理论厚度与氮化铜在暴露于各种蚀刻剂34(例如，盐酸溶液)时的已知蚀刻速率，其中进行理论上去除氮化铜30层的选择性蚀刻是基于前述变量。在具体实施例中，从埋入铜特征14选择性蚀刻整个氮化铜30层，借此使埋入铜特征14凹进衬底12内部。在另一具体实施例中，埋入铜特征14在凹进之后可保留部分氮化铜30层。应了解，在任何情形下，在从埋入铜特征14选择性蚀刻氮化铜30层后，埋入铜特征14可留有微量的氮化铜。同样地，可蚀刻埋入铜特征14的整个氮化铜30层，但是本发明不受限于完全蚀刻整个氮化铜30层。
氮化埋入铜特征14的暴露表面16以形成氮化铜30层以及选择性蚀刻氮化铜30层的步骤可用来使埋入铜特征14凹进衬底12内部至不同的深度。在具体实施例中，埋入铜特征14(例如，埋入铜互连14)的暴露表面16经氮化成有进入埋入铜特征14内部的凹陷深度D，以及从埋入铜特征14选择性蚀刻至凹陷深度D，借此有效地使埋入铜特征14凹进衬底12内部。由于有效氮化埋入铜特征14可到达的深度有限，所以在所欲凹陷深度D不可能用氮化及选择性蚀刻氮化铜30层的一个循环得到时，可能要重复氮化埋入铜特征14的暴露表面16(图标于图3)与从埋入铜特征14选择性蚀刻氮化铜30层(图标于图4)的步骤以使埋入铜特征14进一步凹进衬底12内部。图4所示的衬底12有配置于其中的埋入铜特征14，其已通过氮化及选择性蚀刻的重复步骤而凹进。虽然凹陷深度D高度取决于设计考量，但可使埋入铜特征14凹进至至少约5纳米的深度，例如由约5至约2000纳米，由约50至约500纳米，或由约50至约300纳米。
由于有氮化埋入铜特征14的暴露表面16及选择性蚀刻氮化铜30层的步骤，所以埋入铜特征14可定义有最大化平坦度的凹进表面42。在具体实施例中，在氮化及选择性蚀刻后，埋入铜互连14的凹进表面42的平均表面粗糙度Ra小于或等于约20纳米，例如小于或等于约5纳米，或约0.1至约5纳米。
如上述，衬底12可包含多个配置于其中的埋入铜特征14，以及可氮化某些埋入铜特征14中的选定暴露表面16，同时让衬底12中的其它埋入铜特征14不变。通过只氮化某些埋入铜特征14，同时让其它埋入铜特征14不变，根据在特殊衬底12内的特定埋入铜特征14之间或在衬底12、40之间的所欲互动，可操纵埋入铜特征14的线及/或点的组构。例如，如图8所示，对于企图在不同衬底层之间提供电气连接的埋入铜特征，可能想要让该等埋入铜特征不变，同时仅仅使要与其它衬底中的埋入铜特征绝缘的埋入铜特征凹进。
一旦埋入铜特征14凹进衬底12内部至所欲凹陷深度D，以及如图5及图6的横截面所示，根据本领域现有的制造技术，可沉积附加层36、38于埋入铜特征14、现有衬底层20、22以及其它特征上方。例如，在具体实施例中以及如图5所示，在使埋入铜特征14凹进后，形成覆盖层36于埋入铜特征14上方。覆盖层36通常由介电材料形成以及用来钝化衬底12内的埋入铜特征14。在具体实施例中，当埋入铜特征14为铜互连14以及衬底12为集成电路10的层间介电衬底12时，覆盖层36可包含硅基介电材料(例如，氮化硅)，这可通过本领域现有的各种技术来形成，例如电浆增强化学气相沉积法。在具体实施例中，覆盖层36包含一层氮化硅36，其直接形成于衬底12及埋入铜互连14的现有层20、22上方，接着形成SiNxCyHz层38(在本领域被称作NBLoK；图标于图6)。如图6所示，在覆盖层36可用来电气隔离埋入铜互连14与随后形成于附加覆盖衬底40的其它埋入铜互连14，以及NBLoK层38可用来提供另一介电绝缘于埋入铜互连14与附加覆盖衬底40之间以及在形成附加覆盖衬底40的贯孔期间提供蚀刻中止功能时，形成于埋入铜互连14上方的覆盖层36及NBLoK层38可视为层间介电衬底12的一部分。或者，若是根据设计考量合乎需要时，覆盖层36与NBLoK层38可执行其它功能。在具体实施例中，例如对于集成电路10以及如图7的横截面(可为集成电路10的一部分)所示，有埋入铜特征14的附加覆盖衬底40可形成于覆盖层36上(更具体而言，直接在NBLoK层38上)，这在集成电路10中常见。
如前述，以及部分如图8所示，提供根据本发明的集成电路10。集成电路10包含半导体衬底28与配置于半导体衬底28上的层间介电衬底12。层间介电衬底12有配置于其中的埋入铜互连14。埋入铜互连14在层间介电衬底12中凹进以及定义凹进表面42。埋入铜互连14的凹进表面42有小于或等于约20纳米的平均表面粗糙度Ra，例如小于或等于约5纳米，或约0.1至约5纳米。集成电路10可包含配置于埋入铜互连14上方以及与埋入铜互连14的凹进表面42接触的覆盖层36。有埋入铜互连14配置于其中的另一层间介电衬底40可配置于覆盖层36上。在埋入铜互连14有平均表面粗糙度Ra如此低的凹进表面42下，如前述，可最小化埋入铜互连14的凹进表面42与覆盖层36的间隙，导致装置强健性变大以及由该等间隙的存在引起的故障发生率变小。尽管根据描述于此的工艺可制备集成电路10，然而集成电路10不受限于此而可用其它工艺制备，只要能实现埋入铜互连14中的凹进表面42的上述表面粗糙度即可。
尽管在以上的详细说明中已提出至少一个示范具体实施例，但应了解，仍存在许多变体。也应了解，示范具体实施例只是实施例，而且不希望以任何方式来限定本发明的范畴、应用范围、或组构。相反地，上述实施方式是要让本领域技术人员有个方便的发展蓝图用来具体实作本发明的示范具体实施例。应了解，描述于示范具体实施例的组件功能及配置可做出不同的改变而不脱离如随附权利要求书所述的本发明范畴。

Claims (20)

1.一种使埋入铜特征凹进衬底内部的工艺，该工艺包含：
提供具有埋入铜特征配置于其中的衬底，该埋入铜特征具有暴露表面而且该衬底有与该埋入铜特征的该暴露表面毗邻的衬底表面，其中，该埋入铜特征的该暴露表面具有小于或等于20纳米的平均表面粗糙度；
氮化该埋入铜特征的该暴露表面，以在该埋入铜特征中形成一层氮化铜；
从该埋入铜特征选择性蚀刻该层氮化铜，使该埋入铜特征凹进该衬底内部以及定义凹进表面，其中，该埋入铜特征的该凹进表面具有小于或等于5纳米的平均表面粗糙度。
2.根据权利要求1所述的工艺，其中，该埋入铜特征的该暴露表面经氮化成具有进入该埋入铜特征内部的凹陷深度，以及其中选择性蚀刻该埋入铜特征至该凹陷深度。
3.根据权利要求2所述的工艺，其中，重复氮化该埋入铜特征的该暴露表面以及从该埋入铜特征选择性蚀刻该层氮化铜，使该埋入铜特征进一步凹进该衬底内部。
4.根据权利要求1所述的工艺，其中，该埋入铜特征中经受氮化的该暴露表面以及毗邻该埋入铜特征的该衬底表面是沿着共同平面配置。
5.根据权利要求1所述的工艺，其中，以盐酸溶液选择性蚀刻该层氮化铜。
6.根据权利要求1所述的工艺，其中，氮化更被定义为通过该埋入铜特征的该暴露表面植入氮离子于该埋入铜特征内。
7.根据权利要求1所述的工艺，其中，提供具有该埋入铜特征配置于其中的该衬底包括：在该衬底中蚀刻沟槽及/或贯孔以及用铜填充该沟槽及/或贯孔，以形成该埋入铜特征。
8.根据权利要求1所述的工艺，更包括：在使该埋入铜特征凹进后，形成覆盖层于该埋入铜特征上方。
9.根据权利要求8所述的工艺，更包括：形成具有埋入铜特征的另一衬底于该覆盖层上方。
10.一种使埋入铜互连凹进集成电路的层间介电衬底内部的工艺，该工艺包含：
提供具有埋入铜互连配置于其中的层间介电衬底，该埋入铜互连具有暴露表面以及该层间介电衬底具有与该埋入铜互连的该暴露表面毗邻的衬底表面，其中，该埋入铜互连的该暴露表面具有小于或等于20纳米的平均表面粗糙度；
氮化该埋入铜互连的该暴露表面，以在该埋入铜互连中形成一层氮化铜；
从该埋入铜互连选择性蚀刻该层氮化铜，使该埋入铜互连凹进该衬底内部以及定义凹进表面，其中，该埋入铜互连的该凹进表面具有小于或等于5纳米的平均表面粗糙度。
11.根据权利要求10所述的工艺，其中，该埋入铜互连的该暴露表面经氮化成具有进入该埋入铜互连内部的凹陷深度，以及其中选择性蚀刻该埋入铜互连至该凹陷深度。
12.根据权利要求11所述的工艺，其中，重复氮化该埋入铜互连的该暴露表面以及从该埋入铜互连选择性蚀刻该层氮化铜，使该埋入铜互连进一步凹进该衬底内部。
13.根据权利要求10所述的工艺，其中，该埋入铜互连中经受氮化的该暴露表面以及该层间介电衬底表面是沿着共同平面配置。
14.根据权利要求10所述的工艺，其中，以盐酸溶液选择性蚀刻该层氮化铜。
15.根据权利要求10所述的工艺，其中，氮化更被定义为通过该埋入铜互连的该暴露表面植入氮离子于该埋入铜互连内。
16.根据权利要求10所述的工艺，其中，提供具有该埋入铜互连埋入于其中的该层间介电衬底包括：在该层间介电衬底中蚀刻沟槽及/或贯孔以及用铜填充该沟槽及/或贯孔，以形成该埋入铜互连。
17.根据权利要求10所述的工艺，更包括：在使该埋入铜互连凹进后，形成覆盖层于该埋入铜互连上方。
18.根据权利要求17所述的工艺，更包括：形成具有埋入铜互连的另一层间介电衬底于该覆盖层上方。
19.一种集成电路，其包含：
半导体衬底；
层间介电衬底，配置于该半导体衬底上，该层间介电衬底具有埋入铜互连配置于其中，该埋入铜互连是凹进该层间介电衬底以及定义凹进表面；以及
介电材料的覆盖层，共形地配置于该埋入铜互连的该凹进表面上方以及与该埋入铜互连的该凹进表面接触；
其中，该埋入铜互连的该凹进表面具有小于或等于5纳米的平均表面粗糙度Ra。
20.根据权利要求19所述的集成电路，更包含具有配置于该覆盖层上的埋入铜互连的另一层间介电衬底。
CN201310035409.2A 2012-01-31 2013-01-30 集成电路以及用于处理具有埋入特征的集成电路的方法 Active CN103227145B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/362,981 US8431482B1 (en) 2012-01-31 2012-01-31 Integrated circuits and methods for processing integrated circuits with embedded features
US13/362,981 2012-01-31

Publications (2)

Publication Number Publication Date
CN103227145A CN103227145A (zh) 2013-07-31
CN103227145B true CN103227145B (zh) 2016-02-10

Family

ID=48146050

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310035409.2A Active CN103227145B (zh) 2012-01-31 2013-01-30 集成电路以及用于处理具有埋入特征的集成电路的方法

Country Status (3)

Country Link
US (2) US8431482B1 (zh)
CN (1) CN103227145B (zh)
TW (1) TWI462224B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9190323B2 (en) * 2012-01-19 2015-11-17 GlobalFoundries, Inc. Semiconductor devices with copper interconnects and methods for fabricating same
US9786603B1 (en) 2016-09-22 2017-10-10 International Business Machines Corporation Surface nitridation in metal interconnects
US10109524B2 (en) * 2017-01-24 2018-10-23 Globalfoundries Inc. Recessing of liner and conductor for via formation
CN109817384A (zh) * 2018-12-21 2019-05-28 江苏日久光电股份有限公司 一种更简便的金属网格制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261953B1 (en) * 2000-01-25 2001-07-17 Kabushiki Kaisha Toshiba Method of forming a copper oxide film to etch a copper surface evenly
CN1372313A (zh) * 2001-02-21 2002-10-02 日本电气株式会社 半导体器件的制造方法
CN1482847A (zh) * 2002-09-11 2004-03-17 台湾积体电路制造股份有限公司 防止镶嵌式铜金属受损的结构及其方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6207552B1 (en) * 2000-02-01 2001-03-27 Advanced Micro Devices, Inc. Forming and filling a recess in interconnect for encapsulation to minimize electromigration
US8815748B2 (en) 2007-01-12 2014-08-26 Advanced Micro Devices, Inc. Method of forming semiconductor device with multiple level patterning
US7718529B2 (en) 2007-07-17 2010-05-18 Globalfoundries Inc. Inverse self-aligned spacer lithography

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261953B1 (en) * 2000-01-25 2001-07-17 Kabushiki Kaisha Toshiba Method of forming a copper oxide film to etch a copper surface evenly
CN1372313A (zh) * 2001-02-21 2002-10-02 日本电气株式会社 半导体器件的制造方法
CN1482847A (zh) * 2002-09-11 2004-03-17 台湾积体电路制造股份有限公司 防止镶嵌式铜金属受损的结构及其方法

Also Published As

Publication number Publication date
US8431482B1 (en) 2013-04-30
US20130241062A1 (en) 2013-09-19
US8704372B2 (en) 2014-04-22
TW201332058A (zh) 2013-08-01
CN103227145A (zh) 2013-07-31
TWI462224B (zh) 2014-11-21

Similar Documents

Publication Publication Date Title
US8586431B2 (en) Three dimensional integration and methods of through silicon via creation
CN102420210B (zh) 具有硅通孔(tsv)的器件及其形成方法
US10319518B2 (en) Method of manufacturing a vertical inductor
JP2010232661A (ja) ビア構造とそれを形成するビアエッチングプロセス
TW201230221A (en) Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
CN110121766A (zh) 在混合键合半导体器件中形成引线的方法
US9761528B2 (en) Interconnection structure
CN103227145B (zh) 集成电路以及用于处理具有埋入特征的集成电路的方法
TWI441281B (zh) 具有矽穿孔之雙重鑲嵌結構及其製造方法
CN104752324A (zh) 一种半导体器件的制备方法
US9837305B1 (en) Forming deep airgaps without flop over
EP3279931A1 (en) Method for fabricating cu interconnection using graphene
US10833149B2 (en) Capacitors
US9812354B2 (en) Process of forming an electronic device including a material defining a void
US9478464B2 (en) Method for manufacturing through-hole silicon via
CN107452713A (zh) 形成具有改进黏附性的低电阻率贵金属互连的装置及方法
CN105097653A (zh) 一种硅通孔的结构及其制作方法
CN106558533B (zh) 导电插塞结构的形成方法
CN115172325B (zh) 半导体结构及其形成方法、堆叠结构
CN111834313B (zh) 一种有源芯片高密度tsv结构及制作方法
CN103579088B (zh) 一种半导体器件硅通孔的制备方法
CN104302811A (zh) 全部在一整合蚀刻中的金属硬掩模
KR20110076548A (ko) 반도체 소자의 제조방법
CN103515284A (zh) 沟槽隔离结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20181102

Address after: American California

Patentee after: Tesla Advanced Technology Company

Address before: Grand Cayman, Cayman Islands

Patentee before: Globalfoundries Semiconductor Inc.

TR01 Transfer of patent right