KR101292111B1 - 열팽창 계수의 국부적 적응을 갖는 헤테로구조를 제조하는 방법 - Google Patents

열팽창 계수의 국부적 적응을 갖는 헤테로구조를 제조하는 방법 Download PDF

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Abstract

헤테로구조(200)를 제조하는 방법은 제 1 열팽창 계수를 가진 적어도 하나의 제 1 기판(110)을 제 2 열팽창 계수를 가진 제 2 기판(120) 위에 접합하는 단계를 포함하고, 상기 제 1 열팽창 계수는 상기 제 2 열팽창 계수와 상이하다. 접합 이전에, 트렌치들(111)은 상기 기판(110)의 접합면(110a)으로부터 상기 2개의 기판들 중 적어도 하나에 형성된다. 상기 트렌치들(111)은 상기 제 1 열팽창 계수와 상기 제 2 열팽창 계수 사이에 있는 제 3 열팽창 계수를 가진 재료(130)로 충전된다.

Description

열팽창 계수의 국부적 적응을 갖는 헤테로구조를 제조하는 방법{A method of producing a heterostructure with local adaptation of the thermal expansion coefficient}
본 발명은 제 1 열팽창 계수와 상이한 제 2 열팽창 계수를 가진 제 2 기판에 제 1 열팽창 계수를 가진 적어도 하나의 제 1 기판을 접합하여 형성되는 이종 구조(heterogeneous structure)들을 제조하는 것에 관한 것이다. 상기 헤테로구조들은 마이크로전자기기들 또는 특히 광전자기기에 사용된다.
예를 들어 주위 온도(20℃)에서 적어도 10% 또는 20%만큼 다른 상이한 열팽창 계수를 갖는 2개의 기판들을 조립할 때 또는 2개의 조립된 기판들의 임의의 후속 처리 중, 온도 상승 단계들이 예를 들어 접합 경계면을 강화하기 위해 일어날 수 있다.
온도의 상승 중, 다른 것에 대해 2개의 기판들 중 하나의 거동(behavior)의 변화들은 이들의 결함을 증가시키고 기판들 사이의 접합 품질을 감소시키는 헤테로구조에 스트레스들 및/또는 변형들을 발생시킨다. 게다가, 이와 같은 스트레스들은 일단 온도가 수 백도(예를 들어 200℃ 내지 600℃의 온도)에 도달하면 스트레스 완화 현상에 의해 파괴되는 2개의 기판들 중 적어도 하나에 기인할 수 있다.
일반적으로 열팽창 계수들의 차이 때문에, 예를 들어 200℃로부터 및 그 위로의 온도의 변화는 스트레인들을 일으킬 수 있지만, 또한 기판들 또는 존재하는 층들의 박리 또는 분할, 및/또는 하나 이상의 기판들 또는 존재하는 층들의 소성 변형들(plastic deformations) 및/또는 파단들 및/또는 파괴를 일으킬 수 있다.
그 결과, 문제는 온도 상승 중 이와 같은 헤테로구조에서 이와 같은 영향들을 피할 수 있는 방법을 발견하는데서 일어난다.
미국 문헌 US-A-6 858 517은 상이한 각각의 열팽창 계수들을 가지는 제 1 기판과 제 2 기판을 조립하여 헤테로구조를 제조하는 방법을 기술한다. 제 1 및 제 2 기판들 사이의 열팽창 계수들의 차이에 의해 발생되는 변형들 및 스트레인들을 감소시키기 위해, 그 문헌은 2개의 기판들 중 하나 위에 제 3 기판을 접합하고 제 3 기판은 2개의 기판들 중 하나와 동일하거나 그것에 가까운 열팽창 계수를 갖는 재료로 형성되는 것을 시사한다.
게다가, 문헌 US-A-7 067 393은 상이한 열팽창 계수들을 가지는 2개의 기판들을 조립하여 형성되는 이종 구조의 제조를 기술하고, 여기서 온도가 상승하는 동안 조립체에서 열탄성 스트레인들(thermoelastic strains)을 흡수하기 위해 기판들의 조립 평면에 탄성을 가진 모티프들(motifs)이 2개의 기판들 중 하나 위에 제조된다.
본 발명의 목적들 중 하나는 열 처리들 중 헤테로구조 내의 스트레인들(strains) 및/또는 변형들을 감소시키기 위해 설계된 헤테로구조가 제조될 수 있는 것을 의미하는 해결방법을 제안하여 상기 문제점들을 극복하는 것이다.
이를 위해, 본 발명은, 제 1 열팽창 계수를 가진 적어도 하나의 제 1 기판을 제 2 열팽창 계수를 가진 제 2 기판 위에 접합하는 단계를 포함하고, 상기 제 1 열팽창 계수는 상기 제 2 열팽창 계수와 상이한, 헤테로구조를 제조하는 방법에 있어서, 접합 이전에, 트렌치들은 상기 적어도 하나의 기판의 접합면으로부터 상기 2개의 기판들 중 적어도 하나에 형성되고, 상기 트렌치들은 상기 제 1 열팽창 계수와 상기 제 2 열팽창 계수 사이에 있는 제 3 열팽창 계수를 가진 재료로 충전되는, 헤테로구조 제조 방법을 제안한다.
따라서, 제 1 및 제 2 접합 기판들의 열팽창 계수들 사이에 있는 열팽창 계수를 가지는 재료가 트렌치들 내에 존재하기 때문에, 구조 내의 열팽창 계수는 2개의 기판들 사이의 접합 경계면에서 적어도 국부적으로 일치한다. 이 영역에서, 그 접합면에 이와 같은 재료를 포함하는 각각의 기판은 다른 기판의 것에 가깝고, 그 결과 더 양호하게 일치하는 평균 열팽창 계수를 가진다. 그것에 의해 이것은 열 처리들 중 2개의 접합 기판들 사이에서 보통 발견되는 변형들 및/또는 스트레인들을 상당히 감소시킨다.
이후 본 발명의 방법에 따라 제조되는 헤테로구조는 2개의 기판들 사이의 접합 에너지를 특히 증가시키고 균일하게 할 수 있는 고온 열 처리들을 받을 수 있다. 트렌치들은 또한 결함들의 원인들인 요소들을 가둠으로써 헤테로구조의 결함들을 감소시킬 수 있다. 특히, 트렌치들은 2개의 기판들 사이의 접합 경계면에 버블들(bubbles)을 가둘 수 있다.
제 1 기판은 특히 적어도 실리콘, 게르마늄(대략 5.8 x 10-6. K-1), 갈륨 비소(AsGa, 대략 5.8 x 10-6. K-1의 열팽창 계수) 및 갈륨 질화물(GaN)로부터 선택되는 재료로 형성될 수 있고, 반면 제 2 기판은 특히 적어도 사파이어, 붕규산 유리(대략 3.3 x 10-6. K-1의 열팽창 계수) 및 실리콘으로부터 선택되는 재료로 형성될 수 있다.
본 발명의 방법의 특별한 구현에 따르면, 트렌치들은 제 1 및 제 2 기판들 모두에 이들의 접합면으로부터 제조되고, 트렌치들은 상기 제 3 열팽창 계수를 가진 재료로 충전된다. 이러한 구성에서, 제 1 기판에 형성된 트렌치들은 바람직하게는 기판의 평면에 수직인 방향에서, 2개의 기판들이 접합될 때 제 2 기판에 형성된 트렌치들과 정렬된다.
본 발명의 일 양상에 따르면, 컴포넌트들은 제 1 및 제 2 기판들 중 적어도 하나 위에 형성된다. 이와 같은 환경 하에서, 트렌치들은 바람직하게는 컴포넌트들의 위치결정의 함수인 미리 결정된 영역들 및 예를 들어 절단선들에 대응하는 영역들과 같은 특히 상기 컴포넌트들을 분리하도록 의도된 영역들에 제조된다.
본 발명은 제 2 열팽창 계수를 가지는 제 2 기판에 접합된 제 1 열팽창 계수를 가지는 적어도 하나의 제 1 기판을 포함하고, 제 1 열팽창 계수는 제 2 열팽창 계수와 상이한 헤테로구조에 있어서, 2개의 기판들 중 적어도 하나는 다른 기판과의 그 접합면에 트렌치들을 구비하고 트렌치들은 제 1 열팽창 계수와 제 2 열팽창 계수 사이에 있는 제 3 열팽창 계수를 가지는 재료를 포함한다.
제 1 기판은 특히 적어도 실리콘, 게르마늄, 갈륨 비소 및 갈륨 질화물(GaN)로부터 선택되는 재료로 형성될 수 있고, 제 2 기판은 특히 적어도 사파이어, 붕규산 유리 및 실리콘으로부터 선택되는 재료로 형성될 수 있다.
특별한 실시예에 있어서, 제 1 및 제 2 기판들 모두는 이들의 접합면들에 각각의 트렌치들을 구비하고, 트렌치들은 상기 제 3 열팽창 계수를 가진 재료를 포함한다. 제 1 기판의 트렌치들은 바람직하게는 제 2 기판의 트렌치들과 정렬된다.
다른 특별한 실시예에 있어서, 제 1 및 제 2 기판들 중 적어도 하나는 컴포넌트들을 구비한다. 컴포넌트들은 트렌치들에 의해 규정된 영역들에 배치될 수 있다.
본 발명의 다른 특징들 및 이점들은 첨부 도면들을 참조하여 이루어진 비제한적인 예로서 주어진, 본 발명의 특별한 구현들의 다음의 설명으로부터 명백해질 것이다.
도 1a 내지 도 1f는 본 발명을 채용하는 헤테로구조의 제조를 보이는 개략도들이고,
도 2는 도 1a 내지 도 1f에 도시된 헤테로구조의 제조 중 실행되는 단계들의 흐름도이고,
도 3은 본 발명의 실시예에서 기판의 접합면에서의 트렌치들의 다른 구성을 나타낸 도면이다.
본 발명의 방법은 제 2 기판에 적어도 하나의 제 1 기판을 조립하여 형성되는 헤테로구조들의 제조에 대한 일반적인 응용이고, 상기 기판들은 상이한 열팽창 계수들을 가진다.
본 발명의 방법은 함께 조립될 2개의 기판들 중 적어도 하나에 트렌치들을 생성하는 것을 제안하고, 트렌치들은 기판의 접합면에 제조되고 이들 기판들의 것들 사이에 있는 열팽창 계수를 가진 재료로 충전된다.
각각의 기판은 모티프들(motifs) 및/또는 컴포넌트들을 포함할 수 있는 단층 구조(단일 재료) 또는 다층 구조(상이한 재료들 층들의 스택)로 구성될 수 있다. 다층 구조에 있어서, 그것은 트렌치들을 충전하는 재료의 열팽창 계수를 선택하는 것을 고려한 접합 경계면에 가장 가까운 층의 재료의 열팽창 계수이다.
비제한적인 예로, 본 발명의 방법은 특히 예를 들어 사파이어 및 실리콘 또는 갈륨 질화물 및 실리콘에 의해 각각 구성되는 2개의 기판들을 함께 조립하여 형성되는 헤테로구조들의 제조에 응용된다.
일반적으로, 본 발명의 방법은 10% 이상의 열팽창 계수차(낮은 열팽창 계수에 대해)를 갖는 2개의 기판들을 함께 조립하는 데 유리하게는 응용 가능하다.
도 1a 내지 도 1f 및 도 2를 참조하면, 실리콘의 초기 기판(110)(상부) 및 사파이어(A1203)의 지지 기판(120)(베이스)로부터 SOS (실리콘 온 사파이어)형 헤테로구조를 제조하기 위한 방법이 기술된다. 기판들은 특히 직경 150 mm, 200 mm 및 300 mm의 직경을 가질 수 있는 웨이퍼들이다.
본 발명에 따르면, 트렌치들 또는 홈들(grooves)(111)은 조립 중 지지 기판과 접촉되도록 의도된 기판 표면(110a)으로부터 기판(110)에 형성된다(단계 S1, 도 1a). 트렌치들(111)은 화학적 드라이 에칭(chemical dry etching), 포토리소그라피, 또는 임의의 다른 적합한 기술에 의해 형성될 수 있다.
여기에 기술된 예에 있어서, 초기 기판(110)은 실리콘 단층 구조이다. 그러나, 기판(110)은 또한 실리콘의 지지체 위의 실리콘의 층, 예를 들어 SiO2로 형성되는 매립된 산화층을 포함하는 SOI(silicon on insulator)형구조와 같은 다층 구조에 의해 구성될 수도 있고, 매립된 산화층은 상기 층과 상기 실리콘 지지체 사이에 배치된다.
일단 트렌치들(111)이 제조되면, 이들은 실리콘의 열팽창 계수와 사파이어의 열팽창 계수 사이에 있는 열팽창 계수를 갖는 재료(130)로 충전되어(단계 S2, 도 1b), 열팽창 계수 적응 재료(thermal expansion coefficient adaptation material)를 구성한다. 더욱 정확하게는, 5 x 10-6/℃(사파이어의 열팽창 계수)보다 낮고 3.6 x 10-6/℃(실리콘의 열팽창 계수)보다 높은 열팽창 계수를 가진 재료(130)가 선택된다. 재료(130)는 특히 실리콘-게르마늄(SiGe), 게르마늄, 실리콘 질화물(Si3N4)과 같은 질화물, 및 BPSG(borophosphosilicate glass)와 같은 산화물로부터 선택될 수 있다 .
특히, 트렌치들은 기판의 표면 전체 위에 예를 들어 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PEVCD)에 의해 침착하여 충전될 수 있다. 이와 같은 환경들 하에서, 재료는 트렌치들에 침착되지만 트렌치들 사이에 배치된 기판의 부분들 위에 초과 침착되어 표면 토폴로지(surface topology)를 생성한다. 토폴로지를 제거하고 접합을 위한 기판 표면을 제조하기 위해 평탄화(폴리싱)가 이후 기판의 표면에 대해 실행된다. 상기 평탄화는 선택적일 수 있다. 즉 재료의 제거는 초과하여 침착된 재료가 완전히 제거되고 평탄화 패드가 트렌치들 사이에 배치된 기판의 재료의 아래 부분들과 접촉할 때 정지될 수 있다.
트렌치들은 재료(130)로 충전되기 전에 산화될 수 있다.
이후 초기 기판(110)은 직접 웨이퍼 접합에 의해 또는 다른 기술들(예를 들어 접착제들을 이용함)을 이용하여 지지 기판(120)과 조립된다(단계 S3, 도 1c).
직접 웨이퍼 접합에 의해, 기판들(110, 120)의 각각의 표면들(110a, 120a)은 아주 가깝게 접촉하고 접촉하는 표면들 사이에서 접합파(bonding wave)의 전파를 개시시키기 위해 압력이 2개의 기판들 중 하나에 가해진다.
그 자체가 잘 알려진 것과 같이, 직접 접합으로서도 알려진 직접 웨이퍼 접합의 원리는 2개의 표면들을 직접 접촉시키는 것에 기초하고, 즉 특정 재료(접착제, 왁스, 땜납 등)를 이용하지 않는다. 이와 같은 동작은 접합될 표면들이 충분히 평탄하고, 입자들 또는 오염물이 없을 것을 요구하고, 이들은 접촉이 시작되도록 허용하기 위해, 전형적으로 수 나노미터보다 작은 거리까지 충분히 가까워질 것을 요구한다. 이때 2개의 표면들 사이의 인력은 분자 접합을 일으킬 수 있을만큼 충분히 높다(접합될 2개의 표면들의 원자들 또는 분자들 사이의 전자 상호작용으로 인해 인력들(반 데르 발스힘)의 총합에 의해 유도되는 접합).
지지 기판(120)에 대해 초기 기판(110)의 접합을 실행하기 전에, 전형적으로 CMP 폴리싱에 의해 폴리싱된 사파이어 지지 기판의 접합면(120a)이 제조될 수 있다. 이러한 제조는 RCA 클린(clean) 또는 카로(Caro)형 클린 또는 피란하클린(Piranhaclean)형 클린(H2SO4: H2O2)에 의해 특히 화학적 세정으로 구성될 수 있다. 세정 이후에는 스크러빙(scrubbing)이 행해질 수 있다.
접합 에너지를 더 증가시키기 위해, 기판(120)의 표면(120a)은 플라즈마 처리를 이용하여 활성화될 수 있다.
초기 기판(110)의 표면(110a)은 예를 들어 기판의 표면을 산화시켜 형성되는 열 산화물(thermal oxide)의 층으로 덮일 수 있다.
선택적으로 산화물의 층으로 덮일 수 있는 초기 기판(110)의 표면(110a)은 플라즈마 처리에 의해 활성화될 수도 있다. 기판들(110, 120)의 접합면들은 이들을 산소, 질소 등에 기초한 플라즈마에 노출시킴으로써 활성화될 수 있다. 플라즈마 처리에 의한 접합면의 활성화는 숙련된 사람에게 잘 알려져 있고, 여기서는 단순화를 위해 더 상세히 기술되지 않는다.
일단 기판들(110, 120)이 다른 것에 대해 하나로 조립되면, 재료(130)로 충전되는 매립된 트렌치들(111)의 네트워크를 포함하는 헤테로구조(200)가 얻어진다(도 1d). 접합 경계면에 가까운 지지 기판(120)과의 초기 기판의 접합면에서 초기 기판(110)에서의 재료(130)의 존재 때문에, 초기 기판(110)은 실리콘의 열팽창 계수보다 높고 그 결과 지지 기판(120)을 구성하는 사파이어의 열팽창 계수에 가까운 국부 평균 열팽창 계수를 가진다. 열팽창 계수의 이러한 국부적 일치는 상이한 열팽창 계수들을 갖는 2개의 재료들 사이의 온도 상승 중 통상 발생되는 차동 팽창(differential expansion) 및 열탄성 응력들이 감소되는 것을 의미한다.
여기에 기재된 예에 있어서, 헤테로구조의 제조는 초기 기판의 부분에 대응하는 전사층(112)을 형성하기 위해 초기 기판(110)의 박육화가 계속된다(단계 S4 , 도 1e). 기판은 임의의 알려진 기술, 예컨대 플라즈마 에칭이라고도 불리는 드라이 에칭(반응성 이온 에칭), 및/또는 웨트 에칭(예를 들어 실리콘을 위한 TMAH 용액을 이용하는 화학적 에칭), 기계적 폴리싱(그라인딩), 화학-기계적 폴리싱(chemical-mechanical polishing; CMP)(폴리싱 용액과 관련된 패드(pad)를 이용하는 잘 알려진 폴리싱 기술), 잘 알려진 스마트 컷 기술(Smart Cut®technique)(기판이 파단되는 약화(weakness) 영역을 형성하기 위해 기판에 대한 이온들의 주입)을 이용하여 박육화될 수 있다.
초기 기판(110)을 박육화하기 전에, 본드 또는 특히 접합 에너지가 접합 안정화 어닐(bonding stabilization anneal)에 의해 강화될 수 있다. 상기한 바와 같이 열팽창 계수들의 국부적 일치 때문에, 이러한 어닐은 고온에서 행해질 수 있는 데, 이것은 기판들 사이의 높은 접합 에너지가 얻어질 수 있는 것을 의미한다.
본 발명의 일 양상에 따르면, 헤테로구조(200)는 컴포넌트들을 제조하기 위해 사용될 수 있다. 이와 같은 환경들 하에서, 마이크로컴포넌트들(114)(전자기기, 광전자기기 등의 컴포넌트의 전부 또는 일부 또는 회로들 또는 접점들 또는 활성층들과 같은 복수의 전자 마이크로컴포넌트들을 형성)이 전사층(112) 위에 형성된다(단계 S5, 도 1f). 마이크로컴포넌트들(114)은 제조될 마이크로컴포넌트들(114)에 대응하는 모티프 형성 영역들(motif formation zones)을 규정할 수 있는 마스크를 이용하여 포토리소그라피에 의해 형성된다.
컴포넌트들 또는 다른 요소들(모티프들, 재료들 등)이 본 발명의 헤테로구조 위에 형성되는 것일 때, 트렌치들은 바람직하게는 컴포넌트들(포토리소그라피의 전체 패턴)의 의도된 위치결정의 함수로서 결정되는 층(120)의 희생 부분들에 제조된다. 이들 희생 부분들은 특히 층의 유용한 영역들, 즉 컴포넌트들 또는 회로들을 형성하도록 의도된 영역들을 규정하도록 작용한다. 희생 부분들은 특히 컴포넌트들 또는 회로들을 분리하는 영역들 및/또는 절단선들에 대응한다. 도 1e에서 알 수 있는 것과 같이, 트렌치들(111)은 마이크로컴포넌트들(114)을 제조하도록 의도된 영역들(113)을 규정하도록 제조되었다. 따라서, 컴포넌트들은 실리콘을 단독으로 포함하는(층(120)의 두께의 방향에서) 층(120)의 부분들에 형성된다. 각각의 마이크로컴포넌트(114)는 예를 들어 트렌치들(111)을 따라 절단하여 제거될 수 있다.
트렌치들은 또한 결함들의 원인들인 요소들을 가둠(trap)으로써 헤테로구조 내의 결함(defectivity)을 감소시킬 수 있다. 특히, 트렌치들은 2개의 기판들 사이의 접합 경계면에서 버블들(bubbles)을 가둘 수 있다. 상기한 바와 같이 트렌치들이 기판의 희생 부분들에 제조될 경우, 이때 버블들은 기판의 유용한 영역들, 즉 마이크로컴포넌트들이 제조되도록 의도되는 영역들 밖의 영역들에 갇힌다.
트렌치들의 형상, 폭, 깊이 및 수는 가변적이고, 이들은 특히 접합 경계면의 이웃에서 얻어지는 평균 열팽창 계수의 함수로서 결정된다. 도 3은 상이한 열팽창 계수를 가진 다른 기판과의 조립을 위해 기판(300)이 동심 트렌치들(301)을 구비하는 변형예를 도시한다. 이들 트렌치들은 2개의 기판들의 열팽창 계수 사이에 있는 열팽창 계수를 가지는 재료(302)로 충전된다.
트렌치들은 기판들 중 하나 또는 모두의 접합면에 형성되고 충전될 수 있다. 트렌치들이 양 기판들에 존재할 경우, 이들은 바람직하게는 2개의 기판들이 함께 조립될 때 제 1 기판에 형성되는 트렌치들이 제 2 기판에 형성되는 트렌치들과 정렬되도록 제조된다. 양 기판들에 존재하는 트렌치들에 의해, 제 1 기판에 형성되는 트렌치들은 제 1 재료로 충전될 수 있고 제 2 기판에 형성되는 트렌치들은 제 1 재료와는 다른 제 2 재료로 충전될 수 있고, 제 1 및 제 2 충전 재료들은 2개의 기판들의 것들 사이에 있는 열팽창 계수들을 각각 가진다.

Claims (12)

  1. 제 1 열팽창 계수를 가진 적어도 하나의 제 1 기판(110)을 제 2 열팽창 계수를 가진 제 2 기판(120) 위에 접합하는 단계를 포함하고, 상기 제 1 열팽창 계수는 상기 제 2 열팽창 계수와 상이한, 헤테로구조(200)를 제조하는 방법에 있어서,
    접합 이전에, 트렌치들(111)은 상기 적어도 하나의 기판(110)의 접합면(110a)으로부터 상기 2개의 기판들 중 적어도 하나에 형성되고, 상기 트렌치들(111)은 상기 제 1 열팽창 계수와 상기 제 2 열팽창 계수 사이에 있는 제 3 열팽창 계수를 가진 재료(130)로 충전되며,
    컴포넌트들(114)은 상기 제 1 및 제 2 기판들(110, 120) 중 적어도 하나 위에 형성되며,
    상기 트렌치들(111)은 상기 컴포넌트들(114)의 위치결정의 함수로서 결정되는 상기 제 2 기판(120)의 희생 부분들에 제조되는 것을 특징으로 하는, 헤테로구조 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 기판(110)은 적어도 실리콘, 게르마늄, 갈륨 비소 및 갈륨 질화물로부터 선택되는 재료로 형성되고 상기 제 2 기판(120)은 적어도 사파이어, 붕규산 유리, 및 실리콘으로부터 선택되는 재료로 형성되는 것을 특징으로 하는, 헤테로구조 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    트렌치들은 상기 제 1 및 상기 제 2 기판들(110, 120) 모두에 이들의 접합면으로부터 제조되고, 상기 트렌치들은 상기 제 3 열팽창 계수를 가진 상기 재료(130)로 충전되는 것을 특징으로 하는, 헤테로구조 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 1 기판(110)에 형성된 상기 트렌치들(111)은 상기 2개의 기판들이 접합될 때 상기 제 2 기판(120)에 형성되는 상기 트렌치들과 정렬되는 것을 특징으로 하는, 헤테로구조 제조 방법.
  5. 삭제
  6. 삭제
  7. 제 2 열팽창 계수를 가지는 제 2 기판(120)에 접합된 제 1 열팽창 계수를 가지는 적어도 하나의 제 1 기판(110)을 포함하고, 상기 제 1 열팽창 계수는 상기 제 2 열팽창 계수와 상이한 헤테로구조(200)에 있어서,
    상기 2개의 기판들(110) 중 적어도 하나는 다른 기판(120)과의 접합면(110a)에 트렌치들을 구비하고, 상기 트렌치들(111)은 상기 제 1 열팽창 계수와 상기 제 2 열팽창 계수 사이에 있는 제 3 열팽창 계수를 가지는 재료(130)를 포함하며,
    상기 제 1 및 제 2 기판들(110, 120) 중 적어도 하나는 컴포넌트들(114)을 구비하며,
    상기 트렌치들(111)은 상기 컴포넌트들(114)의 위치결정의 함수로서 결정되는 층의 희생 부분들에 제조되는 것을 특징으로 하는, 헤테로구조.
  8. 제 7 항에 있어서,
    상기 제 1 기판(110)은 적어도 실리콘, 게르마늄, 갈륨 비소 및 갈륨 질화물로부터 선택되는 재료로 형성되고 상기 제 2 기판(120)은 적어도 사파이어, 붕규산 유리 및 실리콘으로부터 선택되는 재료로 형성되는 것을 특징으로 하는, 헤테로구조,
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제 1 및 제 2 기판들(110, 120) 모두는 이들의 접합면들에 각각의 트렌치들을 구비하고, 상기 트렌치들은 상기 제 3 열팽창 계수를 가지는 상기 재료를 포함하는 것을 특징으로 하는, 헤테로구조.
  10. 제 9 항에 있어서,
    상기 제 1 기판(110)의 상기 트렌치들(111)은 상기 제 2 기판(120)의 상기 트렌치들과 정렬되는 것을 특징으로 하는, 헤테로구조.
  11. 삭제
  12. 삭제
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130119519A1 (en) * 2010-07-30 2013-05-16 Kyocera Corporation Composite substrate, electronic component, and method for manufacturing composite substrate, and method for manufacturing electronic component
WO2013057617A1 (en) 2011-10-21 2013-04-25 Koninklijke Philips Electronics N.V. Low warpage wafer bonding through use of slotted substrates
CN108281378B (zh) 2012-10-12 2022-06-24 住友电气工业株式会社 Iii族氮化物复合衬底、半导体器件及它们的制造方法
JP6322890B2 (ja) * 2013-02-18 2018-05-16 住友電気工業株式会社 Iii族窒化物複合基板およびその製造方法、ならびにiii族窒化物半導体デバイスの製造方法
WO2014125688A1 (ja) 2013-02-18 2014-08-21 住友電気工業株式会社 Iii族窒化物複合基板およびその製造方法、積層iii族窒化物複合基板、ならびにiii族窒化物半導体デバイスおよびその製造方法
FR3011383B1 (fr) * 2013-09-30 2017-05-26 Commissariat Energie Atomique Procede de fabrication de dispositifs optoelectroniques a diodes electroluminescentes
JP2017530378A (ja) * 2014-06-26 2017-10-12 イェノプティック オプティカル システムズ ゲーエムベーハー 微小光学構造を含む光学要素を製造する方法、装置、およびメンブレンユニット
FR3037443B1 (fr) 2015-06-12 2018-07-13 Soitec Heterostructure et methode de fabrication
FR3039003B1 (fr) * 2015-07-17 2017-07-28 Soitec Silicon On Insulator Procede de fabrication d'un substrat
FR3042647B1 (fr) * 2015-10-20 2017-12-01 Soitec Silicon On Insulator Structure composite et procede de fabrication associe
FR3045207B1 (fr) * 2015-12-15 2018-02-02 Commissariat A L'energie Atomique Et Aux Energies Alternatives Compensation d'une courbure d'arc generee dans une tranche.
SG10201913850VA (en) * 2017-07-14 2020-03-30 Sunedison Semiconductor Ltd Method of manufacture of a semiconductor on insulator structure
CN110526206A (zh) * 2019-09-02 2019-12-03 北京理工大学 基于异质复合材料的表面结构色调控方法
CN112466804B (zh) * 2020-11-06 2022-11-11 中国科学院微电子研究所 一种半导体器件的制造方法及半导体器件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080315336A1 (en) * 2007-06-20 2008-12-25 New Jersey Institute Of Technology Method of Assembly Using Array of Programmable Magnets

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770472B2 (ja) 1985-02-08 1995-07-31 株式会社東芝 半導体基板の製造方法
US5091330A (en) * 1990-12-28 1992-02-25 Motorola, Inc. Method of fabricating a dielectric isolated area
KR930011909B1 (ko) * 1991-05-16 1993-12-22 재단법인 한국전자통신연구소 단결정 실리콘 기판상에 화합물 반도체층이 형성된 기판의 제조방법
US5346848A (en) * 1993-06-01 1994-09-13 Motorola, Inc. Method of bonding silicon and III-V semiconductor materials
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
JP4556158B2 (ja) * 2002-10-22 2010-10-06 株式会社Sumco 貼り合わせsoi基板の製造方法および半導体装置
FR2855650B1 (fr) 2003-05-30 2006-03-03 Soitec Silicon On Insulator Substrats pour systemes contraints et procede de croissance cristalline sur un tel substrat
FR2856192B1 (fr) * 2003-06-11 2005-07-29 Soitec Silicon On Insulator Procede de realisation de structure heterogene et structure obtenue par un tel procede
FR2857502B1 (fr) * 2003-07-10 2006-02-24 Soitec Silicon On Insulator Substrats pour systemes contraints
FR2863771B1 (fr) 2003-12-10 2007-03-02 Soitec Silicon On Insulator Procede de traitement d'une tranche multicouche presentant un differentiel de caracteristiques thermiques
EP1542275A1 (en) * 2003-12-10 2005-06-15 S.O.I.TEC. Silicon on Insulator Technologies S.A. A method for improving the quality of a heterostructure
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
US20080070340A1 (en) 2006-09-14 2008-03-20 Nicholas Francis Borrelli Image sensor using thin-film SOI

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080315336A1 (en) * 2007-06-20 2008-12-25 New Jersey Institute Of Technology Method of Assembly Using Array of Programmable Magnets

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Publication number Publication date
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