JP2023112087A - 高抵抗率層を含む半導体構造を製作するための方法、および関連する半導体構造 - Google Patents

高抵抗率層を含む半導体構造を製作するための方法、および関連する半導体構造 Download PDF

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Abstract

【課題】高抵抗率層を含む半導体構造を製作するための改善された方法、および関連する半導体構造を提供する。【解決手段】半導体構造（１４０）を形成する方法は、初期基板（１０２）上にデバイス層（１００）を形成するステップと、デバイス層（１００）の第１の面を一時的基板に取り付けるステップと、初期基板（１０２）の一部を除去することによって、デバイス層（１００）の第２の面上に高抵抗率層（１３６）を形成するステップとを含む。方法は、最終基板（１３２）を高抵抗率層（１３６）に取り付けるステップと、一時的基板を除去するステップとをさらに含む。そのような方法によって、最終基板（１３２）と、最終基板（１３２）上に配置された高抵抗率層（１３６）と、高抵抗率層（１３６）上に配置されたデバイス層（１００）とを含む、半導体構造（１４０）が製作される。【選択図】図１Ａ

Description

本開示の実施形態は、高抵抗率層を含む半導体構造を製作するために使用されてよい方法、ならびにそのような方法を使用して製作された半導体構造およびデバイスに関する。
ＲＦ ＣＭＯＳデバイスなどの、無線周波数（ＲＦ）電子スイッチングデバイスの性能は、それらがそれから製作される基板の電気抵抗率に依存することができる。最近、例えば、高抵抗率シリコンオンインシュレータ（ＨＲ－ＳＯＩ）などの、高度な半導体オンインシュレータ（ＳｅＯＩ）基板が、高められた性能を有するＲＦ ＣＭＯＳデバイスを製作するために利用されている。例えば、ＨＲ－ＳＯＩから製作されたＲＦデバイスは、低減されたＲＦ損失を有することが実証された。
デバイスの活性層のダブル（またはデュアル）層転写（ＤＬＴ）は、初期基板を、その上に形成されたデバイスの改善されたＲＦ性能を提供するのにより適した最終基板で置換することを可能にすることができる。
手短に言えば、例えば複数のＲＦ ＣＭＯＳデバイスを含むデバイス層は、初期基板内にまたは初期基板上に製作されてよい。デバイス層は、その後、一時的基板に取り付けられてよい。デバイス層が一時的基板に取り付けられると、初期基板の一部は、除去され、高められたＲＦ性能により適した最終基板で置換されてよい。デバイス層が、ひとたび最終基板に取り付けられると、一時的基板は、除去されてよく、デバイス層のＤＬＴ処理を完了する。例えば、ＲＦ ＣＭＯＳのためのＤＬＴが、初期ＳＯＩ種類基板を利用して実証された。
初期ＳＯＩ種類基板を利用する場合、ＳＯＩ種類基板のバルクシリコンキャリア部分は、ＤＬＴ処理中に完全に除去されて、ＲＦ性能を落とすことがある望ましくない低抵抗率経路を除去する。しかしながら、標準的なバルク基板から製作されるＲＦ ＣＭＯＳデバイスの場合、製作プロセスの結果として、初期基板の残存厚さが、ＲＦ ＣＭＯＳデバイスに隣接して残ることがある。初期基板の残った残存厚さは、低抵抗率経路の役割を果たすことがあり、ＲＦ損失およびデバイス層のＲＦ性能の低下をもたらす。
そこで、本発明は、高抵抗率層を含む半導体構造を製作するための改善された方法、および関連する半導体構造を提供する。
この概要は、簡略化された形式で、概念の抜粋を導入するために提供される。これらの概念は、以下の本開示の例示的な実施形態についての詳細な説明において、さらに詳細に説明される。この概要が特許請求される主題の重要な特徴または必須の特徴を識別することは、意図されておらず、それが特許請求される主題の範囲を限定するために使用されることも、意図されていない。
いくつかの実施形態では、本開示は、半導体構造を製作する方法を含む。半導体構造を形成する方法は、
－ 初期基板上にデバイス層を形成するステップと、
－ デバイス層の第１の面を一時的基板に取り付けるステップと、
－ 高抵抗率層を形成するステップであって、高抵抗率層を形成することは初期基板の一部を除去するステップを含み、高抵抗率層は初期基板の残存部分を含む、ステップと、
－ 最終基板（１３２、２３２）を高抵抗率層（１３６、２３６）に取り付けるステップと、
－ 一時的基板（１１４、２１４）を除去するステップと
を含む。
本発明のさらなる非限定的な特徴によれば、以下のことが、単独で、またはいずれか技術的に実現可能な組み合わせで取り入れられる。
・ 初期基板の一部を除去するステップは初期基板の一部を薄化するステップを含む、
・ 初期基板の一部を除去するステップは初期基板の残存部分を通って延びる複数のビア（ｖｉａｓ）を形成するステップを含む、
・ 初期基板（１０２）の残存部分を通る複数のビアを形成するステップは、
・ 初期基板の残存部分の露出された面上にマスキング層を形成するステップと、
・ 初期基板のマスクされていない残存部分を通るビアをエッチングするステップと
を含む、
・ マスキング層は、複数のマスキング要素を含み、該方法は、複数のマスキング要素の総表面積を、初期基板の残存部分の露出された面の総表面積の７５パーセントよりも小さくなるように選択するステップを含む、
・ 最終基板を高抵抗率層に取り付けるステップは、最終基板を複数のビアに取り付けて、最終基板とデバイス層との間に複数のキャビティ（ｃａｖｉｔｉｅｓ）を形成するステップを含む、
・ 方法は、複数のビア上に高抵抗率材料を形成するステップを含む、
・ 方法は、１００００オームｃｍよりも高い電気抵抗率を有するように高抵抗率材料を選択するステップを含む、
・ 方法は、シリコン酸化物、シリコン窒化物、高抵抗率ポリマ、ポリイミド、またはセラミック接着剤（ｇｌｕｅ）のうちの少なくとも１つを含むように高抵抗率材料を選択するステップを含む。
本開示は、
－ 最終基板と、
－ 最終基板上に配置された高抵抗率層であって、高抵抗率層は初期基板の残存部分、および
－ 前記残存部分を通って延びる複数のビア
を含む、高抵抗率層と、
－ 高抵抗率層上に配置された無線周波数電子デバイスと
を備える半導体構造をさらに含む。
本発明のさらなる非限定的な特徴によれば、以下のことが、単独でまたはいずれか技術的に実現可能な組み合わせで取り入れられる。
・ 高抵抗率層は、近似的に１００００オームｃｍよりも高い平均電気抵抗を有する層を含む、
・ 高抵抗率層は、初期基板の残存部分と、複数のキャビティとを含む、
・ 高抵抗率層は、複数のビア間に配置された高抵抗率材料を含む、
・ 高抵抗率材料は、シリコン酸化物、シリコン窒化物、高抵抗率ポリマ、ポリイミド、またはセラミック接着剤のうちの１または複数を含む、
・ 高抵抗率材料は、近似的に１００００オームｃｍよりも高い電気抵抗率を有する。
本明細書は、本発明の実施形態と見なされるものを特に指摘し、明確に特許請求する、特許請求の範囲で終了するが、本開示の実施形態の利点は、添付の図面と併せて読まれた場合の、本開示の実施形態のある例についての説明から、より容易に確かめられることがある。
本開示の実施形態に従って利用されてよい半導体構造およびデバイスの製作を説明する簡略化され概略的に示された図であって、その上に形成されたデバイス層を含む初期基板を示す図である。 本開示の実施形態に従って利用されてよい半導体構造およびデバイスの製作を説明する簡略化され概略的に示された図であって、初期基板の反対側のデバイス層の露出された面に接合された一時的基板を示す図である。 本開示の実施形態に従って利用されてよい半導体構造およびデバイスの製作を説明する簡略化され概略的に示された図であって、初期基板の一部の薄化を示す図である。 本開示の実施形態に従って利用されてよい半導体構造およびデバイスの製作を説明する簡略化され概略的に示された図であって、初期基板の残存部分上へのマスキング層の形成を示す図である。 本開示の実施形態に従って利用されてよい半導体構造およびデバイスの製作を説明する簡略化され概略的に示された図であって、その上にマスキング層を有する初期基板の残存部分の平面図である。 本開示の実施形態に従って利用されてよい半導体構造およびデバイスの製作を説明する簡略化され概略的に示された図であって、初期基板の残存部分を通る複数のビアを形成することによる高抵抗率層の形成を示す図である。 本開示の実施形態に従って利用されてよい半導体構造およびデバイスの製作を説明する簡略化され概略的に示された図であって、最終基板の高抵抗率層への取り付けを示す図である。 本開示の実施形態に従って利用されてよい半導体構造およびデバイスの製作を説明する簡略化され概略的に示された図であって、一時的基板の除去を示す図である。 本開示の別の実施形態に従って利用されてよい半導体構造およびデバイスの製作を説明する簡略化され概略的に示された断面図であって、一時的基板と、デバイス層と、複数のビアを含む初期基板の残存部分とを含む半導体構造を示す図である。 本開示の別の実施形態に従って利用されてよい半導体構造およびデバイスの製作を説明する簡略化され概略的に示された断面図であって、複数のビア上への高抵抗率材料の適用による高抵抗率層の形成を示す図である。 本開示の別の実施形態に従って利用されてよい半導体構造およびデバイスの製作を説明する簡略化され概略的に示された断面図であって、最終基板の高抵抗率層への取り付けを示す図である。 本開示の別の実施形態に従って利用されてよい半導体構造およびデバイスの製作を説明する簡略化され概略的に示された断面図であって、図２Ｃの半導体構造からの一時的基板の除去を示す図である。
本明細書で提示される図は、いずれか特定の半導体構造、デバイス、システム、または方法についての実際の図であることは、意図されておらず、本開示の実施形態を説明するために使用される理想化された表現であるにすぎない。
本明細書で使用されるいかなる表題も、以下の特許請求の範囲およびそれらの法的均等物によって定義される本発明の実施形態の範囲を限定すると見なされるべきではない。いかなる特定の表題で説明される概念も、一般に、本明細書全体を通して他のセクションでも適用可能である。
本発明の実施形態が、図１Ａから図１Ｈを参照して説明される。図１Ａを参照すると、実施形態は、初期基板１０２上にデバイス層１００を形成することを含んでよい。
より詳細には、デバイス層１００は、複数の電子デバイス１０４を含んでよく、そのような電子デバイスは、スイッチングデバイスの他に、例えば、ロジックデバイス、発光デバイス、および受光デバイスなどの、さらなる電子デバイス種類を含んでよい。ある実施形態では、複数の電子デバイス１０４は、ＲＦ ＣＭＯＳデバイスなどの、複数の無線周波数デバイスを含んでよい。デバイス層１００は、相互接続層１０６も含んでよく、それは、層間誘電材料１１０内に配置された導電性要素１０８を含んでよい。複数の電子デバイス１０４は、当技術分野で知られている標準的なエレクトロニクス製作方法を使用して、初期基板１０２上および／または初期基板１０２内に形成されてよい。
実施形態は、シリコン、ゲルマニウム、シリコンゲルマニウム、シリコンカーバイド、ＩＩＩ－Ｖ族材料、またはＩＩ－ＶＩ族材料のうちの少なくとも１つを含むように、初期基板１０２を選択することを含んでよい。さらなる実施形態は、近似的に約５オームｃｍと約３０オームｃｍとの間の抵抗率を示すように、初期基板を選択することを含んでよい。初期基板１０２は、その最終用途に応じて、例えば、３００ｍｍ、２００ｍｍの直径を有してもよく、または他の直径が、利用されてよい。
デバイス層１００は、露出された面１１２を含んでよく、この露出された面１１２は、図１Ｂに示されるように、半導体構造１１８を形成するために、一時的基板１１４に取り付けられてよい。実施形態は、シリコン、ゲルマニウム、シリコンゲルマニウム、シリコンカーバイド、ＩＩＩ－Ｖ族材料またはＩＩ－ＶＩ族材料、ガラスなどのうちの少なくとも１つを含むように、一時的基板１１４を選択することを含んでよい。ある実施形態では、初期基板１０２および一時的基板１１４は、基本的に、同じ材料を含んでよい。初期基板１０２と一時的基板１１４の材料がそのように互いに一致することは、デバイス層１００を一時的基板１１４に取り付けるためのプロセスを改善することがある。例えば、初期基板１０２の熱膨張の係数および一時的基板１１４の熱膨張の係数は、取り付けプロセス中の望ましくない応力を防止するために、基本的に同じ値となるように選択されてよい。さらなる実施形態では、初期基板１０２の熱膨張の係数と一時的基板１１４の熱膨張の係数との間の差は、約１０パーセントよりも小さくなるように選択されてよい。
デバイス層１００の一時的基板１１４への取り付けは、接合プロセスを利用して事前形成されてよい。例えば、デバイス層１００の露出された面１１２は、一時的基板１１４の面１１６に接合されてよい。デバイス層１００の一時的基板１１４への接合は、（例えば、近似的に２０℃と３０℃との間の）室温における分子付着プロセスによって互いに接合することによって実施されてよい。
当技術分野で知られているように、直接接合と呼ばれる、分子付着による接合の原理は、２つの面（例えば、デバイス層１００の露出された面１１２と一時的基板１１４の面１１６と）を直接的に、すなわち、特定の接合材料（接着剤、ワックス、はんだなど）を使用せずに、接触させる原理に基づいている。そのような接合プロセスは、接合される面が十分に平滑で、そこに粒子または汚染物がないこと、およびそれらが、一般に数ナノメートルよりも短い距離で接触を開始することが可能なように、十分に接近させられていることを必要とする。この場合、２つの面間の引力は、分子付着（接合される２つの面の２つの原子または分子の間の電子相互作用の引力（ファンデルワールス力）の和によって引き起こされる接合）を引き起こすほど十分に大きい。
分子付着による接合は、初期基板１０２、デバイス層１００、および一時的基板１１４によって形成される、（図１Ｂの）半導体構造１１８の少なくとも１つの位置上における圧力点の印加によって開始されてよい。一時的基板１１４とデバイス層１００との間の接合波は、その後、圧力が印加された点から伝搬させられる。そのような圧力の印加は、しかしながら、接合波の伝搬を開始するのに必須であるわけではない。
分子付着による接合の後、一時的基板１１４とデバイス層１００との接合を強化するために、アニーリングが、適温（好ましくは１００℃以下）で半導体構造１１８に対して実施されてよい。
さらなる実施形態では、一時的基板１１４をデバイス層１００の露出された面１１２に取り付けるための接合プロセスは、室温における圧迫下で実行されてよい。またさらなる実施形態では、接合プロセスは、１００℃以下の温度における圧迫下で実行されてよい。
さらなる実施形態では、接合層（図示せず）が、一時的基板１１４とデバイス層１００との間に配置されてよい。接合層は、デバイス層１００および一時的基板１１４の一方または両方の接合面上、すなわち、露出された面１１２および１１６上に形成されてよい。接合層は、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物のうちの１または複数を含んでよい。接合層は、デバイス層１００を一時的基板１１４に取り付けるための接合プロセスの信頼性を改善するために利用されてよい。
一時的基板１１４をデバイス層１００に取り付けると、デバイス層１００を構成する複数のデバイス１０４のＲＦ性能を改善するための高抵抗率層を形成するために、さらなる処理が利用されてよい。高抵抗率層の形成は、デバイス層１００の反対側の初期基板１０２の一部を除去することを含んでよい。例えば、図１Ｃを参照すると、デバイス層１００の反対側の初期基板１０２の一部は、初期基板１０２の残存部分１０２’を残すように、薄化プロセスを利用することによって除去されてよい。初期基板１０２の一部の薄化は、エッチング、削り、および磨きプロセスのうちの１または複数を含んでよい。例えば、初期基板１０２は、近似的に１０００ミクロンよりも薄い初期厚さを、もしくは８００ミクロンよりも薄い初期厚ささえ有してよく、またはある実施形態では、５００ミクロンよりも薄い初期厚ささえ有してよい。薄化プロセスは、初期基板１０２の露出された後面の一部を除去するために使用されてよく、それによって、初期基板１０２の厚さを近似的に１００ミクロンよりも、もしくは２０ミクロンよりも薄くし、またはある実施形態では、近似的に５ミクロンよりも薄くする。
初期基板１０２の一部を薄化すると、図１Ｄに示されるように、マスキング層１２２が、デバイス層１００の反対側の初期基板の残存部分１０２’の露出された後面１２０上に形成されてよい。マスキング層１２２は、標準的なフォトリソグラフィ方法など、半導体業界でよく知られた方法を使用して、初期基板１０２の残存部分１０２’の露出された後面１２０上に形成されてよい。例えば、マスキング層１２２は、ポリマ、シリコン酸化物、シリコン窒化物、または金属層のうちの１または複数を含んでよい。
図１Ｄに示されるように、マスキング層１２２は、初期基板１０２の残存部分１０２’の後面１２０上に配置された、複数のマスキング要素１２４および複数のマスク開口１２６を含む。初期基板１０２の残存部分１０２’の後面１２０上のマスキング層１２２のレイアウトについての例示的な実施形態が、図１Ｅの平面断面図に示されている。例えば、図１Ｅの示された例のように、マスキング層１２２を構成する複数のマスキング要素１２４は、長方形、円、または他の適切なマスキング幾何形状など、選択された幾何形状を有してよい。本発明のいくつかの実施形態では、複数のマスキング要素１２４の総表面積は、初期基板１０２の残存部分１０２’の後面１２０の総面積の７５パーセントよりも小さく、他の実施形態では、複数のマスキング要素１２４の総表面積は、初期基板１０２の残存部分１０２’の後面１２０の総面積の６０パーセントよりも小さく、またはいくつかの実施形態では、複数のマスキング要素１２４の総表面積は、初期基板１０２の残存部分１０２’の後面１２０の総面積の５０パーセントよりも小さい。
マスキング層１２２を形成すると、初期基板１０２の残存部分１０２’のマスクされていない後面を通って延びる複数のビア１２８を形成するために、エッチングプロセスが、実行されてよく、図１Ｆに示されるような、半導体構造１３０を形成する。例えば、エッチングプロセスは、（プラズマエッチングプロセスなどの）ドライエッチプロセスまたは（ウェット酸エッチなどの）ウェットエッチプロセスのうちの１または複数を含んでよい。本発明のある実施形態では、エッチングプロセスは、複数のビア１２８が、近似的に５ミクロンよりも深い深さ、もしくは２０ミクロンよりも深い深さになるまで、または１００ミクロンよりも深い深さにさえなるまで、実行されてよい。エッチングプロセスは、デバイス層１００に侵犯する前に停止させられ、それによって、デバイス層１００を構成する複数のデバイス１０４に対するいかなる望ましくない損傷も防止する。エッチングプロセスを完了すると、マスキング層１２２は、化学エッチまたは溶剤洗浄などのよく知られた方法を利用して除去されてよい。
初期基板１０２の残存部分１０２’を通って延びる複数のビア１２８を形成した後、最終基板１３２が、複数のビア上に取り付けられてよく、図１Ｇに示されるように、最終基板１３２とデバイス層１００との間に複数のキャビティ１３４を形成し、複数のキャビティ１３４および初期基板１０２の残存部分１０２’は、高抵抗率層１３６を形成する。
より詳細には、本発明の実施形態は、シリコン、ゲルマニウム、シリコンゲルマニウム、シリコンカーバイド、ＩＩＩ－Ｖ族材料、またはＩＩ－ＶＩ族材料のうちの少なくとも１つを含むように、最終基板１３２を選択することを含んでよい。さらなる実施形態では、最終基板１３２は、セラミック、誘電体、または絶縁体のうちの１または複数を含んでよい。最終基板は、さらに、単結晶材料を含んでよく、またはあるいは、多結晶もしくは非結晶材料を含んでよい。さらなる実施形態は、近似的に約１０オームｃｍと約１００００００オームｃｍとの間の抵抗率を示すように、最終基板１３２を選択することを含んでよい。
最終基板１３２は、複数のビア１２８上に取り付けられてよく、一時的基板１１４のデバイス層１００への接合を参照して先に説明されたような接合プロセスを使用して、初期基板１０２の残存部分１０２’と接触させることによって、複数のキャビティ１３４を形成する。加えて、先に説明されたように、例えば、先に上で詳細に説明されたような分子接合による、接合プロセスを改善するために、接合層（図示せず）が、最終基板１３２および初期基板１０２の残存部分１０２’の１または複数上に形成されてよい。
初期基板１０２の残存部分１０２’を通って延びる複数のビア１２８上への最終基板１３２の取り付けは、高抵抗率層１３６を形成し、高抵抗率層１３６は、最終基板１３２とデバイス層１００との間に配置される。高抵抗率層１３６は、したがって、複数のキャビティ１３４と、初期基板１０２の残存部分１０２’とを含む。ある実施形態では、複数のビア１２８上への最終基板１３２の取り付けは、複数のキャビティ１３４が、基本的に大気を含む複数のエアギャップを構成するように、分子接合プロセスによって実行されてよい。本発明のさらなる実施形態では、分子接合プロセスは、複数のキャビティ１３４が選択された雰囲気で満たされ、キャビティ内が様々な気体圧力になることがあるように、異なる気体雰囲気の下で利用されてよい。
高抵抗率層１３６は、高抵抗率層１３６が、近似的に１００００オームｃｍよりも高い、もしくは近似的に１０００００オームｃｍよりも高い平均電気抵抗率を有するように、または１００００００オームｃｍよりも高い平均電気抵抗率さえ有するように製作されてよい。最終基板１３２とデバイス層１００との間に配置される高抵抗率層１３６の製作は、デバイス層１００内に製作されるＲＦデバイスの最適な性能を保証する。
高抵抗率層１３６を製作すると、本発明の実施形態は、図１Ｈに示されるように、一時的基板１１４の除去によって進行してよい。一時的基板１１４は、エッチング、削り、または磨きプロセスのうちの１または複数によって除去されてよい。一時的基板１１４の除去プロセスは、一時的基板１１４の全部が除去されるまで実行され、それによって、デバイス層１００を再露出させ、特に、層間誘電体１１０および導電性要素１０６を含む相互接続層１０６を露出させる。
上で説明されたような本発明の実施形態は、初期基板の残存部分と複数のキャビティとを含む高抵抗率層を形成するための方法および構造について教示する。以下で説明される本発明のさらなる実施形態では、高抵抗率層は、初期基板の残存部分の他に、その上に形成された追加の高抵抗率材料を含んでよい。
さらに詳細には、図２Ａを参照すると、半導体構造２３０が、形成され、それは、一時的基板２１４と、デバイス層２００と、初期基板の残存部分２０２’と、初期基板の残存部分２０２’を通って延びる複数のビア２２８とを含む。図２Ａの半導体構造２３０は、図１Ｆの半導体構造１３０と基本的に同じ半導体構造であり、図１Ｆの半導体構造１３０の形成において上で先に説明されたものと基本的に同じ方法を使用して形成されてよい。
図２Ａの半導体構造２３０を製作する場合、実施形態は、初期基板の残存部分２０２’と追加の高抵抗率材料２３８とを含む高抵抗率層２３６の形成によって進行してよい。本発明のいくつかの実施形態では、高抵抗率材料２３８は、初期基板の残存部分２０２’上に配置されてよく、図２Ｂに示されるように、複数のビア２２８を満たしてもよい。
数々のプロセスが、高抵抗率材料２３８の形成のために利用されてよく、例えば、付着プロセス（例えば、化学蒸着、物理蒸着など）またはスピンオンプロセスのうちの１または複数が、高抵抗率材料２３８の形成のために利用されてよい。高抵抗率材料２３８は、露出された平面高抵抗率面２３９を形成するために、コンフォーマル形成プロセスおよびその後の平坦化を利用して形成されてよい。高抵抗率面２３９を形成するための平坦化プロセスは、化学的磨き、削り、またはエッチングプロセスのうちの１または複数を利用して実行されてよい。
本発明のいくつかの実施形態では、高抵抗率材料２３８は、例えば、シリコン酸化物、シリコン窒化物、高抵抗率ポリマ、ポリイミド、またはセラミック接着剤など、誘電材料の１または複数を含んでよい。高抵抗率材料２３８は、近似的に１００００オームｃｍよりも高い、もしくは近似的に１０００００オームｃｍよりも高い電気抵抗率値を有する、または１００００００オームｃｍよりも高い電気抵抗率値を有する高抵抗率材料を含んでよい。
高抵抗率層２３６を形成すると、図２Ｃに示されるように、最終基板２３２が、高抵抗率層２３６に取り付けられてよい。高抵抗率層２３６の最終基板２３２への取り付けは、一時的基板１１４のデバイス層１００への接合を参照して先に説明されたような接合プロセスを利用して実行されてよい。加えて、先に説明されたように、例えば、先に上で詳細に説明されたような分子接合による、接合プロセスを改善するために、接合層（図示せず）が、最終基板２３２および高抵抗率層２３６の１または複数上に形成されてよい。
高抵抗率層２３６を製作すると、本発明の実施形態は、図２Ｄに示されるように、一時的基板２１４の除去によって進行してよい。一時的基板２１４は、エッチング、削り、または磨きプロセスのうちの１または複数によって除去されてよい。一時的基板２１４の除去プロセスは、一時的基板２１４の全部が除去されるまで実行され、それによって、デバイス層２００を再露出させ、特に、層間誘電体および導電性要素を含む相互接続層を露出させる。
（図１Ａから図１Ｈを参照して説明された）第１の例示的な実施によれば、ＲＦスイッチを含むデバイス層１００が、抵抗率が５オームｃｍ、直径が３００ｍｍ、および厚さが８００ミクロンの、シリコンから作成された初期基板１０２上に生成される（図１Ａ）。
直径が３００ｍｍ、および厚さが８００ミクロンの、シリコンから作成された一時的基板１１４が、デバイス層１００の露出された面への分子付着接合によって組み立てられる。接合の前に、デバイス層１００の露出された面は、分子付着による接合の目的で必要とされる平坦さ、低レベルの粗さ、および清浄さを面に与えるために、化学機械平坦化と、それに続く洗浄とを施されていてよい。その次に、一時的基板１１４も、適切な面特性をそれに提供するために、（例えば、オゾン＋ＲＣＡによる）マイクロエレクトロニクス洗浄を施されていてよい。組み立てられた半導体構造１１８（図１Ｂ）が、その結果として、獲得される。初期基板１０２の後側（すなわち、デバイスの層１００を担う側の反対側）は、その後、５ミクロンの残存厚さが達成されるまで、例えば、機械的削りによって、次に、化学機械的磨きによって薄化される（図１Ｃ）。薄化ステージの前に、組み立てられた半導体構造１１８は、一時的基板１１４とデバイス層１００との間の界面における接合力を高めるために、例えば、約１００～１５０℃で、熱処理を施されてよい。
その後、マスキング層１２２を初期基板１０２の薄化された後側に適用して、マスクされたエリア１２４およびマスクされないエリア１２６を定めるのに、フォトリソグラフィステージが役立つ（図１Ｄおよび図１Ｅ）。例として、マスクされたエリア１２４は、辺の寸法が１０×２０ミクロンの四角形である。マスクされたエリア１２４の表面積は、初期基板１０２の薄化された側の総表面積の５０％よりも狭く、すなわち、例えば、４０％である。ビア１２８を形成するために、化学エッチングステージが、その後、初期基板１０２のマスクされないエリア１２６をエッチングするために使用される（図１Ｆ）。マスキング層１２２は、除去される。
例えば、厚さが５００ミクロンの、アルミニウム窒化物から成る最終基板１３２が、その後、初期基板１０２の薄化された後側上へのその組み立ての目的で準備される。組み立てられた面の準備は、面を活性化すること、およびその後の接合に低温で高い付着エネルギーを提供することを可能にする、（酸素または窒素の下での）プラズマ処理を含んでよい。組み立ては、制御された雰囲気の下で直接接合技法を使用して実行される。例として、接合チャンバの雰囲気は、大気圧における空気、または選択された圧力における気体（例えば、窒素もしくはアルゴン、または別の気体）であってよい。組み立てに続いて（図１Ｇ）、高抵抗率層１３６が形成され、それは、初期基板１０２の残存部分１０２’と、選択された圧力の空気または選択された気体で満たされたキャビティ１３４とから成る。初期基板１０２の薄化された側と最終基板１３２との間の接合エネルギーを高めるために、（組み立てられた一時的基板と最終基板の熱膨張係数の間に大きい差があることを前提として、１００℃のオーダの）低温熱処理が実行されてよい。
最終ステージは、一時的基板１１４の除去を含む。それは、機械的削りおよび化学エッチングによって後者を除去することによって、または優先的には、分解によって、すなわち、一時的基板１１４とデバイス層１００との間の接合界面に機械適応力を印加することによって実行されることができる。
その結果として獲得された構造１４０は、初期基板１０２のそれらよりも有利な電気絶縁特性を有する最終基板の存在のおかげで、デバイスの層１００内に含まれるスイッチに良好なＲＦ性能を与え、さらに、初期基板１０２の残存部分１０２’は、高抵抗率層１３６の形成のおかげで、導電路を生成することによって、デバイスの性能を損なわない。
本発明による製造技法は、したがって、より高価なＳＯＩ基板の代わりに、初期シリコン基板を使用すること、ならびに層のダブル転写および高抵抗率層１３６の製造に続いて、その特性がＲＦ用途に適した構造を獲得することを可能にする。
（図２Ａから図２Ｄを参照して説明された）第２の例示的な実施によれば、ＲＦスイッチを含むデバイス層２００が、抵抗が３０オームｃｍ、直径が３００ｍｍ、および厚さが８００ミクロンの、シリコンから作成された初期基板上に生成される。直径が３００ｍｍ、および厚さが８００ミクロンの、シリコンから作成された一時的基板２１４が、デバイスの層２００の露出された面への直接接合によって組み立てられる。接合の前に、デバイス層２００の露出された面は、分子付着による接合の目的で必要とされる平坦さ、低レベルの粗さ、および清浄さを面に与えるために、化学機械平坦化と、それに続く洗浄とを施されていてよい。その次に、一時的基板２１４も、正しい面特性をそれに提供するために、（例えば、オゾン＋ＲＣＡによる）マイクロエレクトロニクス洗浄を施されていてよい。初期基板の後側（すなわち、デバイスの層２００を担う側の反対側）は、その後、２０ミクロンの残存厚さが達成されるまで、例えば、機械的削りによって、次に、化学機械的磨きによって薄化される。
その後、マスキング層を初期基板の薄化された後側（残存部分２０２’）に適用して、マスクされたエリアおよびマスクされないエリアを定めるのに、フォトリソグラフィステージが役立つ。例として、マスクされたエリアは、辺の寸法が１０×２０ミクロンの長方形である。マスクされたエリアの表面積は、初期基板２０２の薄化された側の総表面積の７５％よりも狭く、すなわち、例えば、５５％である。ビア２２８を形成するために、化学エッチングステージが、その後、初期基板の残存部分２０２’のマスクされないエリアをエッチングするために使用される（図２Ａ）。マスキング層は、除去される。
高抵抗率材料２３８の層が、その後、ビア２２８内に付着させられて、後者を満たし（すなわち、初期基板の残存部分２０２’の残存厚さに少なくとも等しい厚さになり）、適切な場合には、（図２Ｂに示されるように）初期基板の残存部分２０２’上に付着させられる。この高抵抗率材料は、例えば、シリコン酸化物であり、またはあるいは、それは、高抵抗率（すなわち、好ましくは１００００オームｃｍよりも抵抗率が高い）ポリマから作成されてよい。その後、直接接合の目的で、例えば、化学機械平坦化と、それに続くＲＣＡ洗浄との適用によって、高抵抗率材料２３８の露出された面２３９を準備することが可能である。
例えば、厚さが５００ミクロンの、ガラスから作成された最終基板２３２が、その後、初期基板（残存部分２０２’）の薄化された後側上へのその組み立ての目的で準備される。組み立てられた面の準備は、面を活性化すること、およびその後の接合に低温で高い付着エネルギーを提供することを可能にする、（酸素または窒素の下での）プラズマ処理を含んでよい。組み立ては、直接接合技法を使用して実行される。組み立てに続いて（図２Ｃ）、高抵抗率層２３６が形成され、それは、初期基板の残存部分２０２’と、高抵抗率材料２３８とから成る。初期基板の薄化された側と最終基板２３２との間の接合エネルギーを高めるために、（組み立てられた一時的基板と最終基板の熱膨張係数の間に大きい差があることを前提として、１００℃のオーダの）低温熱処理が実行されてよい。
最終ステージは、一時的基板２１４の除去を含む（図２Ｄ）。それは、機械的削りおよび化学エッチングによって後者を除去することによって、または優先的には、剥離によって、すなわち、例えば、一時的基板２１４とデバイスの層２００との間の接合界面に機械適応力を印加することによって実行されることができる。
その結果として獲得された半導体構造２４０は、初期基板のそれらよりも有利な電気絶縁特性を有する最終基板２３２の存在のおかげで、デバイス層２００内に含まれるスイッチに良好なＲＦ性能を与え、さらに、初期基板の残存部分２０２’の残存厚さは、高抵抗率層２３６の形成のおかげで、導電路を生成することによって、デバイスの性能を損なわない。
上で説明された本開示の例示的な実施形態は、これらの実施形態は本発明の実施形態の例であるにすぎないので、本発明の範囲を限定せず、それは、添付の特許請求の範囲およびそれらの法的均等物の範囲によって確定される。いずれの等価な実施形態も本発明の範囲内にあることが、意図されている。実際に、本明細書で示され、説明されたものに加えて、説明された要素の代替的な有益な組み合わせなど、本開示の様々な変更が、本説明から当業者に明らかになる。言い換えると、本明細書で説明された１つの例示的な実施形態の１または複数の特徴は、本開示のさらなる実施形態を提供するために、本明細書で説明された別の例示的な実施形態の１または複数の特徴と組み合わされてよい。そのような変更および実施形態も添付の特許請求の範囲内に包含されることが、意図されている。

Claims (9)

  1. 半導体構造を形成する方法であって、
    初期基板上にデバイス層を形成するステップであって、前記初期基板は、半導体オンインシュレータ基板の製作に利用されるバルク基板として構成され、該ステップと、
    前記デバイス層の第１の面を一時的基板に取り付けるステップと、
    前記初期基板に、高抵抗率層を形成するステップであって、前記高抵抗率層を形成するステップは、
    前記初期基板の一部を除去するステップと、
    前記初期基板の残存部分を通って延びる複数のビアを形成するステップと、
    前記複数のビア上に高抵抗率材料を形成するステップであって、前記高抵抗率層は、前記初期基板の残存部分、前記複数のビア、および近似的に１００００オームｃｍよりも高い電気抵抗率値を有する前記高抵抗率材料を含む、該ステップと、
    前記一時的基板を除去するステップと、
    を備えることを特徴とする方法。
  2. 前記初期基板の残存部分を通る複数のビアを形成するステップは、
    前記初期基板の前記残存部分の露出された面上にマスキング層を形成するステップと、
    前記初期基板のマスクされていない残存部分を通るビアをエッチングするステップと
    をさらに含むことを特徴とする請求項１に記載の方法。
  3. 前記マスキング層は、複数のマスキング要素を含み、前記複数のマスキング要素の総表面積を、前記初期基板の前記残存部分の前記露出された面の総表面積の７５パーセントよりも小さくなるように選択するステップをさらに含むことを特徴とする請求項２に記載の方法。
  4. 最終基板を前記高抵抗率層に取り付けるステップであって、前記最終基板を前記複数のビアに取り付けて、前記最終基板と前記デバイス層との間に複数のキャビティを形成するステップをさらに含むことを特徴とする請求項１ないし３のいずれかに記載の方法。
  5. シリコン酸化物、シリコン窒化物、高抵抗率ポリマ、ポリイミド、またはセラミック接着剤のうちの少なくとも１つを含むように前記高抵抗率材料を選択するステップをさらに含むことを特徴とする請求項１に記載の方法。
  6. 初期基板の一部が置換された最終基板であって、前記初期基板は、半導体オンインシュレータ基板製作用のバルク基板として構成され、
    前記最終基板上に配置された高抵抗率層であって、前記高抵抗率層は、前記初期基板の残存部分、前記残存部分を通って延びる複数のビア、および、近似的に１００００オームｃｍよりも高い電気抵抗率値を有する高抵抗率材料を含む、高抵抗率層と、
    前記高抵抗率層上に配置された無線周波数電子デバイス層と
    を備え、前記初期基板よりも有利な電気絶縁性を有する前記最終基板を前記高抵抗率層に取り付けることによって、前記初期基板の低抵抗率経路の役割を果たす前記残存部分に高抵抗率経路を形成する
    ことを特徴とする半導体構造。
  7. 前記高抵抗率層は、前記初期基板の残存部分と、複数のキャビティとを含むことを特徴とする請求項６に記載の半導体構造。
  8. 前記高抵抗率材料は、シリコン酸化物、シリコン窒化物、高抵抗率ポリマ、ポリイミド、またはセラミック接着剤のうちの１または複数を含むことを特徴とする請求項６に記載の半導体構造。
  9. 最終基板と、
    前記最終基板上に配置された高抵抗率層であって、前記高抵抗率層は初期基板の残存部分、前記初期基板の前記残存部分を通って延びる複数のビア、および、近似的に１００００オームｃｍよりも高い電気抵抗率値を有する高抵抗率材料を含む、該高抵抗率層と、
    前記高抵抗率層上に配置された無線周波数電子デバイス層と
    を備えたことを特徴とする半導体構造。
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