CN117153769A - Soi衬底及其制备方法 - Google Patents

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CN117153769A CN202310887958.6A CN202310887958A CN117153769A CN 117153769 A CN117153769 A CN 117153769A CN 202310887958 A CN202310887958 A CN 202310887958A CN 117153769 A CN117153769 A CN 117153769A
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杨旭锋
常冰岩
李乐
吴年汉
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Wuhan Xinxin Semiconductor Manufacturing Co Ltd
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Abstract

本申请提供一种SOI衬底及其制备方法。该SOI衬底的制备方法包括：提供衬底晶片和表面晶片；在所述衬底晶片的表面形成绝缘介质层，所述绝缘介质层的介电常数小于氧化硅层的介电常数；将所述绝缘介质层背离所述衬底晶片的一侧与所述表面晶片键合。该方法所制得的SOI衬底，有效减小了SOI衬底的寄生电容，提高了半导体器件的性能。

Description

SOI衬底及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种SOI衬底及其制备方法。
背景技术
半导体器件中，比如RF-CMOS器件，反映射频器件的开关性能的品质因子(Figureof Merit，FoM)是衡量射频器件的重要指标。其中，FoM＝Ron*Coff；Ron为导通电阻，是反映RF信号通过处于导通状态的开关时发生多少损耗；而Coff为关断电容，则是反应信号在开关处于关闭状态下通过电容器泄漏多少能量。使用SOI(Semiconductor-On-Insulator，即绝缘体上半导体)衬底可以有效降低电路中的寄生电容Coff，提高射频器件的品质因子，例如绝缘体上硅、绝缘体上锗、绝缘体上硅锗。同时由于SOI晶圆中BOX(Buried Oxide，埋氧层)的隔绝，不存在阱区底部漏电通道，进一步降低了功耗。
然而，现有SOI衬底随着沟道长度的不断减小，SOI衬底造成的寄生电容对射频器件性能影响的占比日益增加，为提高半导体器件性能，需要进一步降低SOI衬底的寄生电容。
发明内容
本申请提供一种SOI衬底及其制备方法，旨在解决现有SOI衬底的寄生电容较大的问题。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种绝缘体上半导体(Semiconductor On Insulator，SOI)衬底的制备方法，该SOI衬底的制备方法包括：
提供衬底晶片和表面晶片；
在所述衬底晶片的表面形成绝缘介质层，所述绝缘介质层的介电常数小于氧化硅层的介电常数；
将所述绝缘介质层背离所述衬底晶片的一侧与所述表面晶片键合。
在一个实施例中，在所述衬底晶片的表面形成绝缘介质层之后，还包括：
在所述绝缘介质层背离所述衬底晶片的一侧表面形成氧化层；
将所述氧化层背离所述衬底晶片的一侧表面与所述表面晶片键合。
在一个实施例中，所述方法还包括：减薄所述表面晶片。
在一个实施例中，所述减薄所述表面晶片的步骤，包括：
在键合的步骤之前，对所述表面晶片的键合面进行离子注入，以在所述表面晶片中定义出剥离界面；在键合的步骤之后，通过所述剥离界面减薄所述表面晶片。
在一个实施例中，所述离子注入的剂量为1017～1018/cm2。
在一个实施例中，在键合的步骤之后，还包括：
在所述表面晶片背离所述绝缘介质层的一侧表面形成第一保护层；
在所述衬底晶片背离所述绝缘介质层的一侧表面形成应力膜层；
去除所述应力膜层和所述第一保护层。
在一个实施例中，在所述衬底晶片的表面形成绝缘介质层的步骤之后，还包括：
光照所述绝缘介质层。
在一个实施例中，所述绝缘介质层的厚度与所述氧化层的厚度的比例为(1：1)～(9：1)。
在一个实施例中，所述绝缘介质层的材质包括碳氧化硅(SiOC)、氟氧化硅(SiOF)中的至少一种；和/或
所述衬底晶片和/或表面晶片为硅晶片；所述氧化层的材质为氧化硅层。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种SOI衬底，该SOI衬底包括：
底部半导体层；
绝缘介质层，层叠于所述底部半导体层的表面；其中，所述绝缘介质层的介电常数小于氧化硅层的介电常数；
表面半导体层，层叠于所述绝缘介质层上。
在一个实施例中，还包括：
氧化层，位于所述绝缘介质层和所述表面半导体层之间。
在一个实施例中，所述绝缘介质层的厚度与所述氧化层的厚度的比例为(1：1)～(9：1)。
在一个实施例中，所述绝缘介质层的材质包括碳氧化硅(SiOC)、氟氧化硅(SiOF)中的至少一种；和/或
所述底部半导体层和/或表面半导体层为硅层；所述氧化层为氧化硅层。
在一个实施例中，所述绝缘介质层中形成有多个空气孔。
在一个实施例中，所述表面半导体层的厚度为10nm-200nm。
本申请实施例的有益效果，区别于现有技术：本申请实施例提供的SOI衬底的制备方法，通过提供衬底晶片和表面晶片；然后在衬底晶片的表面形成绝缘介质层；之后，将绝缘介质层背离衬底晶片的一侧与表面晶片键合；其中，由于绝缘介质层的介电常数小于氧化硅层的介电常数，有效减小了SOI衬底的寄生电容，提高了半导体器件的性能。
附图说明
图1为本申请一实施例提供的SOI衬底的制备方法的流程图；
图2至图10为图1所示SOI的制备方法的具体流程对应的结构示意图；
图11为本申请一实施例提供的SOI衬底的结构示意图；
图12为本申请另一实施例提供的SOI衬底的结构示意图。
附图标记说明
1-衬底晶片；2-表面晶片；3-绝缘介质层；4-氧化层；5-剥离界面；6-底部半导体层、7-表面半导体层；8a-第一保护层；8b-第二保护层；9-应力膜层。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
相关技术中，针对绝缘体上硅衬底来说，SOI衬底是一种具有独特的“Si/绝缘层/Si”三层结构的硅基半导体材料。SOI技术在顶层硅和背衬底之间引入了一层绝缘层，通过绝缘层实现了器件和衬底的全介质隔离。
在SOI的三层结构中，表面层是薄薄的单晶硅，用于制造器件；中间层是依托在体硅上的绝缘材料，这种绝缘材料和硅越接近越好，所以，绝缘层通常为氧化硅层，称为氧化埋层(BOX层)。SOI技术可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；并且，采用SOI技术制成的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势。
然而，现有SOI衬底随着沟道长度的不断减小，SOI衬底造成的寄生电容对射频器件性能影响的占比日益增加，为提高射频器件性能，需要进一步降低SOI衬底的寄生电容。
基于此，本申请实施例提供一种SOI衬底及其制备方法，能够进一步降低SOI衬底的寄生电容，以提高射频器件的性能。其中，射频器件可以是射频开关，射频功率放大器等。
下面结合附图和实施例对本申请进行详细的说明。
请参阅图1，图1为本申请一实施例提供的SOI(绝缘体上半导体)衬底的制备方法的流程图；在本实施例中，提供一种SOI(绝缘体上半导体)衬底的制备方法，该方法包括：
步骤S1：提供衬底晶片和表面晶片。
其中，衬底晶片1和/或表面晶片2可以是硅晶片，表面晶片2也可以是锗晶片。衬底晶片1可以是高阻值硅，衬底晶片1的厚度可以是500um-1000um；比如500um、600um、700um、800um、900um等等。表面晶片2可以是低阻值硅。
步骤S2：在衬底晶片的表面形成绝缘介质层，绝缘介质层的介电常数小于氧化硅层的介电常数。
如图2，为在衬底晶片1的表面形成绝缘介质层3的结构示意图。在具体实施过程中，可以采用沉积工艺在衬底晶片1的表面形成绝缘介质层3。当然，也可采用旋转涂布法形成绝缘介质层3。具体的，绝缘介质层3的介电常数小于氧化硅层的介电常数。
上述通过使绝缘介质层3的介电常数(K)小于氧化硅层的介电常数，能够防止集成电路(IC)上的信号串扰，且与氧化硅层相比，低介电常数可实现更快的运行速度和在单个芯片中容纳更多元件。
在一些实施例中，绝缘介质层3的材质包括但不限于BD1\BD2\BD3等碳氧化硅。其中，一代Black Diamond(也称为BD1)(K～3.0)，是90/65nm节点的行业标准。制备纳米级多孔Low-k薄膜分为两包括PECVD沉积有机硅玻璃“Backbone"和热惰性有机相，然后通过紫外线(UV)固化，去除惰性相，从而诱发多孔性，重组和强化剩余的氧化硅基体，以形成最终的纳米级多孔薄膜。较小的平均孔径和紧密的孔径分布消除了对孔隙密封的需要。BlackDiamondⅡ(也称为BD2)纳米级多孔Low-k薄膜是45/32nm铜/低介电常数互连的行业标准，其K值约为2.5。下一代Black DiamondⅢ(也称为BD3)薄膜将这项业界领先的技术扩展至超低k(ULK)薄膜(K～2.2)，可扩展至22nm及以下，并提高器件速度。它还可赋予了新兴先进封装方案所需的机械强度(硬度和弹性)。该薄膜表现出优异的防潮性能、在蚀刻和去除光刻胶后具有稳定的K值以及优异的机械强度。K＝2.2-3.0。这种Low-K薄膜是通过将-CH3引入氧化硅衬底来制备复合电介质材料。
在一个具体实施例中，绝缘介质层3的材质包括碳氧化硅(SiOC)、氟氧化硅(SiOF)中的至少一种低介电材料。
在一个实施方式中，为了进一步降低形成的SOI衬底的寄生电容，在步骤S2之后，还包括：光照绝缘介质层3，以在绝缘介质层3中形成多个空气孔(图未示)，由于空气的介电常数约为1，小于绝缘介质层3，从而可进一步降低SOI衬底的介电常数。
步骤S3：将绝缘介质层背离衬底晶片的一侧与表面晶片键合。
参见图3，图3为绝缘介质层与表面晶片键合后的结构示意图。在一个实施方式中，可以将绝缘介质层3背离衬底晶片1的一侧表面与表面晶片2的键合面直接键合。
在另一个实施方式中，结合图4，为在绝缘介质层的表面形成氧化层的结构示意图；为了便于后续衬底晶片1与表面晶片2键合，提高二者之间的结合强度；在步骤S2之后，步骤S3之前，还包括：
步骤A：在绝缘介质层3背离衬底晶片1的一侧表面形成氧化层4。
其中，氧化层4可以是氧化硅层，比如二氧化硅层。氧化层4也可以采用沉积的方式形成。氧化层4的厚度与绝缘介质层3的厚度总和可与现有SOI衬底中的绝缘层的厚度相同；在该实施例中，绝缘介质层3的厚度与氧化层4的厚度的比例为(1：1)～(9：1)；如此，即可减少SOI衬底的寄生电容，且可以通过氧化层4提高衬底晶片1与表面晶片2之间的键合强度。其中，绝缘介质层3的厚度与氧化层4的厚度的比例可以是1：1；2：1；或3：1；或4：1；或5：1；或6：1；或7：1；或8：1；或9：1等等。
其中，若绝缘介质层3的材质使用BD2，其介电常数为2.5，绝缘介质层3的厚度和氧化硅层的厚度比值为1:1，可以降低21.9％SOI衬底的寄生电容，大幅提高了射频器件的品质因子，使射频产品更具竞争力。
在该实施方式中，参见图5，图5为衬底晶片上的氧化层与表面晶片键合后的结构示意图；步骤S3具体是将氧化层4背离衬底晶片1的一侧表面与表面晶片2键合。该方式通过在绝缘介质层3与表面半导体层7之间进一步设置氧化层4，以使底部半导体层6上的绝缘介质层3通过氧化层4与表面半导体层7键合，相比于绝缘介质层3与表面半导体层7直接键合的方案，氧化层4与表面半导体层7的键合效果较好，二者的结合强度较高。
在具体实施过程中，参见图6，图6为图5所示产品减薄后的结构示意图；该制备方法还包括：
步骤S4：减薄表面晶片2。
在一些实施方式中，可以通过化学机械研磨(CMP)的方式减薄表面晶片2。在另一些实施例方式中，步骤S4具体包括：
步骤S4a：在键合的步骤之前，对表面晶片2的键合面进行离子注入，以在表面晶片2中定义出剥离界面5。
参见图7，为对表面晶片2的键合面进行离子注入形成剥离界面的过程示意图。该步骤S4a可以在步骤S1之后，步骤S3之前的任一阶段执行，比如在步骤S2之前或之后或者同步进行，本申请对此不作限定。其中，表面晶片2的键合面为表面晶片2用于与衬底晶片1键合的一侧表面。注入的离子包括H离子及He离子中的至少一种。离子注入的剂量为1017～1018/cm2；该注入剂量下可以控制离子的注入深度为10nm-200nm；比如，10nm、50nm、100nm、150nm或200nm等等。
上述通过对表面晶片2的键合面进行离子注入，以在表面晶片2中定义出剥离界面5；方便后续衬底晶片1和表面晶片2键合之后，剥离表面晶片2的部分，以形成预设厚度的表面半导体层7。
步骤S4b：在键合的步骤之后，通过剥离界面5减薄表面晶片2。
在该实施方式中，参见图8，图8为经过离子注入的表面晶片与氧化层键合之后的产品结构示意图。步骤S3具体是将经离子注入之后的表面晶片2与氧化层4直接键合。步骤S4b具体是在步骤S3之后，去除表面晶片的位于剥离界面5背离绝缘介质层3的一侧的部分，以减薄表面晶片2；减薄后的产品结构可参见图6。
具体的，可以采用智能切割装置剥离表面晶片2的位于剥离界面5背离绝缘介质层3的一侧的部分，剥离后形成的表面半导体层7的厚度为10nm-200nm；比如，10nm、50nm、100nm、150nm或200nm等等。
在一个实施方式中，在步骤S3之后，在步骤S4b之前，该方法还包括：进行退火工艺，以加强氧化层4表面与表面晶片2的键合面之间的键合强度，并使表面晶片2从剥离界面5处分离。
具体的，退火工艺包括在第一温度下进行退火以使表面晶片2从剥离界面5处剥离，以及在第二温度下进行退火以加强氧化层4表面与表面晶片2的键合面之间的键合强度；其中，第一温度的范围介于200～900℃之间，第二温度的范围介于400～1200℃之间。
在一些实施例中，结合图9和图10，图9为在绝缘介质层的表面和衬底晶片的表面分别形成第一保护层和第二保护层的结构示意图；图10为在第一保护层的表面形成应力膜层的结构示意图；由于键合过程需要进行高温退火处理，以提高表面平整度；但高温制程易产生残余变形，造成SOI衬底弯曲度增加。在步骤S4b之后，还包括步骤S5-S7。
步骤S5：至少在表面晶片2背离绝缘介质层3的一侧表面形成第一保护层8a。
在具体实施过程中，如图9所示，可以采用炉管工艺在表面晶片2上形成第一保护层8a。其中，在生长过程中，可同步在衬底晶片1背离绝缘介质层3的一侧表面形成第二保护层8b。第一保护层8a和第二保护层8b的材质相同，第一保护层8a的材质包括且不限于氧化层和/或氮化硅，或其他介质材料。或者采用沉积的工艺在表面晶片2上形成第一保护层8a。
其中，步骤S5的表面晶片2指通过剥离界面5减薄后，剩余的表面晶片2；或者经过打磨减薄后的表面晶片2。
上述通过在表面晶片2的表面形成第一保护层8a，可以通过第一保护层8a保护表面晶片2，避免后续执行步骤S6时对表面晶片2表面造成损伤。
步骤S6：在衬底晶片1背离绝缘介质层3的一侧形成应力膜层9。
其中，如图10所示，在衬底晶片1背离绝缘介质层3的一侧表面形成有第二保护层8b时，应力膜层9具体形成于第二保护层8b背离衬底晶片1的一侧表面。具体的，可以采用沉积的方式，使用应力记忆技术形成具有高延伸(High tensile)、高拉力性能的应力膜层9，以利用应力膜层9释放SOI衬底的残余变形，消除键合和高温退火带来的应力，降低SOI衬底的变形，从而提高SOI衬底的表面平整度。应力膜层9的材质例如为氮化硅。
步骤S7：去除应力膜层9和第一保护层8a。
在具体实施过程中，在形成第二保护层8b的情况下，步骤S7进一步还去除第二保护层8b。去除应力膜层9、第一保护层8a以及第二保护层8b之后的产品结构可参见图11-12。具体的，可采用化学机械研磨(CMP)、湿法(WET)等工艺处理衬底晶片1和表面晶片2的表面，使其表面平整光滑，达到标准水平。
本实施例提供的SOI衬底的制备方法，通过提供衬底晶片1和表面晶片2；然后在衬底晶片1的表面形成绝缘介质层3；之后，将绝缘介质层3背离衬底晶片1的一侧与表面晶片2键合；其中，由于绝缘介质层3的介电常数小于氧化硅层的介电常数，有效减小了SOI衬底的寄生电容，提高了半导体器件的性能。同时，通过对表面晶片2的键合面进行离子注入，以在表面晶片2中定义出剥离界面5；方便后续衬底晶片1和表面晶片2键合之后，剥离表面晶片2的部分，以形成预设厚度的表面半导体层7。同时，通过对键合后的氧化层4和表面晶片2进行退火工艺，加强了氧化层4表面与表面晶片2的键合面之间的键合强度，并可以使表面晶片2从剥离界面5处分离，便于后续剥离表面晶片2的部分，且利用退火工艺使表面晶片2从剥离界面5处分离，相比于后续采用其它工艺实现分离的方案，简化了工艺，降低了成本，提高了制备效率。
请参阅图11，图11为本申请一实施例提供的SOI衬底的结构示意图；在本实施例中，还提供一种SOI衬底，该SOI衬底可以通过上述任一实施例提供的SOI衬底的制备方法所制得。该SOI衬底包括：底部半导体层6、绝缘介质层3以及表面半导体层7。
其中，底部半导体层6为上述任一实施例中所涉及的衬底晶片1；表面半导体层7可以为上述第一实施例提供的SOI衬底的制备方法中所涉及的表面晶片2，或者为上述第二实施例提供的SOI衬底的制备方法中所涉及的表面晶片2从剥离界面5处被剥离后剩余的、与氧化层4键合的表面晶片2的部分。
底部半导体层6和表面半导体层7可以为硅层；底部半导体层6可以是高阻值硅层，底部半导体层6的厚度可以是500um-1000um；比如500um、600um、700um、800um、900um等等。表面半导体层7可以是低阻值硅层；表面半导体层7的厚度可以是10nm-200nm；比如，10nm、50nm、100nm、150nm或200nm等等。
底部半导体层6和表面半导体层7的其它具体结构与功能可参见上述衬底晶片1和表面晶片2的相关描述，在此不再赘述。
绝缘介质层3层叠于底部半导体层6的表面；表面半导体层7层叠于绝缘介质层3背离底部半导体层6的一侧；且绝缘介质层3的介电常数小于氧化硅层的介电常数；相比于现有以氧化硅层，比如二氧化硅层作为SOI衬底的绝缘层的方案，有效减少了SOI衬底的寄生电容，提高了半导体器件的性能。
绝缘介质层3的材质包括但不限于BD1\BD2\BD3等掺杂SIO2。在一个具体实施例中，绝缘介质层3的材质包括碳氧化硅(SiOC)、氟氧化硅(SiOF)中的至少一种低介电材料。具体可参见上述相关描述。
在一个具体实施例中，绝缘介质层3形成有多个间隔设置的空气孔(图未示)；由于空气的介电常数大约为1，空气的介电常数小于绝缘介质层3的介电常数，从而进一步降低了该SOI衬底的寄生电容。需要说明的是，该空气孔是经过光照所形成的孔，而非沉积绝缘材料以形成绝缘介质层3的过程中产生的绝缘材料之间的间隙，该空气孔的孔径远远大于沉积绝缘材料以形成绝缘介质层3的过程中产生的绝缘材料之间的间隙的孔径。
在一个实施例中，请参阅图12，图12为本申请另一实施例提供的SOI衬底的结构示意图；该SOI衬底还包括氧化层4，氧化层4位于绝缘介质层3和表面半导体层7之间。具体的，氧化层4层叠于绝缘介质层3背离底部半导体层6的一侧表面；表面半导体层7层叠于绝缘介质层3上。具体的，表面半导体层7层叠于氧化层4背离底部半导体层6的一侧表面。
氧化层4可以是氧化硅层，比如二氧化硅层。氧化层4的厚度与绝缘介质层3的厚度总和可与现有SOI衬底中的绝缘层的厚度相同；在该实施例中，绝缘介质层3的厚度与氧化层4的厚度的比例为(1：1)～(9：1)；如此，即可减少SOI衬底的寄生电容，且可以通过氧化层4提高衬底晶片1与表面晶片2之间的键合强度。其中，绝缘介质层3的厚度与氧化层4的厚度的比例可以是2：1；或3：1；或4：1；或5：1；或6：1；或7：1；或8：1等等。
上述通过在绝缘介质层3和表面半导体层7之间设置氧化层4，便于底部半导体层6与表面半导体层7之间的有效键合，可以提高二者之间的结合强度。
本实施例提供的SOI衬底，通过在底部半导体层6和表面半导体层7之间设置绝缘介质层3，不仅实现了器件与衬底的全介质隔离，且由于绝缘介质层3的介电常数小于氧化硅层的介电常数，相比于现有以氧化硅作为SOI衬底的绝缘层的方案，有效减少了SOI衬底的寄生电容，提高了半导体器件的性能；同时，该SOI衬底通过在绝缘介质层3与表面半导体层7之间进一步设置氧化层4，以使底部半导体层6上的绝缘介质层3通过氧化层4与表面半导体层7键合，相比于绝缘介质层3与表面半导体层7直接键合的方案，氧化层4与表面半导体层7的键合效果较好，二者的结合强度较高。
以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (15)

1.一种绝缘体上半导体(Semiconductor On Insulator，SOI)衬底的制备方法，其特征在于，包括：
提供衬底晶片和表面晶片；
在所述衬底晶片的表面形成绝缘介质层，所述绝缘介质层的介电常数小于氧化硅层的介电常数；
将所述绝缘介质层背离所述衬底晶片的一侧与所述表面晶片键合。
2.根据权利要求1所述的SOI衬底的制备方法，其特征在于，
在所述衬底晶片的表面形成绝缘介质层之后，还包括：
在所述绝缘介质层背离所述衬底晶片的一侧表面形成氧化层；
将所述氧化层背离所述衬底晶片的一侧表面与所述表面晶片键合。
3.根据权利要求1或2所述的SOI衬底的制备方法，其特征在于，所述方法还包括：减薄所述表面晶片。
4.根据权利要求3所述的SOI衬底的制备方法，其特征在于，
所述减薄所述表面晶片的步骤，包括：
在键合的步骤之前，对所述表面晶片的键合面进行离子注入，以在所述表面晶片中定义出剥离界面；
在键合的步骤之后，通过所述剥离界面减薄所述表面晶片。
5.根据权利要求4所述的SOI衬底的制备方法，其特征在于，
所述离子注入的剂量为1017～1018/cm2。
6.根据权利要求1或2所述的SOI衬底的制备方法，其特征在于，
在键合的步骤之后，还包括：
在所述表面晶片背离所述绝缘介质层的一侧表面形成第一保护层；
在所述衬底晶片背离所述绝缘介质层的一侧表面形成应力膜层；
去除所述应力膜层和所述第一保护层。
7.根据权利要求1或2所述的SOI衬底的制备方法，其特征在于，
在所述衬底晶片的表面形成绝缘介质层的步骤之后，还包括：
光照所述绝缘介质层。
8.根据权利要求2所述的SOI衬底的制备方法，其特征在于，
所述绝缘介质层的厚度与所述氧化层的厚度的比例为(1：1)～(9：1)。
9.根据权利要求1或2所述的SOI衬底的制备方法，其特征在于，
所述绝缘介质层的材质包括碳氧化硅(SiOC)、氟氧化硅(SiOF)中的至少一种；和/或
所述衬底晶片和/或表面晶片为硅晶片；所述氧化层的材质为氧化硅层。
10.一种SOI衬底，其特征在于，包括：
底部半导体层；
绝缘介质层，层叠于所述底部半导体层的表面；其中，所述绝缘介质层的介电常数小于氧化硅层的介电常数；
表面半导体层，层叠于所述绝缘介质层上。
11.根据权利要求10所述的SOI衬底，其特征在于，还包括：
氧化层，位于所述绝缘介质层和所述表面半导体层之间。
12.根据权利要求11所述的SOI衬底，其特征在于，
所述绝缘介质层的厚度与所述氧化层的厚度的比例为(1：1)～(9：1)。
13.根据权利要求11所述的SOI衬底，其特征在于，
所述绝缘介质层的材质包括碳氧化硅(SiOC)、氟氧化硅(SiOF)中的至少一种；和/或
所述底部半导体层和/或表面半导体层为硅层；所述氧化层为氧化硅层。
14.根据权利要求10所述的SOI衬底，其特征在于，
所述绝缘介质层中形成有多个空气孔。
15.根据权利要求10所述的SOI衬底，其特征在于，
所述表面半导体层的厚度为10nm-200nm。
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