JP4034099B2 - 高周波用モノリシック集積回路装置およびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 186
- 239000002184 metal Substances 0.000 claims description 49
- 239000004065 semiconductor Substances 0.000 claims description 45
- 238000000034 method Methods 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 117
- 229910004298 SiO 2 Inorganic materials 0.000 description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 239000012528 membrane Substances 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 11
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000005498 polishing Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 230000001965 increasing effect Effects 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000005672 electromagnetic field Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 230000003993 interaction Effects 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
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Description
【発明の属する技術分野】
本発明は、高周波用モノリシック集積回路装置に関し、特に携帯電話等の無線通信端末送信機に用いられる高周波用モノリシック集積回路装置に関する。
【0002】
【従来の技術】
導電性Si基板上に絶縁膜を介して接合されたより高比抵抗のSi層(SOI(Silicon On Insulator)層)上にトランジスタが形成され、そのトランジスタの特定の端子と前記導電性Si基板とを、前記SOI層を貫通するプラグ構造により電気的に結合させた構造を有する従来の半導体装置のうち、本発明に最も近い従来例については、日本国特許庁公開特許公報(A)、特許出願公開番号 特開平7−283414に開示されている。
【0003】
本従来例では、導電性Si基板上のSOI層にMOSトランジスタが形成されている。MOSトランジスタをSOI層上に形成するのは、拡散層直下およびチャネル領域直下を完全空乏化し寄生容量を低減するためである。またそのSOI層を貫通して導電性Si基板に至る穴が形成され、その穴に導電性材料が埋めこまれプラグ構造となっている。そのプラグ構造にMOSトランジスタのソースが接続され、その結果アースである導電性Si基板とソースとが電気的に接続されている。
【0004】
【発明が解決しようとする課題】
通常の高周波用回路ではトランジスタの特定の端子を接地する必要がある。電力増幅回路のように取り扱う電力が大きい場合には、その接地のための配線に高周波大電流が流れるため、その寄生インダクタンスを低減する必要がある。そのためには、支持基板として接地用の導電性Si基板を用い、基板表面からその導電性Si基板に至るプラグ構造により接地を行うことが望ましい。なぜならば、ボンディングワイヤを用いて接地する場合と比較して配線長を大幅に短縮できるからである。
【0005】
一方、高周波用回路装置において、低価格化と小型化のために、インピーダンス整合等に用いるインダクタ、容量、マイクロストリップ線路等の受動素子と、能動素子であるトランジスタとを同一チップ上に形成することが望まれている。上記2つの要求を両立させるためには、導電性Si基板を支持基板とするチップ上にトランジスタと共に受動素子を一緒に配置することが必要となる。
【0006】
しかし、その場合、受動素子の電磁界が導電性Si基板と相互作用することにより受動素子の性能が劣化する問題が生じる。すなわち、受動素子の電磁界によって導電性Si基板に電流が誘起されジュール熱が発生することによりエネルギー損失が起こる。また、スパイラルインダクタの場合に、導電性Si基板にインダクタの電流と逆方向の渦電流が発生することによりL値を低下させてしまう問題がある。
【0007】
前記従来例の明細書に記述されているように、従来例においてMOSトランジスタをSOI層上に形成したのは、拡散層直下およびチャネル領域直下を完全空乏化し寄生容量を低減するためである。完全空乏化をより容易にするためには、SOI層を薄くすることが望ましい。
【0008】
しかし、SOI層上に受動素子が配置されている場合、SOI層を薄くすると受動素子と導電性Si基板の距離が近くなりそれらの間での相互作用がより強くなるため、受動素子の性能をさらに劣化させる方向となってしまう。
【0009】
本発明の目的は、接地用の導電性Si基板を支持基板に用いた基板上に能動素子と受動素子を一緒に配置した場合の、基板中の電気伝導に起因する受動素子の特性劣化を改善し、受動素子を能動素子とを別チップとした多チップモジュール回路装置の場合と比較して遜色の無い高性能の高周波用モノリシック集積回路装置を実現することにある。
【0010】
【課題を解決するための手段】
上記目的は、
1)第1の比抵抗を有する導電性基板と、その導電性基板の一端面に形成された第1絶縁膜と、その絶縁膜上に設けられ、第1の比抵抗より大きな第2の比抵抗を有する半導体基板と、半導体基板上に形成された第2絶縁膜と、
前記半導体基板の一つの領域に形成された能動素子と、前記第2絶縁膜上に設けられた受動素子とを備え、前記半導体基板と前記第1絶縁膜と第2絶縁膜を貫通し、前記能動素子の所定の端子と前記導電性基板とを接続する導電領域を設けることにより達成できる。
【0011】
2)さらに、半導体基板の厚さは、第2絶縁膜の膜厚または第2絶縁膜上に形成された金属膜の膜厚より大きくすることにより、
3)半導体基板の厚さは、第2絶縁膜および金属膜の膜厚の合計より大きくすることにより、
4)上記の第2の比抵抗が100Ω・cm以上とすることにより、
5)導電性基板において、受動素子の直下の領域に空洞からなる凹部が形成されていることにより、
6)上記5)の凹部に絶縁性材料が埋め込むことにより、
7)半導体基板において、導電領域は複数個の隣接する領域より形成され、その隣接する導電領域間には前記半導体基板の他の領域よりも低い比抵抗の領域が存在することにより、
8)上記の受動素子は、第2絶縁膜上の金属膜を上部電極とし、導電性基板を下部電極とするマイクロストリップ線路を含ませることにより、
9)上記の能動素子は電力増幅用トランジスタであり、上記の受動素子はインピーダンス整合用のインダクタもしくは容量、またはマイクロストリップ線路とすることことにより、
10)前記電力増幅用トランジスタは、バイポーラトランジスタからなることことにより、
11)上記バイポーラトランジスタのベース層は、SiGe混晶とすることことにより達成できる。
【0012】
12)また、第1の比抵抗を有する導電性基板と第1の比抵抗より大きな第2の比抵抗を有する半導体基板とを、導電性基板上に設けられた第1絶縁膜を介して張り合わせ、前記半導体基板を所定の厚さに薄膜化する工程と、
半導体基板上に第2絶縁膜を設ける工程と、
半導体基板の一つの領域に能動素子を形成し、第2絶縁膜上に受動素子を設ける工程を備え、
半導体基板と第1絶縁膜と第2絶縁膜を貫通し、能動素子の所定の端子と導電性基板とを接続する導電領域を設ける工程とを有することにより、
13)半導体基板と前記第1絶縁膜と第2絶縁膜を貫通する溝を設ける工程と、前記溝に高濃度の不純物を含む多結晶半導体材料を埋め込む工程と、
前記高濃度の不純物を熱処理し、前記半導体基板に拡散する工程とを含むことを特徴とする請求項12に記載の高周波用モノリシック集積回路装置の製造方法。
【0013】
14)導電性基板に凹部を形成する工程と、
凹部が形成された前記導電性基板に、第1絶縁膜を介して半導体基板を張り合わせる工程とを含むことにより、
15)凹部に絶縁材料を埋め込む工程を設けることにより達成できる。
【0014】
【発明の実施の形態】
本発明における課題を解決するための基本的方針は以下の通りである。
つまり、特定の性質、構造のSOI構造を用いることにより、SOI層上の受動素子とその下の導電性Si基板との距離を大きくしそれらの間の相互作用を減らすと共に、SOI層中の導電性に起因した損失も低減することである。
【0015】
まず第1の手段として、能動素子を形成するためのSOI層に、受動素子と導電性Si基板との間のスペーサとしての役割を同時に持たせる。すなわち、厚くて高比抵抗のSOI層を用いることにより、その上に形成された受動素子と導電性Si基板との距離を大きくすればよい。
【0016】
以下に、スペーサとして実効的となるために望ましいSOI層の厚さについて述べる。受動素子のうち導電性Si基板との距離がその特性に最も大きく影響するのはスパイラルインダクタである。スパイラルインダクタから導電性Si基板までの距離hは、正確にはスパイラルインダクタを構成する最上層金属膜下の絶縁膜の厚みとSOI層の厚みと埋め込みSiO2膜の厚みの和である。
【0017】
但し、埋めこみSiO2膜は、放熱効率を考慮するとできるだけ薄い方が望ましく、貼り合わせによるウエハ接着を可能にするために約0.2μmの厚みがあればよい。従って、スパイラルインダクタと導電性Si基板との距離にはほとんど寄与しない。すなわち、hは実質的に最上層金属膜下の絶縁膜厚とSOI層の厚みの和となる。
そのため、SOI層がスパイラルインダクタと導電性Si基板との距離を広げるためのスペーサとして実効的になるには、その厚みを最上層金属膜下の絶縁膜の膜厚と比較して無視できない値、すなわちその絶縁膜厚と同等以上にすることが望ましい。
【0018】
図13に、ある形状のスパイラルインダクタのQ値とhの関係を示した。Q値はインダクタの性能を示す指標で、大きいほどインダクタの性能が高いことを示している。hが小さい場合、導電性Si基板中に大きな電流が誘起され、L値を低下させる磁界の発生とジュール発熱によってQ値は小さい値となってしまう。hが大きくなるにつれ誘起電流が小さくなりQ値が改善される。望ましくは、hをその増加に対してQ値がほぼ飽和する約25μm以上にすべきである。最上層金属膜下の絶縁膜の厚みは、形成プロセス技術や製造コストからの制約により通常約10μmが上限となっている。従ってhを25μm以上にするためには、実際のところSOI層は約15μm以上、すなわち最上層金属膜下絶縁膜の膜厚を超える厚みが必要となる。
【0019】
また本手段では、SOI層内での誘起電流による受動素子への悪影響が起こらないようにするために、SOI層の抵抗率を十分高くする必要がある。
【0020】
図14に、導電性Si基板を下部電極とし、SOI層上に形成した金属配線を上部電極として構成した特性インピーダンス50Ωのマイクロストリップ線路における、損失とSOI層の比抵抗の関係を示す。上下電極間の誘電体としてSiO2膜のみを用いた場合の損失も比較のために示した。実用に適するためには、損失がSiO2膜のみを用いた場合と比較して最大でも約10倍以下にする必要がある。従って、SOI層の比抵抗は最低でも約100Ω・cm以上にする必要がある。
【0021】
導電性Si基板上に高比抵抗層を形成する手段として、SOI層を用いる方法以外に、低不純物濃度のエピタキシャル層を形成する方法もある。しかし、高不純物濃度の導電性Si基板上にエピタキシャル成長を行うと、導電性Si基板からの不純物のオートドーピングが起こるため、エピタキシャル層の抵抗を100Ω・cm以上にすることは困難である。SOI層の場合ならば、導電性Si基板に高比抵抗Si基板を貼り合わせることにより1kΩ・cm以上の高比抵抗Si層も容易に形成できる。従って、課題の解決のためにはSOI層の採用が必須となる。
【0022】
本手段では従来例と同様に、SOI層の表面からSOI層と埋めこみSiO2膜を貫通し導電性Si基板に到達する溝もしくは穴を形成し、それらの中に導電性材料を埋めこんで形成されるプラグ構造により、SOI層上に形成された能動素子の特定の電極を接地する。但し、SOI層が従来例よりも厚くなっていることから、従来例のように単一の溝もしくは穴だけのプラグ構造では埋めこまれた導電性材料が細長くなってしまい、そのために抵抗が大きくなる問題がある。これを防ぐためには、導電性材料を埋めこんだ溝もしくは穴を複数並べて配置し、かつ溝と溝の間、もしくは穴と穴の間に不純物を拡散させることによりプラグ構造を太くすればよい。
【0023】
第2の手段として、導電性Si基板上にSOI層が形成された基板構造において、SOI層直下の導電性Si基板の表面に凹部を形成すればよい。すなわち、受動素子が配置された領域のSOI層直下の導電性Si基板表面を掘り下げ、受動素子と導電性Si基板の距離を大きくする。その掘り下げられた部分は空洞にしておくか、もしくはそこに絶縁性材料を埋めこむ。凹部の上には平坦なSOI層が被さりSOI層から上の部分での各層は平坦になっているため、基板表面の凹凸に起因する素子形成上の困難はない。SOI層に能動素子が形成された領域の導電性Si基板は掘り下げることなく、第1の手段の場合と同様なプラグ構造を形成し、能動素子の特定の電極を接地する。
【0024】
本手段によれば、SOI層の厚みが小さい場合でも、導電性Si基板の掘り下げる深さを大きくすることにより、受動素子と導電性Si基板の距離を大きくすることが可能である。従って、上記第1の手段と比較して、プラグ構造のための溝もしくは穴が浅くなるため、プラグ構造形成が容易であり、さらに抵抗が小さくできる特長がある。
【0025】
上記第1もしくは第2の手段を適用した基板構造からマイクロストリップ線路が構成できる。すなわち、SOI層上に形成された金属膜配線によりマイクロストリップ線路の上部電極、導電性Si基板によりその下部電極を構成すればよい。
【0026】
本マイクロストリップ線路を、上記第1もしくは第2の手段を適用した他の受動素子や能動素子と同一チップ上に配置することにより、それを含んだ高周波用モノリシック集積回路装置が実現できる。基板上に形成された2層の金属膜によりマイクロストリップ線路の上部電極と下部電極を構成する従来の場合と比較して、両電極間の距離を大きくできる。
【0027】
その結果、同一の特性インピーダンスで比較してマイクロストリップ線路をより幅広にすることができ、導体損失をより小さくできる効果がある。
【0028】
次に、上記第1もしくは第2の手段を適用した基板構造を用いた、電力増幅用高周波モノリシック集積回路装置の構成を説明する。能動素子としてSOI層上に形成した電力用バイポーラトランジスタもしくは電力用MOSトランジスタを用い、受動素子としてSOI層上の絶縁膜上に形成された金属膜よりなるスパイラルインダクタ、もしくは2層の金属膜とそれらに挟まれた絶縁膜からなるMIM(Metal Insulator Metal)容量、もしくは上記マイクロストリップ線路を用いる。トランジスタは駆動段用と電力出力段用の2個からなる。
【0029】
トランジスタがバイポーラの場合はそのエミッタを、MOSトランジスタの場合はそのソースを、前記のSOI層を貫通するプラグ構造を介して導電性Si基板に接地する。駆動段用トランジスタの入力側、出力段用トランジスタの出力側、およびそれら2個のトランジスタの間に、上記のスパイラルインダクタ、MIM容量、もしくはマイクロストリップ線路からなるインピーダンス整合回路を配置する。
【0030】
また、トランジスタがバイポーラトランジスタでそのベース層をSiGe混晶により形成した場合、Siのみでベース層を形成した場合と比較して、より高い遮断周波数とより低いベース抵抗が得られるため、電力増幅率を大きくし雑音小さくすることが可能となる。
【0031】
上記第2の手段として述べられた、SOI層直下の導電性Si基板の表面に凹部が形成された基板構造を実現するためには以下の手段を用いればよい。まず、特定の領域の導電性Si基板表面を掘り下げる。形成された凹部は、空洞のままにしておいてもよいし、通常の手段により絶縁膜を埋めこんでもよい。
【0032】
次に、表面を酸化しSOI構造の埋めこみSiO2膜となるSiO2膜を形成する。次に、高比抵抗Si基板を、その凹部が形成された導電性Si基板とおもて面を対向させて接着させる。埋めこみSiO2膜となるSiO2膜は、上に述べたように導電性Si基板表面を酸化して形成してもよいし、もしくは高比抵抗Si基板の方の表面を酸化して形成してもかまわない。さらにそれらをN2雰囲気中で高温で加熱することにより貼り合わせる。その後、高比抵抗Si基板を研磨により薄層化する。
【0033】
<実施形態1>
本発明の第1の実施形態を図1、図2、図3に基づいて説明する。
図1は本発明の第1の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造を示したものである。本図において符号1はn+型導電性Si基板、2はSiO2層、3は高比抵抗Si層、4はp-型Si層、5はn+型Si層、6はn-型Si層、7はSiO2膜、8はn+型多結晶Si膜、9はn+型Si層、10はn-型Si層、11、12はSiO2膜、13はp+型多結晶Si膜、14はp型SiGe層、15、16はSiO2膜、17はn+型多結晶Si膜、18はn +型Si層、19はSiO2膜、20〜23は金属膜、24はSiO2膜、25〜28は金属膜、29はSiO2膜、30は金属膜となっている。
【0034】
5がバイポーラトランジスタのコレクタ用埋め込み不純物層、10が低濃度コレクタ層、14がベース層、17がエミッタ多結晶Si膜としてはたらく。金属膜のうち、21がバイポーラトランジスタのベース電極、22がエミッタ電極、23がコレクタ電極としてはたらく。
【0035】
n+型多結晶Si膜8およびn+型Si層9により高比抵抗Si層(SOI層)3と埋めこみSiO2膜2を貫通するプラグ構造となっている。本プラグ構造は、金属膜20、25を介してバイポーラトランジスタのエミッタ電極22と接続されており、本エミッタ電極と、接地となるn+型導電性Si基板1とを電気的に接続している。
【0036】
金属膜26と27によりスパイラルインダクタが、金属膜28、30、SiO2膜29によりMIM容量がそれぞれ構成され、バイポーラトランジスタと同一基板上に配置されている。
【0037】
本実施形態において、1をp+型導電性Si基板とし、8、9をそれぞれp+型多結晶Si膜とp+型Si層としてもかまわない。
【0038】
スパイラルインダクタを構成している金属膜27の下のSiO2膜厚、すなわち金属膜27の下面からn-型Si層6の表面までの距離は約5μmとなっている。
【0039】
一方、埋めこみSiO2膜2上の高比抵抗Si層3の厚みは約20μm、埋めこみSiO2膜2の膜厚は約0.2μmとなっており、金属膜27の下面からn+型導電性Si基板1までの距離は約25μmとなっている。n+型導電性Si基板1の比抵抗は約0.001Ω・cm、高比抵抗Si層3の比抵抗は約1kΩ・cmとなっている。
【0040】
図2は本実施形態の高周波用モノリシック集積回路装置の、図1とは異なる主要部分の縦断面構造を示したものである。本図において1〜25の符号は、前記の図1の場合と同じ名称に対応し、それぞれのはたらきも図1の場合と同じである。31は金属膜である。この金属膜31によってマイクロストリップ線路の上部電極が構成され、導電性Si基板1によってその下部電極が構成されている。
【0041】
本実施形態の全体の回路図を図3に示した。本図において符号40と41はバイポーラトランジスタ、42はアースの役割を持つ導電性Si基板、43と44はスパイラルインダクタ、45、46、47はMIM容量を示しており、いずれも図1に示したものである。48、49、50は図2に示したマイクロストリップ線路からなる伝送線路を示している。
【0042】
本回路は電力増幅回路である。エミッタ接地の2段増幅回路となっており、トランジスタ40と41がそれぞれ駆動段用と出力段用となっている。これらのトランジスタのエミッタはアースである42の導電性Si基板に接続されている。2個のトランジスタの間、駆動段トランジスタの入力側、および出力段トランジスタの出力側には、43と44のスパイラルインダクタ、45〜47のMIM容量、48〜50の伝送線路からなるインピーダンス整合回路が配置されている。回路図上のこれらのトランジスタと受動素子は、図1、図2に示したように同一基板上に一緒に形成されている。
【0043】
次に、本実施形態の高周波用モノリシック集積回路装置の製造方法を、図5(a)〜(g)により説明する。これらの図は高周波用モノリシック集積回路装置の主要部分の、主要製造工程での縦断面構造を示している。
【0044】
まず通常の方法により、n+型導電性Si基板1にSiO2膜2を介して比抵抗1kΩ・cmの高比抵抗Si基板を貼り合わせ研磨により薄層化し、高比抵抗Si(SOI)層3を形成する。次に、高比抵抗Si層3の特定の領域に通常の方法によりp-型Si層4を形成し、さらにその内側にn+型Si層5を形成する(図5(a))。
【0045】
次に、通常の化学気相成長(Chemical Vapor Deposition(CVD))法により、高比抵抗Si層3の上にn-型Si層6をエピタキシャル成長させる(図5(b))。
【0046】
次に、n-型Si層6の上に通常の熱酸化法もしくはCVD法によりSiO2膜39を形成する。その後、通常のホトリソグラフィとドライエッチングにより、SiO2膜39、n-型Si層6、高比抵抗Si層3を貫通しSiO2膜2に到達する複数の溝の列を形成する。さらにウエットエッチングにより溝底とその周辺のSiO2膜2を除去する(図5(c))。
【0047】
次に、通常のCVD法によりn+型多結晶Si膜8を堆積し上記の溝内に埋めこむ(図5(d))。次に、溝以外の部分のn+型多結晶Si膜8を通常のドライエッチング法により除去した後、加熱することによりn+型多結晶Si膜8に含有されているPを高比抵抗Si層3内に拡散し、n+型Si層9を形成する(図5(e))。さらに、通常のウエットエッチング法によりSiO2膜39を除去する(図5(f))。
【0048】
次に、p-型Si層4とn+型Si層5が形成された領域に、通常の方法によりSiGe混晶をベースに用いたバイポーラトランジスタを形成する。さらに、通常の方法により金属膜20〜23、25〜27やSiO2膜よりなる層間絶縁膜24を形成することにより、必要な配線を形成すると共に、高比抵抗Si層3の上方にスパイラルインダクタ等の受動素子を形成する(図5(g))。
【0049】
本第1の実施形態によると、支持基板に接地としての導電性Si基板を用いたSOI基板上に、能動素子と共に、従来技術では不可能であった実用可能な受動素子、すなわちスパイラルインダクタ、MIM容量、マイクロストリップ線路等を実現できる。その結果、これらの受動素子を別チップとした多チップモジュール回路装置の場合と遜色のない高性能な高周波用モノリシック集積回路装置が実現できる。
【0050】
また、本実施形態によるとトランジスタのエミッタと接地としての導電性Si基板を電気的に接続するプラグ構造が低抵抗にできるため、寄生エミッタ抵抗が小さくでき、それによる回路の性能劣化を小さくできる効果がある。
【0051】
さらに、本実施形態では、トランジスタとしてベースにSiGe混晶を用いたSiGe HBT(Hetero−junction Bipolar Transistor)を用いている。SiGe HBTは、遮断周波数が高く、ベース抵抗が低く、増幅歪みが小さい。そのため、本実施形態の電力増幅回路装置は高電力増幅率、低雑音、低歪みという特長を有する。
【0052】
<実施形態2>
本発明の第2の実施形態を図4に基づいて説明する。本図は本発明の第2の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造を示したものである。
本図において1〜31に含まれる符号は、前記の図1の場合と同じ名称に対応する。32はSiO2膜、33はn+型多結晶Si膜、34はp-型Si層、35、36はn+型Si層となっている。32がMOSトランジスタのゲート絶縁膜、33がゲート電極、35がソース、36がドレインとしてはたらく。金属膜のうち、21がソース電極、23がドレイン電極としてはたらく。
【0053】
本実施形態では、バイポーラトランジスタがMOSトランジスタと入れ替わっていることを除くと、前記の第1の実施形態と同じである。図1の第1の実施形態の場合と同様に、n+型多結晶Si膜8およびn+型Si層9により高比抵抗Si層(SOI層)3と埋めこみSiO2膜2を貫通するプラグ構造を構成している。本プラグ構造は、金属膜20、25を介してMOSトランジスタのソース電極21に接続されており、本ソース電極と、接地となるn+型導電性Si基板1とを電気的に接続している。金属膜26と27によりスパイラルインダクタが、金属膜28、30、SiO2膜29によりMIM容量がそれぞれ構成され、MOSトランジスタと同一基板上に配置されている。本図ではマイクロストリップ線路からなる伝送線路は省略されている。
【0054】
本実施形態において、1をp+型導電性Si基板とし、8、9をそれぞれp+型多結晶Si膜とp+型Si層としてもかまわない。スパイラルインダクタを構成する金属膜27の下のSiO2膜の膜厚や高比抵抗Si層3の厚みは前記第1の実施形態と同じである。
【0055】
本第2の実施形態によると、第1の実施形態の場合と同様に、支持基板に接地としての導電性Si基板を用いたSOI基板上に、能動素子と共に、従来技術では不可能であった実用可能な受動素子、すなわちスパイラルインダクタ、MIM容量、マイクロストリップ線路等を実現できる。
【0056】
その結果、これらの受動素子を別チップとした多チップモジュール回路装置の場合と遜色のない高性能な高周波用モノリシック集積回路装置が実現できる。また、本実施形態によるとトランジスタのソースと接地としての導電性Si基板を電気的に接続するプラグ構造が低抵抗にできるため、寄生ソース抵抗が小さくでき、それによる回路の性能劣化を小さくできる効果がある。
【0057】
<実施形態3>
本発明の第3の実施形態を図6に基づいて説明する。図6は本発明の第3の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造を示したものである。
【0058】
本図において1〜31に含まれる符号は、前記第1の実施形態における図1の場合と同じ名称に対応する。各部分の役割も第1の実施形態の場合と同じである。37は空洞である。本実施形態では、金属膜26、27よりなるスパイラルインダクタと、金属膜28、30、およびSiO2膜29よりなるMIM容量が形成された領域において、導電性Si基板1に凹部が形成され、その部分は空洞となっている。それ以外の基本構造は、図1に示した第1の実施形態と同じである。
【0059】
但し、高比抵抗Si層3の厚みは約10μmと第1の実施例と比較して約半分になっている。導電性Si基板1の凹部の深さは約10μmとなっている。スパイラルインダクタを構成している金属膜27の下のSiO2膜の膜厚、すなわち金属膜27の下面からn-型Si層6の表面までの距離は約5μmとなっており、その結果、金属膜27の下面からn+型導電性Si基板1までの距離は約25μmとなっている。
【0060】
次に、本実施形態の高周波用モノリシック集積回路装置の製造方法で前記第1の実施形態の場合と異なる部分を、図10(a)〜(d)により説明する。これらの図は高周波用モノリシック集積回路装置の主要部分の、主要製造工程での縦断面構造を示している。
【0061】
まず、通常のホトリソグラフィとドライエッチングにより、導電性Si基板1の特定の領域に深さ約10μmの凹部を形成する(図10(a))。次に、表面に膜厚0.2μmのSiO2膜2を形成した抵抗率1kΩ・cmの高比抵抗Si基板3を、導電性Si基板1とおもて面を対向させて接着させる。この工程において、SiO2膜2を高比抵抗Si基板3ではなく、導電性Si基板1の表面に形成してもよい(図10(b))。
【0062】
次に、この接着させた2枚の基板を窒素雰囲気中で加熱し貼り合わせる。その結果、導電性Si基板1と高比抵抗Si基板3の間に空洞37が形成される(図10(c))。さらに研磨により高比抵抗Si基板3を約10μmの厚さまで薄層化する(図10(d))。これ以降の工程の製造方法は前記第1の実施形態の場合と同じである。
【0063】
本実施形態において、図3に示したように受動素子が形成された1つの領域に1つの凹部を形成するやり方とは別に、図8に示すように受動素子が形成された1つの領域に複数の小面積に分割された凹部を形成してもよい。その場合には、研磨や熱処理の工程において空洞37があることによって生じる応力の強さを低減することができ、応力による結晶欠陥やクラックに起因した歩留まりの低下を改善できる。この場合、凹部によって囲まれた領域、すなわち図8において空洞の間にある凸部領域を、スパイラルインダクタが生じる磁場によってその部分に電流が誘起されにくい平面形状にしておくとスパイラルインダクタの性能をより向上させることができる。
【0064】
図12は本発明の第3もしくは第4の実施形態における、スパイラルインダクタの下の導電性Si基板に形成された凹部領域、およびそれによって囲まれた凸部領域の望ましい平面形状を示したものである。本図において51はスパイラルインダクタを構成する金属膜配線、52は凹部、53は凹部によって囲まれた凸部領域である。スパイラルインダクタ中の電流により、導電性Si基板中にそれとは逆向きの渦電流が誘起されようとする。
【0065】
本図のように、凸部領域53の長手方向が直近のスパイラルインダクタの電流の方向と垂直になるようにすれば、上記渦電流は流れにくくなり、スパイラルインダクタの性能をより向上させることができる。
【0066】
本第3の実施形態によると、前記第1の実施形態の場合と同じ効果が実現できる。さらに、第1の実施例と比較すると、高比抵抗Si層3が薄いことから、この層とSiO2膜2を貫通し導電性Si基板1に至るプラグ構造の形成がより容易になる効果がある。なぜならば、高比抵抗Si層3が薄いほど、プラグ構造の形成に必要な、ドライエッチングによる溝もしくは穴の形成、およびCVD法による導電性多結晶Si膜の埋めこみが容易になるからである。
【0067】
<実施形態4>
本発明の第4の実施形態を図7に基づいて説明する。図7は本発明の第4の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造を示したものである。
【0068】
本図において1〜31に含まれる符号は、前記第1の実施形態における図1の場合と同じ名称に対応する。各部分の役割も第1の実施形態の場合と同じである。38はSiO2膜である。本実施形態では、金属膜26、27よりなるスパイラルインダクタと、金属膜28、30、およびSiO2膜29よりなるMIM容量が形成された領域において、導電性Si基板1に凹部が形成され、その部分にSiO2膜38が埋めこまれた構造となっている。
【0069】
前記第3の実施形態と比較すると、導電性Si基板1の凹部にSiO2膜38が埋めこまれているか空洞となっているかの違いがあるのみでそれ以外の構造、寸法は同じとなっている。
【0070】
次に、本実施形態の高周波用モノリシック集積回路装置の製造方法で前記第1の実施形態の場合と異なる部分を、図11(a)〜(d)により説明する。これらの図は高周波用モノリシック集積回路装置の主要部分の、主要製造工程での縦断面構造を示している。
【0071】
まず、通常のホトリソグラフィとドライエッチングにより、導電性Si基板1の特定の領域に深さ約10μmの凹部を形成した後、SiO2膜38を堆積する(図11(a))。さらに、研磨により、導電性Si基板1の凹部内部のみを残して基板表面のSiO2膜38を除去する(図11(b))。
【0072】
次に、表面に膜厚0.2μmのSiO2膜2を形成した抵抗率1kΩ・cmの高比抵抗Si基板3を、導電性Si基板1とおもて面を対向させて接着させる。この工程において、SiO2膜2を高比抵抗Si基板3ではなく、導電性Si基板1の表面に形成してもよい(図11(c))。次に、この接着させた2枚の基板を窒素雰囲気中で加熱し貼り合わせる。さらに研磨により高比抵抗Si基板3を約10μmの厚さまで薄層化する(図11(d))。これ以降の工程の製造方法は前記第1の実施形態の場合と同じである。
【0073】
本実施形態において、図4に示したように受動素子が形成された1つの領域に1つの凹部を形成するやり方とは別に、図9に示すように受動素子が形成された1つの領域に複数の小面積に分割された凹部を形成してもよい。その場合には、凹部を埋めるためのSiO2膜38の堆積膜厚を小さくできる効果がある。この場合にも、前記第3の実施形態の場合と同様に、図12に示すように凹部によって囲まれた凸部領域の長手方向が、直近のスパイラルインダクタの電流の方向と垂直になるようにすれば、スパイラルインダクタの性能をより向上させることができる。
【0074】
本第4の実施形態によると、前記第3の実施形態の場合と同じ効果が実現できる。さらに、第3の実施例と比較すると、空洞がないために、研磨や熱処理等の工程において高比抵抗Si層3に局所的にかかる応力を小さくでき、結晶欠陥やクラックの発生による歩留まり低下を改善できる効果がある。
【0075】
【発明の効果】
本発明によれば、接地用導電性Si基板を支持基板に用いたSOI層上にトランジスタを配置した高周波用デバイスにおいて、高性能なスパイラルインダクタ、MIM(Metal Insulator Metal)容量、マイクロストリップ線路等の受動素子を、トランジスタと同一チップ上に実現できる。
【0076】
すなわち、受動素子の電磁界によって導電性Si基板内に誘起される電流によるジュール発熱に起因した損失、導電性Si基板内に誘起される渦電流によるインダクタL値の低下等、従来技術で問題となっていた、導電性Si基板と受動素子との相互作用による受動素子の特性劣化を、実用可能なレベルまで低減する効果がある。その結果、受動素子を能動素子と別チップとした多チップモジュール回路装置の場合と比較して遜色の無い程に高性能で、かつより小型で安価な高周波用モノリシック集積回路装置を実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造である。
【図2】本発明の第1の実施形態の高周波用モノリシック集積回路装置の、図1とは異なる主要部分の縦断面構造である。
【図3】本発明の第1の実施形態の高周波用モノリシック集積回路装置の、全体の回路図である。
【図4】本発明の第2の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造である。
【図5】本発明の第1の実施形態の高周波用モノリシック集積回路装置の、製造方法における主要な工程における主要部分の縦断面構造である。
【図6】本発明の第3の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造である。
【図7】本発明の第4の実施形態の高周波用モノリシック集積回路装置の、主要部分の縦断面構造である。
【図8】本発明の第3の実施形態の高周波用モノリシック集積回路装置における、1変形の主要部分の縦断面構造である。
【図9】本発明の第4の実施形態の高周波用モノリシック集積回路装置における、1変形の主要部分の縦断面構造である。
【図10】本発明の第3の実施形態の高周波用モノリシック集積回路装置の、製造方法における主要な工程における主要部分の縦断面構造である。
【図11】本発明の第4の実施形態の高周波用モノリシック集積回路装置の、製造方法における主要な工程における主要部分の縦断面構造である。
【図12】本発明の第3もしくは第4の実施形態の高周波用モノリシック集積回路装置における、スパイラルインダクタの下の導電性Si基板に形成された凹部領域、およびそれによって囲まれた凸部領域の望ましい形状を示す平面図である。
【図13】ある形状のスパイラルインダクタのQ値と、スパイラルインダクタから導電性Si基板までの距離hの関係を示したグラフである。
【図14】導電性Si基板を下部電極とし、SOI層上に形成した金属配線を上部電極として構成した特性インピーダンス50Ωのマイクロストリップ線路における、損失とSOI層の比抵抗の関係を示したグラフである。
【符号の説明】
1:n+型導電性Si基板、2:SiO2層、3:高比抵抗Si層、4:p-型Si層、5:n+型Si層、6:n-型Si層、7:SiO2膜、8:n+型多結晶Si膜、 9:n+型Si層、 10:n-型Si層、 11:SiO2膜、12:SiO2膜、13:p+型多結晶Si膜、14:p型SiGe層、15〜16:SiO2膜、17:n+型多結晶Si膜、18:n +型Si層、19:SiO2膜、20〜23:金属膜、24:SiO2膜、25〜28:金属膜、29:SiO2膜、30〜31:金属膜、32:SiO2膜、33:n+型多結晶Si膜、34:p-型Si層、35〜36:n+型Si層、37:空洞、38〜39:SiO2膜、40〜41:バイポーラトランジスタ、42:導電性Si基板、43〜44:スパイラルインダクタ、45〜47:MIM容量、48〜50:伝送線路、51:スパイラルインダクタ、52〜53:導電性Si基板凹部。
Claims (9)
- 第1の比抵抗を有する導電性基板と、
前記導電性基板の一端面に形成された第1絶縁膜と、
前記第1絶縁膜上に設けられ、前記第1の比抵抗より大きな第2の比抵抗を有する半導体基板と、
前記半導体基板上に設けられた第2絶縁膜と、
前記半導体基板の一つの領域に形成された能動素子と、
前記第2絶縁膜上に設けられた受動素子とを備え、
前記半導体基板と前記第1絶縁膜および前記第2絶縁膜を貫通し、前記能動素子の所定の端子と前記導電性基板とを接続する導電領域を設け、
前記半導体基板の厚さは、前記第2絶縁膜の膜厚または前記第2絶縁膜上に形成された金属膜の膜厚より大きい
ことを特徴とする高周波用モノリシック集積回路装置。 - 第1の比抵抗を有する導電性基板と、
前記導電性基板の一端面に形成された第1絶縁膜と、
前記第1絶縁膜上に設けられ、前記第1の比抵抗より大きな第2の比抵抗を有する半導体基板と、
前記半導体基板上に設けられた第2絶縁膜と、
前記半導体基板の一つの領域に形成された能動素子と、
前記第2絶縁膜上に設けられた受動素子とを備え、
前記半導体基板と前記第1絶縁膜および前記第2絶縁膜を貫通し、前記能動素子の所定の端子と前記導電性基板とを接続する導電領域を設け、
前記半導体基板の厚さは、前記第2絶縁膜および前記金属膜の膜厚の合計より大きい
ことを特徴とする高周波用モノリシック集積回路装置。 - 第1の比抵抗を有する導電性基板と、
前記導電性基板の一端面に形成された第1絶縁膜と、
前記第1絶縁膜上に設けられ、前記第1の比抵抗より大きな第2の比抵抗を有する半導体基板と、
前記半導体基板上に設けられた第2絶縁膜と、
前記半導体基板の一つの領域に形成された能動素子と、
前記第2絶縁膜上に設けられた受動素子とを備え、
前記半導体基板と前記第1絶縁膜および前記第2絶縁膜を貫通し、前記能動素子の所定の端子と前記導電性基板とを接続する導電領域を設け、
前記第2の比抵抗が100Ω・cm以上である
ことを特徴とする高周波用モノリシック集積回路装置。 - 第1の比抵抗を有する導電性基板と、
前記導電性基板の一端面に形成された第1絶縁膜と、
前記第1絶縁膜上に設けられ、前記第1の比抵抗より大きな第2の比抵抗を有する半導体基板と、
前記半導体基板上に設けられた第2絶縁膜と、
前記半導体基板の一つの領域に形成された能動素子と、
前記第2絶縁膜上に設けられた受動素子とを備え、
前記半導体基板と前記第1絶縁膜および前記第2絶縁膜を貫通し、前記能動素子の所定の端子と前記導電性基板とを接続する導電領域を設け、
前記導電性基板において、前記受動素子の直下の領域に空洞からなる凹部が形成されている
ことを特徴とする高周波用モノリシック集積回路装置。 - 前記凹部に絶縁性材料が埋めこまれていることを特徴とする請求項4に記載の高周波用モノリシック集積回路装置。
- 第1の比抵抗を有する導電性基板と前記第1の比抵抗より大きな第2の比抵抗を有する半導体基板とを、前記導電性基板上に設けられた第1絶縁膜を介して張り合わせ、前記半導体基板を所定の厚さに薄膜化する工程と、
前記半導体基板上に第2絶縁膜を形成する工程と、
前記半導体基板の一つの領域に能動素子を形成し、前記第2絶縁膜上に受動素子を形成する工程とを備え、
前記半導体基板と前記第1絶縁膜および前記第2絶縁膜を貫通し、前記能動素子の所定の端子と前記導電性基板とを接続する導電領域を形成する工程をさらに有する
ことを特徴とする高周波用モノリシック集積回路装置の製造方法。 - 前記半導体基板と前記第1絶縁膜および前記第2絶縁膜を貫通する溝を設ける工程と、
前記溝に高濃度の不純物を含む多結晶半導体材料を埋め込む工程と、
前記高濃度の不純物を熱処理し、前記半導体基板に拡散する工程と
を含むことを特徴とする請求項6に記載の高周波用モノリシック集積回路装置の製造方法。 - 前記導電性基板に凹部を形成する工程と、
前記凹部が形成された前記導電性基板に、前記第1絶縁膜を介して前記半導体基板を張り合わせる工程と
を含むことを特徴とする請求項6に記載の高周波用モノリシック集積回路装置の製造方法。 - 前記凹部に絶縁材料を埋め込む工程を含むことを特徴とする請求項8に記載の高周波用モノリシック集積回路装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002091040A JP4034099B2 (ja) | 2002-03-28 | 2002-03-28 | 高周波用モノリシック集積回路装置およびその製造方法 |
US10/396,361 US6987983B2 (en) | 2002-03-28 | 2003-03-26 | Radio frequency monolithic integrated circuit and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002091040A JP4034099B2 (ja) | 2002-03-28 | 2002-03-28 | 高周波用モノリシック集積回路装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003289106A JP2003289106A (ja) | 2003-10-10 |
JP4034099B2 true JP4034099B2 (ja) | 2008-01-16 |
Family
ID=29236224
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002091040A Expired - Fee Related JP4034099B2 (ja) | 2002-03-28 | 2002-03-28 | 高周波用モノリシック集積回路装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6987983B2 (ja) |
JP (1) | JP4034099B2 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9155544B2 (en) | 2002-03-20 | 2015-10-13 | P Tech, Llc | Robotic systems and methods |
US7497864B2 (en) | 2003-04-30 | 2009-03-03 | Marctec, Llc. | Tissue fastener and methods for using same |
JP2007514321A (ja) * | 2003-12-10 | 2007-05-31 | ザ、リージェンツ、オブ、ザ、ユニバーシティ、オブ、カリフォルニア | ミックスド・シグナル集積回路のための低クロストーク回路基板 |
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FR2878077B1 (fr) * | 2004-11-18 | 2007-05-11 | St Microelectronics Sa | Composant electronique vertical autorefroidi |
US20070232241A1 (en) * | 2006-02-28 | 2007-10-04 | Renaissance Wireless | RF transceiver switching system |
JP4878502B2 (ja) * | 2006-05-29 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9103902B2 (en) * | 2007-05-09 | 2015-08-11 | Infineon Technologies Ag | Packaged antenna and method for producing same |
JP5113463B2 (ja) * | 2007-09-12 | 2013-01-09 | 株式会社東芝 | 半導体装置 |
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CN102624225A (zh) * | 2011-01-28 | 2012-08-01 | 精材科技股份有限公司 | 电源模组及其封装方法 |
US8907227B2 (en) | 2012-08-02 | 2014-12-09 | Hong Kong Science and Technology Research Institute Company Limited | Multiple surface integrated devices on low resistivity substrates |
TW201438036A (zh) * | 2013-03-25 | 2014-10-01 | Realtek Semiconductor Corp | 積體電感結構以及積體電感結構製造方法 |
US9331153B2 (en) * | 2013-12-13 | 2016-05-03 | Raytheon Company | Methods and structures for forming microstrip transmission lines on thin silicon on insulator (SOI) wafers |
EP3178100A4 (en) * | 2014-08-07 | 2018-01-24 | Intel Corporation | On-die inductor with improved q-factor |
US10058393B2 (en) | 2015-10-21 | 2018-08-28 | P Tech, Llc | Systems and methods for navigation and visualization |
US9704855B2 (en) * | 2015-11-23 | 2017-07-11 | CoolStar Technology, Inc. | Integration of active power device with passive components |
FR3046874B1 (fr) * | 2016-01-15 | 2018-04-13 | Soitec | Procede de fabrication de structures semi-conductrices incluant une couche a haute resistivite, et structures semi-conductrices apparentees |
US10431580B1 (en) | 2017-01-12 | 2019-10-01 | Akoustis, Inc. | Monolithic single chip integrated radio frequency front end module configured with single crystal acoustic filter devices |
KR102410197B1 (ko) * | 2017-06-13 | 2022-06-17 | 삼성전자주식회사 | 전송 손실을 줄이기 위한 회로 기판 및 이를 구비한 전자 장치 |
JP6981601B2 (ja) * | 2018-05-29 | 2021-12-15 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
CN113161350B (zh) * | 2020-01-22 | 2023-01-31 | 深圳市汇芯通信技术有限公司 | 一种集成芯片及其制作方法和集成电路 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3878553A (en) * | 1972-12-26 | 1975-04-15 | Texas Instruments Inc | Interdigitated mesa beam lead diode and series array thereof |
JPH07283414A (ja) | 1994-04-05 | 1995-10-27 | Toshiba Corp | Mos型半導体装置 |
US5752182A (en) * | 1994-05-09 | 1998-05-12 | Matsushita Electric Industrial Co., Ltd. | Hybrid IC |
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DE69941178D1 (de) * | 1998-12-29 | 2009-09-10 | Nxp Bv | Integrierter Schaltkreis mit einem Kapazitätsnetzwerk mit niedriger Dispersion |
US6404648B1 (en) * | 2001-03-30 | 2002-06-11 | Hewlett-Packard Co. | Assembly and method for constructing a multi-die integrated circuit |
-
2002
- 2002-03-28 JP JP2002091040A patent/JP4034099B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-26 US US10/396,361 patent/US6987983B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20040198253A1 (en) | 2004-10-07 |
US6987983B2 (en) | 2006-01-17 |
JP2003289106A (ja) | 2003-10-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050311 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070622 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070903 |
|
RD02 | Notification of acceptance of power of attorney |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071024 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S111 | Request for change of ownership or part of ownership |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
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R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 6 |
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