JP2007514321A - ミックスド・シグナル集積回路のための低クロストーク回路基板 - Google Patents

ミックスド・シグナル集積回路のための低クロストーク回路基板 Download PDF

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Abstract

高性能ミックスド・シグナル集積回路の応用に用いるための金属基板を有する集積回路ラミネート。金属基板は、大幅に改善されたクロストークアイソレーション、機能強化されたヒート・シンキング及び正確な低インピーダンス接地に対する容易なアクセスを提供する。一実施例では、金属ラガーは、チャネル又は空間に充填されている絶縁体及び金属基板とシリコン集積回路ラガーの間に配置されている非酸化多孔性シリコンのような絶縁体のラガーを伴う領域を有している。ラミネートもまた、金属基板に取り付けられていて、シリコン及び絶縁層を横断することによって、チップ上の雑音を生産する素子から雑音感応素子を分離する複数の金属壁又はトレンチを有している。他の実施例では、ラミネートは、チップの湾曲を制限する可撓性ベースに取り付けられている。

Description

発明の詳細な説明
＜関連出願の相互参照＞
本願では、米国における先の出願（ＵＳ６０／５２８，９９５、２００３年１２月１０日出願）に基づく優先権を主張し、ここに、先の出願全体が参考のため組み入れられる。
＜連邦政府によって後援されている研究又は開発に関する陳述＞
本発明は、国立科学財団（Ｎａｔｉｏｎａｌ Ｓｃｉｅｎｃｅ Ｆｏｕｎｄａｔｉｏｎ）によって与えられたＧｒａｎｔ Ｎｏ．ＳＲＣ ２００１−ＮＪ−９３６に基づく米国政府の支援によってなされたものである。米国政府は、本発明に係る一定の権利を有する。
＜著作権の対象となる資料の通知＞
この特許文献の一部は、米国及びその他の国の著作権法に基づく保護の対象となる。著作権者は、米国特許商標庁における公衆に利用可能なファイル又は記録に示されているとおり、特許文献又は特許情報開示のいかなるものの複製に対しても異議を持っていないが、その他の点では、全ての著作権はいかなるものであっても留保する。著作権者は、これにより、この特許文献を秘密状態で維持する権利を断念するものではなく、制限なしに、米国特許法施行規則第１．１４に従ってその権利を含んでいる。
本発明は、一般的には、ミックスド・シグナル集積回路基板の応用に関し、より詳しくは、優れたクロストーク・アイソレーション性能、機能強化されたヒート・シンキング及び確実な接地を伴う金属基板を有するミックスド・シグナル集積回路基板に関する。
モバイルコミュニケーション及びワイヤレスネットワーキングにおける急成長している市場は、高性能ミックスド・シグナル無線周波数集積回路（ＭＳＩＣ）の需要を産み出した。そのような回路は、典型的には、インダクタのような受動素子を単一チップ上に含むアナログ回路素子を有する金属酸化膜半導体（ＭＯＳ）デジタル回路の組み合わせから成る。これらの回路は、より小さな形状要因、より高い記録密度及びより低いコストという利点がある。
しかしながら、高い周波数で雑音が多いデジタル回路と共に高性能アナログ回路を集積することは、アナログ回路機能に対して不可避的に干渉する「クロストーク」と呼ばれるデジタル雑音の存在によって、しばしば、制限され又は阻まれる。例えば、デジタル回路の中の過渡電流を切り替えることによる雑音は、シリコン基板を伝播し、低雑音増幅器又は位相ロック・ループ（ＰＬＬ）のような敏感な回路素子の機能を悪化させることもある。集積されたインダクタ及び他の回路素子は、誤った信号及び基板の他の部分からの他の基板雑音を受け取るアンテナとして作動することもある。
基板雑音の抑制は、システム・オン・チップ（ＳＯＣ）の実現可能性及び設計には必要不可欠である。多くのアプローチは、クロストークの干渉から敏感な素子を分離しようと試みられてきた。高抵抗シリコン、接合分離されたウェル、シリコン・オン・インシュレータ（ＳＯＩ）ウェハ、ガードリング及びマイクロマシン構造体は、基板を介してクロストークを抑制するために、限られた成功のもとで使われてきた。さらに、バルク・マシンニング、ガードリング及び高抵抗シリコンは、コストが高く、かつ、高温にさらされている間に品質が低下する可能性がある。高い周波数では、熱膨張率の不一致による構造的欠陥を回避するために必要とされるＳＯＩ基板の限られた酸化膜厚は、容量性チャネルのインピーダンスの周波数に対する逆依存、及び、高抵抗に加えて、高インピーダンスは無線周波数クロストークを分離する必要があるという事実のために、十分なＲＦクロストーク・アイソレーションを提供することはできない。
従って、基板構造体には、無線周波数若しくはマイクロ波受動素子、同一平面波ガイド（ＣＰＷ）ライン及びデジタル、アナログＲＦ又は基板を経由するマイクロ波回路ブロックの間のクロストークに対する基板損失を最小化する必要がある。本発明は、この必要性を満足させ、その他に、一般的には、従来技術の欠陥を克服する。
本発明は、一般的には、高性能ミックスド・シグナル集積回路への応用のための金属基板を有する集積回路ラミネートを含む。金属基板は、大幅に改善されたクロストーク・アイソレーション、機能強化されたヒート・シンキング及び確実な低インピーダンス接地に対する容易なアクセスを提供する。単一チップ無線周波数集積回路の生産の主な課題の１つは、シリコン基板を伝播し、同一チップ上の雑音に敏感な回路素子の性能に干渉するデジタル回路の中の過渡電流を切り替えることによる雑音である。さらに、インダクタは、無線周波数回路において不可欠な部品であり、ＡＤ／ＤＣ信号のフィルタリング及び分離並びにインピーダンス・マッチングのために用いられている。インダクタと金属基板の間の静電結合及び電磁結合は、インダクタの下の金属基板の中の絶縁体が充填されているポケットを用いて回避される。
本発明の一態様によれば、金属基板に取り付けられた薄いシリコン層のラミネートは、チップ上の雑音を発生する素子から雑音に敏感な素子を分離する複数の金属壁又はトレンチを備えている。一実施例では、基板とシリコン活性層は、導電性エポキシによって結合している。その他の実施例では、シリコン層は、好ましくは、約４．５μｍ以下の厚さである。金属基板層は、好ましくは、約１００μｍ〜約５ｍｍの厚さとなることができる。
本発明のその他の態様によれば、シリコンの中に割り込まれ、金属基板と結合している金属絶縁壁又はトレンチは、幅を変化させることが可能な形で提供され、通常は、シリコン層と同じ厚さである。絶縁金属壁の幅は、変わることができるが、好ましくは、雑音が多い又は敏感な部品を分離するのに必要な約１μｍ〜約１０００μｍの厚さとなる。
本発明のさらなる態様は、絶縁体層をさらに含むチップ上の雑音を発生する素子から雑音に敏感な素子を分離する複数の金属壁又はトレンチを有する金属基板に取り付けられる薄いシリコン層のラミネートを提供することである。ある好ましい絶縁体は、非酸化多孔性シリコンである。一実施例では、金属基板は、インダクタ及び同様の部品（好ましくは、多孔性シリコンのような絶縁体が充填されているもの）の下に追加部分を有する。金属基板の中の絶縁体の厚さは、好ましくは、１０μｍ〜８００μｍとなる。金属基板の中の絶縁部分の幅は、インダクタの大きさに依存して変化する。
本発明の一実施例では、集積回路ラミネートは、少なくとも一つの活性シリコン集積回路層、活性シリコン層及び金属基板と結合した絶縁層、複数の絶縁領域を有し、絶縁層と結合した一様に平坦な金属基板並びに絶縁層及び活性シリコン回路層を横断する金属基板と結合した複数の導電壁を備えている。他の実施例では、集積回路ラミネートの全体は、柔らかい接着剤のような曲げやすい粘着物を用いて、可撓性ベースに取り付けられている。このことは、活性シリコン／金属ラミネートが可撓性ベースと異なる半径でたわむことを許容する。
本発明の他の態様によれば、集積回路ラミネートは、第一の酸化膜層、第二の酸化膜層、金属基板上に露出している多孔性シリコン酸化膜層を備えている。本実施例では、多孔性シリコン酸化膜層は、好ましくは、４μｍ〜１００μｍの厚さとなる。
本発明の他の態様では、ＲＦ集積回路ラミネートの生産方法が提供される。
本発明の目的は、シリコン・バルク基板に対する機能強化されたヒート・シンクを提供する金属基板を有するＲＦ集積回路チップを提供することにある。
本発明の他の目的は、接地された遮蔽体を経由する高周波数での部品の間のクロストークを効果的に取り除くＲＦ集積回路チップ設計を提供することにある。
本発明のさらなる目的は、接地点電位変動及びチップ表面上の全ての接地を非常に低いインピーダンスを有する確実な接地にすることに関する問題を実質的に取り除く集積回路ラミネートを提供することにある。
本発明のもう一つの目的は、インダクタ素子の下の渦電流効果を効果的に取り除くＲＦ集積回路チップ設計を提供することにある。
本発明のさらなる目的及び態様は、明細書の以下の部分において明らかにされるであろう（詳細な説明は、限定することなく、本発明の好適な実施例を十分に開示することを目的とする）。
本発明は、説明のみを目的とした以下の図面を参照することによって、より十分に理解される。
より具体的に図を参照すると、説明のため、本発明は、図１〜図７Ｅに一般的に示されている装置及び方法において具体化されている。本実施例で開示されているような基本的な概念から逸脱しない限り、装置は、構造及び部分的な詳細について変化することが好ましく、方法は、具体的なステップ及びシーケンスについて変化することが好ましい。
小型化、より優れた機能性、高性能及びコスト削減という市場の需要は、雑音が多いデジタル部品及び敏感なアナログ部品を同一チップ上に集積することの必要性を産み出した。しかしながら、機能強化された熱損失性能及びより高い動作周波数の必要性と同時に発生しているアナログ回路とデジタル回路の集積は、多くの技術的挑戦を作り出している。
本発明は、一般的には、ＲＦクロストーク・アイソレーションのための接地された遮蔽体、チップのための効果的なヒート・シンク及び基板表面の数μ以内の確実な接地コンタクト点を提供する特別に工学的な金属基板を含んでいる。金属基板は、好ましくは、ＣＭＯＳ又は他のデジタル集積回路の従来のバルクＳｉ基板の置換である。雑音が多い若しくは敏感な回路又は部品のクロストーク・アイソレーションは、さらに、絶縁体の層だけでなく、金属が充填されている又は金属で線が引かれているトレンチを備えている。ハイエンドなミックスド・シグナル製品に必要とされる−１２０ｄＢレベルのクロストークの減少が得られる。
次に、図１に示されている金属基板を有するチップ１０の一例の概略を説明すると、敏感なアナログ回路１２及び雑音が多いデジタル回路１４は、金属ポスト又は充填されているトレンチ１６によって、区別され、そして、互いに分離されていることがわかる。一般的には、デジタル回路１４及びアナログ回路１２の薄いシリコン層１８は、本実施例でが、接地金属基板２０上に露出している。活性シリコン層は、好ましくは、約４．５μｍ以下の厚さを有する。
高い熱伝導性及び電気伝導性が理由で、好ましい金属基板２０は、銅又は銅合金から成る。金属基板層は、好ましくは、約１００μｍ〜約５ｍｍの厚さとなる。銅が好ましいが、他の金属及び合金もまた、基板として用いられても良いことがわかる。Ｓｉ薄膜と金属基板層は、導電性エポキシを用いて結合されていることが好ましい。異なるタイプの導電性エポキシの硬化温度は、室温〜摂氏数百℃である。集積回路の最大許容動作温度は、典型的には、約１３０℃の誤差を含み、−３０℃〜１８０℃である。
金属基板の利用に関する問題の一つは、シリコンの中の過度な応力を導き、デバイスの欠陥を引き起こすシリコンと金属基板の間の熱膨張係数の不一致である。レイヤー構造体における熱膨張係数の不一致の直接的な結果は、最も厚い層以外の全ての層において重大なひずみとなる。この場合、最終面内膨張又は最終面内収縮は、基本的には、基板によって決められる。過度なひずみは、亀裂又は層間剥離を導く可能性がある。単結晶膜においては、応力は、転位によるプラスティックの変形を導く可能性がある。与えられたひずみ値にとっては、既知の不可欠な層の厚さ（その厚さを超えると、転位が、エネルギー的に起こりやすくなる）がある。銅とシリコンの間の熱膨張不一致が原因となる最大ひずみは、約０．２％と算出される。
金属層及びシリコン層が５５０℃でアニールされている場合に２軸応力下にある４．５μｍ以下の厚さのＳｉ膜では、転位は、動力学的に抑制されることが示された。２００℃での転位核生成の動力学的障壁を克服する可能性は、５００℃での可能性から約１．７倍程度減少する。実験的には、転位は、典型的な範囲の動作温度では仮想的に存在しない。それゆえに、構造体は、温度膨張による転位が無い。
さらに、電子移動の観点では、０．２％のひずみの効果が有益である。異なる対称性を有するバレーのエネルギーの相対的変化は、０．２％のひずみで０．０３ｅＶくらいになると見込まれる。結果として、様々なバレーにエレクトロン及びホールの両方が集中するという特徴的な変化となる可能性がある。Ｔ＞Ｔ０（金属基板と薄い部分（Ｓｉ層を含む回路）が共に、構造的に接合されている温度）とするために、Ｓｉは、ひずんだＳｉと同じ原理に基づく水準のより小さい平均電子有効質量を導く引っ張りひずみを受けている。温度をＴ０以下とするために、Ｓｉは圧縮されている。４つのフォールド変性バレーは、平均電子有効質量をより重くすることに、優先的に従事している。しかしながら、この効果は、４つのより重いフォールド・バレーに沿って分散した２つのフォールド・バレーの中の電子の４／６の要因によって希薄となる。このように、低温での運動性の減少が、高い動作温度での増加分より小さくなることがわかる。従って、シリコン薄膜が、約４μｍの厚さより薄く提供されている場合は、熱膨張係数の不一致による悪影響はない。ラミネートの中の残留応力は、有害というよりもむしろ有益であることが示されている。
金属基板を利用することの２つの重要な利点は、改善された熱導電性及びバルクＳｉ基板を覆うシステムのインピーダンスである。金属基板は、チップ表面上の全ての接地点を、接地点電位「反発力」を基本的に除去した「確実な接地」にする。さらに、従来の基板を覆う「ヒート・シンク」についての基板における改善は、チップの消費電力を、与えられた最大動作温度の約２．５倍程度に増加することを許容する。
チップ表面上の任意の点からシステムの接地に対する一連のインピーダンスは、コネクション・ワイヤの抵抗だけでなく、主に、自己インダクタンスから構成されている。高周波数では、チップの裏面に対するＳｉ表面上の点のインピーダンス（これは、接地基準点であると仮定する）は、コネクティング・ワイヤの自己インダクタンスによって支配されている。１ｃｍ×１ｃｍの大きさの従来のＳｉチップに関しては、回路の内部の平均的な接地点は、パッケージ上の接地コンタクトから約１ｃｍの距離を有する。相対的に、Ｓｉ表面上のどの場所から本発明に係る金属基板を用いる裏面までのコネクションの長さは、Ｓｉ基板の厚さ（好ましい実施例では約４μｍであって、チップ裏面と同電位として取り扱われる厚さ）である。
さらに、周波数（ｆ）に対する１ｃｍワイヤのインピーダンスは、Ｌを約１ｎＨとすると、Ｚ＝２πｆＬとして表現される。例えば、周波数を（ｆ）＝１０ＧＨｚとすると、Ｚの値は、約６０Ωである。１０ｍＡの電流に対する電圧降下は０．６Ｖである。従って、チップを横切る様々な接地点での活性電位は、０．６Ｖと同程度（ＶＤＤのかなりの割合）の差を生ずることができた。電圧降下は、低電圧回路にとってはより重要になってくる。一方、金属基板では、（Ｚ）は、Ｓｉチップ表面の中の全ての接地コンタクトを、この例における大いに「より確実な」接地としている従来の回路より２５００倍も小さくなる。電位変化は、６００ｍVから１ｍＶ以下にまで減少することがわかる。チップ表面上の全ての接地点が確実な接地となるので、結果として、本発明の金属基板は、従来のチップにおける接地点電位の変動に関する問題を実質的に取り除く。
高密度デジタル回路の表面に対して近接近した金属基板もまた、従来の基板に対してチップの消費電力を増加させた回路設計を許容する大きく改善されたヒート・シンクを提供する。現在の業界標準は、１９５℃という最大許容接合部温度と共に、最大使用時温度を１８０℃とすることを意図する。その標準は、さらに、チップの熱インピーダンスは、近傍におけるチップ表面と使用時温度との差が２５℃以下であると共に、１ｃｍ２あたりの電力として約２９０Ｗ（ＩＴＲＳ）の損失を許容すべきことを要求する。
チップの熱インピーダンスは、この例において、２５０μｍの銅基板と直列の約４μｍの厚さのＳｉ膜から成る金属ラミネートによって決められても良い。定常状態では、回路動作によるＳｉ表面の熱発生率は、銅基板を通過する熱流量と等しい４μｍのＳｉ層を通過する熱流量と等しくなければならない。チップ１ｃｍ２あたりの最大消費電力を２９０Ｗとすると、チップを横切る熱流量は、全体的な温度降下を２℃以下とする０．０８℃〜１．８℃になると算出された。換言すれば、与えられた最大動作温度のためには、金属基板の利用は、チップの消費電力を、現在のバルク・シリコン基板の２．５倍に増加させることを許容する。
別の実施例（示されていない）では、金属基板は、熱伝達に対する基板からの冷却水の流れを許可するように決められている。冷却水の流れを促進する金属基板の中へパイプ又はチャネルを加工することは、従来のＳｉ基板の中へチャネルを作るよりも非常に簡単になることがわかる。このことは、チップを液体冷却することが業界標準になった場合の最新発明のもう一つの利点である。
再び図１を参照すると、アナログ回路１２及びデジタル回路１４の効果的なクロストーク・アイソレーションは、多孔性シリコンのような高インピーダンス物質を利用する雑音を防ぐ十分に絶縁した基板又は十分に導電性のある基板を用いることによって達成される。コンダクタは、雑音に敏感な回路に到着する前に接地に戻ってくる雑音に対する効果的な経路を提供するものであって、電磁波シールドとして従来から知られている。アイソレーションへのアプローチは、空気間隙を横切るのと同様のレベルにまでクロストークを減少させることが可能である。しかしながら、さらにクロストークを適当なレベルにまで減少させるためには、クロストーク減少のためのより一層効果的なスキームが採用されなければならない。
図１に示されている実施例では、導電性金属壁１６は、金属基板又は金属壁のいずれかを有する雑音に敏感な回路から、発生する雑音を効果的に密閉及び分離する金属基板２０と電気的に接続されている。絶縁金属壁の幅は、好ましくは、雑音が多い又は敏感な部品を分離するために必要とされる約１μｍ〜１０００μｍである。壁の厚さは、好ましくは、シリコン層の厚さである。
チップ上の２点間のＲＦクロストークは、様々な周波数でのクロストークの期待値を定量的に示すＨＦＳＳのような商業的に入手可能なソフトウェアツールを用いて、極めて正確に算出される。一般的には、分散パラメータ（Ｓ２１）は、ポート１における付帯的な雑音電力率に対して、ポート２まで結合している雑音電力率を表すのに用いられている。クロストーク・アイソレーションの目的は、Ｓ２１の減少である。
クロストークの減少に加えて、Ｓｉミックスド・シグナル集積回路技術におけるもう一つの重大な挑戦は、高性能なオン・チップ・インダクタの生産である。シリコン基板上の高性能スパイラル・インダクタは、低雑音増幅器、電圧制御オシレータ及び受動フィルタのようなモノリシック構造の無線周波数回路において重要な部品である。インダクタもまた、ネットワーク、平衡不平衡変成器、変圧器及び同調増幅器、及びそれらと同等のものに適合する低損失インピーダンスという点で、要素的な部品であっても良い。平坦なスパイラル・インダクタは、例えば、電流集積回路製造技術を用いた高抵抗シリコン基板上に、容易に設計される。典型的なこのタイプのスパイラル・インダクタは、メイン・コイル及びインダクタの内部端子とのアンダーパス・コネクションのための少なくとも一つの金属層を含んでいる。しかしながら、モノリシック構造インダクタ又はオン・チップ・インダクタに遭遇する一つの主要な問題は、磁束を制限する磁気コアの不足である。その結果、漏れ磁束は、しばしば、隣接する部品と干渉する。
オン・チップ・インダクタの性能は、主に、３つのパラメータ（インダクタンス（Ｌ）、品質要因（Ｑ）及び自己共振周波数（ｆｒ））分析によって推定される。これらの３つのパラメータの関係は、次の方程式に示されている。
（ｆｒ）＝１／２π（ＬＣ）−２
（Ｑ）＝２πｆＬ／Ｒ
そこでは、（Ｃ）は、同一インダクタの２つの終端の間の容量（例えば、インター・ウィニング（ｉｎｔｅｒ−ｗｉｎｎｉｎｇ）容量）に加えて、インダクタと接地の間の容量を含んでいる。さらに、（ｆ）項は動作周波数を表し、（Ｒ）項は、基板の中に誘発される渦電流の結果生じる見かけ上の抵抗を加えた金属線抵抗を含んでいる。ファラデーの法則によって規定される渦電流は、コンダクタが、時間とともに変化する磁界にさらされる場合に生じる。渦電流は、レンツの法則によれば、最初の磁界に対抗するそれら自身の磁界を作り出す。
一般的に、Ｑ要因は、その損失によるエネルギー浪費に対抗して、エネルギーが、どのくらい効率的にインダクタに蓄積されるかについての指標である。従って、Ｑ要因を最大化することが望ましい。
インダクタの目的は磁力を蓄積することであるので、インダクタの抵抗又は容量は、寄生的であると考えられる。従って、インダクタの電界中に蓄積されているどのエネルギーも非生産的であって、抵抗は、抵抗損によってエネルギーを浪費する。Ｑ要因は、蓄積された磁力に比例する（一般的には、ピーク磁力とピーク電力の間の差と等しい）。ピークの磁力と電力が等しい場合、インダクタは自己共振となり、Ｑ要因は０となる。それゆえに、共振周波数は、Ｑ要因が０の場合の周波数として定義される。周波数が自己共振周波数（ｆｒ）を超える場合、インダクタから外部回路に対して利用可能な正味磁力は無い。
渦電流は、表皮効果及び近接効果を作り出す。表皮効果は、コンダクタの中の電流フローから作り出されるコンダクタ自体の渦電流である。近接効果は、近接近していて、電流を変化させる時間をもたらす第２のコンダクタによって作り出される。渦電流は、第１のコンダクタが、電流を伝送しているか、変圧器に類似した状態であるかにかかわらず作り出されるであろう。従って、渦電流の分配は、コンダクタの配置及び間隔に依存するであろう。オン・チップ・インダクタに関しては、インダクタ・コイルと半導基板の間の近接効果が主な問題である。コイルにおける交流電流は、基板における渦電流を導く。このことは、順々に、抵抗の見かけ上の増加として明らかになるインダクタ・コイルの中の起電力を導く。エネルギーの観点からは、基板における渦電流は、より低いＱ値を導くインダクタの中に蓄積されたエネルギーの一部を浪費する。
渦電流は、コンダクタの中の正味電流流入を減らすので、誘導機構に関しては、コンダクタの中の抵抗の効果的な増加を減らすことがわかる。スパイラル・インダクタの場合は、コイルのある部分を流れている電流は、逆方向の近接近部分が原因となるインダクタの隣接部分の中の渦電流を引き起こすことができる。インダクタは、他の部品の中の渦電流もまた同様に引き起こすことができる。
つまり、実際のオン・チップ・インダクタ又は同様の部品は、それぞれ、高品質（Ｑ）要因を必要とし、インダクタンス（Ｌ）及び容量（Ｃ）によって決められる自己共振周波数（ｆｒ）もまた、ほとんどの用途において、十分に高くなければならない。（Ｑ）＞１５及び（ｆｒ）＞１５ＧＨｚを含む（Ｌ）＝約４ｎＨのオン・チップ・インダクタが、本発明に係る薄金属基板を有するチップにおいて達成されることが示されている。
装置及び方法に対する多数の変更、適応及びバリエーションは、当業者にとって明らかであるから、本発明は、例示目的のみを対象として、以下の例においてより詳しく説明されている場合もある。
クロストーク・アイソレーションという概念の予備テストは、図２Ａ及び２Ｂの上面図及び断面図に示されるテストチップ構造を用いて実施された。チップは、金属トレンチ２６によって分割された金属パッド２２及び２４が組み込まれていた。パッド２２及び２４並びに接地面２８は、約５０００オングストロームの薄いアルミニウムで、パッドは、１００μｍ×１００μｍの各辺を有する正方形であった。約８００μｍの間隔が、パッド２２及び２４を分割した。金属トレンチ２６は、物理的及び電気的に接地面２８と接続されている。
図２Ｂの断面を見ると、パッド２２，２４及び接地面２８は、好ましくは、ＰＥＣＶＤ ＳｉＯ２から成る誘電層３０上に露出している。誘電層は、この例では、約５０００オングストロームの厚さである。
約２μｍの厚さで約１０Ω・ｃｍの抵抗を有する（ｐ−）シリコンの基板層３２は、構造体を完成させるために、底部の金属プレート３４及び上部の誘電層３０に取り付けられていた。金属プレートは１ｍｍの厚さで、銅製だった。ラミネート上部の接地面２８に加えて、底部に第２の接地面３４があって、金属が充填されたトレンチ２６が、これらの接地面を相互に接続することがわかる。金属が充填されたトレンチ２６の寸法は、図２Ｂに示されたテストチップにおいては、約２．５μｍの厚さ又は高さ及び約２μｍの幅を持っていた。
テスト構造体は、Ｓ２１の期待値をシミュレートするために、高周波３次元電磁界シミュレータ（ＨＦＳＳ）を用いて分析された。図３の中の周波数関数としてのクロストークのグラフを見ると、テスト構造体は、異なるトレンチ２６の幅で、クロストークを著しく抑制した。図３の曲線３６は、周波数４０ＧＨｚまでのクロストークＳ２１の大きさをデシベルで示す。曲線３８は、１μｍの幅のトレンチを伴うクロストークの期待値である。曲線４０は、１０μｍの幅のトレンチのものであり、曲線４２は、１００μｍの幅のトレンチのものである。１０μｍ又はそれ以上の幅のトレンチに関しては、約−１２０ｄＢ程度に低いクロストーク値は、周波数スペクトラムの至るところで達成される。Ｓ２１のトレンチ幅の依存性は、主に、表皮効果に起因する。同一のテスト構造体に関しては、遮蔽スキームは、少なくとも４０ＧＨｚで６０ｄＢ程度に対応する絶縁シリコン（ＳＯＩ）より性能が優れている。
図３に示されている結果は、幅の狭い金属トレンチラインでさえも回路を分離することにおいて非常に効果的になれることを示す。４０ＧＨｚ以上で―１２０ｄＢというアイソレーション値の吸収は、シリコン・オン・インシュレータ技術を含む現在の技術を用いて作り出せない多くの高性能回路設計の作成を可能にすることがわかる。
インダクタと金属基板の間の静電結合及び電磁結合は、インダクタの性能を制限し、設計の自由度を限定する可能性がある。しかしながら、この結合は、インダクタの下の金属基板の中の絶縁体が充填されたポケットに打ち勝つことができる。次に、図４Ａ及び４Ｂを見ると、４ｎＨインダクタのオン・チップ・インダクタ構造体が示されている。インダクタ４４は、１２μｍの幅のセグメント４６を伴って５．５巻していて、セグメント４６間の空間４８は、４μｍであった。インダクタ４４の内部寸法は６０μｍで、インダクタの外部寸法は、２３２μｍであった。インダクタ・スパイラル４４のセグメント４６の高さは４００００オングストロームであった。
図４Ｂを見ると、インダクタ４４の金属スパイラルは、１００００オングストロームのＰＥＣＶＤ酸化膜の層５０上に露出している。約５０００オングストロームの厚さの金属アンダーパス６０は、インダクタの中央をパッド６２に結合させる。約２００００オングストロームの厚さのＰＥＣＶＤ酸化膜の第２の層５２は、第１の酸化膜層５０と４μｍの厚さの（ｐ−）Ｓｉ層５４の間に露出している。一実施例では、インダクタの下の４μｍの厚さの（ｐ−）Ｓｉ層５４は、半導体Ｓｉを、バルク・シリコン及び空気の誘電定数とＭΩ・ｃｍより高い抵抗率の間の効果的な誘電定数を有する半絶縁物質に変形する電気化学エッチングによって、多孔性シリコンに置換される。多孔性シリコン層５４は、追加の誘電領域５８を有する１ｍｍの金属層５６と結合している。誘電領域５８は、空気、又は、好ましくは、絶縁体若しくはセラミックのような半誘電物質とすることができる。これらの誘電層は、より高い品質要因（Ｑ）を導く渦電流損失を効果的に削減し、インダクタ・スパイラル４４と基板の間の静電結合を減らし、その結果、（ｆｒ）を増加させる。
品質要因（Ｑ）は、絶縁体５８の空洞の深さの範囲に対する周波数（ｆｒ）の関数としてシミュレートされ、図５に示されている。与えられたインダクタの設置面積に関しては、空気に対する絶縁層５８の必要な大きさは、満足させる品質要因（Ｑ）及び有用な周波数（ｆｒ）の範囲を保証するように決められていた。必要な絶縁領域が大きすぎた場合は、構造体の機械的集積に影響を与える可能性があった。図６Ａは、品質要因（Ｑ）及び周波数（ｆ）の絶縁領域５８の直径に対する依存性を示す。図６Ｂは、品質要因（Ｑ）及び周波数（ｆ）の絶縁領域５８の深さに対する依存性を示す。図５，６Ａ及び６ＢのＨＦＳＳシミュレーション結果によって、性能増大は、絶縁領域５８の側面寸法が１５０％まで増加する一方、深さがインダクタ・コイル４４の設置面積の１０％まで増加した場合に過剰供給することがわかる。
今のところ、可撓性エレクトロニクスは、導電性ポリマーのような軟質材料に基づく低性能システムに制限されている。硬質材料は、物質が十分に薄い場合に可撓性の範囲を持つことが示された。例えば、商業的に入手可能な５０μｍの厚さの直径数インチのシリコンウェハは、クレジットカードと似たような限られた可撓性を有する。
本発明に係るシリコン及び銅の複合薄膜は、高性能可撓性集積回路を提供するためにも用いられる。一実施例では、シリコン及び銅の膜は、２層膜に、プラスティック・カードに対して若干滑らせることを許容する応力緩和軟質材料を用いて、可撓性プラスティック・カードに取り付けられている。カードの機能は、膜を支えること及び最大たわみ半径を制限すること及び必要な機械的集積を提供することである。曲げやすい応力救済層は、プラスティック・カードの中央部とは対照的に、Ｓｉ−Ｃｕ複合膜が中央部に比べてたわむことを許容する必要があり、その結果、たわみによる応力レベルを著しく減少させる。しかしながら、プラスティックの熱伝導性が原因で、金属基板のヒート・シンク性能を圧倒する大きな消費電力及び大きな熱負荷を伴ういくつかのシリコン集積回路は、この応用には適切ではないかもしれない。熱制限と同等に、設計は、現在では利用できない高性能可撓性集積回路の生産を可能にすべきである。
エピタキシャル・シリコンウェハを製造するための製造技術は、過去２０年間で、発展し、広く用いられてきた。そのような技術は、本発明に係る金属基板を有する集積回路の生産を可能とするために最適化される。ここで、図７Ａ〜７Ｅを参照すると、１つの生産可能なスキームが一般的に示されている。図７Ａにおいて、約１０％のＧｅを含む数百オングストロームの厚さの薄い層６４は、４μｍの厚さの（ｐ−）シリコン層６６の前に成長する。ＳｉＧｅ層は、本実施例におけるウェハの間引きをしている間のエッチングを止める機能を果たす。
図７Ｂでは、チップは、標準的なＣＭＯＳ加工生産、例えば、バックエンドプロセスの最初の多孔性シリコン構造７０及びメタライゼーション中のオン・チップ・スパイラル・インダクタ７２の加工に続いて、トランジスタ６８の加工を経由する。
チップの開放を促進するホール７６を有する治具７４及び高温ワックスの取り扱いは、図７Ｃに示されているチップを取り扱うのに用いられても良い。
図７Ｄにおいて、化学的機械研磨が行なわれ、作業基板７８は、好ましくは、例示されたウェット・エッチングによって取り除かれる。
最後のチップは、図７Ｅに示されている。Ｔｉ／ＴｉＮ層は、好ましくは、粘着性を増大させ、銅基板８０からの銅の拡散に対する障壁として機能するスパッタリングのような適当な方法を用いて、シリコン層の後ろ側に露出している。好ましくは、インダクタの下の銅基板８０の中の領域８２は、いかなるはんだ又はＴＩ／ＴｉｎＮ膜も有していない。これは、リフトオフによる従来のリソグラフィーを用いて達成される。工学的銅基板８０は、好ましくは、導電性エポキシ又は同等のものでコーティングされて、それから、チップに接合されている。さらに、金属トレンチ又は金属ポスト８４は、前述のとおり、回路を分離するように形成されている。合成ウェハは、チップのダイシング及びパッケージングを介して送られてくる。可撓性エレクトロニクスの場合、準備された合成ウェハは、軟質接着剤又は他の適切な粘着物を用いて、プラスティックウェハに取り付けられても良い。
以上の記載は、多くの詳細な説明を含んでいるが、これらは、本発明の観点を限定して解釈されるべきものではないが、単に本発明の現在の好適な実施例のいくつかを図示したものを提供するに過ぎない。それゆえに、本発明の観点が、当業者にとって明らかな他の実施例を十分に含んでいること、及び、本発明の観点が、結果的に、添付の特許請求の範囲以外の何者によっても制限されないことは、十分に理解されるであろう。明示的に記載されていない限り、単数形の各要素は、「１及び１のみ」を意味することを意図したものではなく、むしろ、「１又はそれ以上」を意味する。当業者に知られている、上記の好適な実施例の要素に対する全ての構造的、化学的、そして機能的な評価は、当業者に知られている内容を参照することによって明らかであり、本特許請求の範囲に含まれている。さらに、装置又は方法は、本発明によって解決されると考えられるありとあらゆる課題を解決する必要はなく、本特許請求の範囲によって含まれている。さらに、本実施例における要素、部品又は方法の工程は、要素、部品又は方法の工程が本特許請求の範囲に明示的に詳細に記述されているか否かに関して、公衆に提供されることを意図されたものではない。要素が明示的に「手段（ｍｅａｎｓ ｆｏｒ）」というフレーズを用いて記載されていない限り、ここでのクレーム要素は、米国特許法１１２条第６パラグラフの規定に基づいて解釈されるものではない。
本発明に係る金属基板並びに金属ポスト又はトレンチを有する集積回路チップの概略図である。 本発明に係る遮蔽スキームをテストする金属基板及び金属ポストを有するチップの構造体の上面図である。 図２Ａの構造体のライン２Ｂ−２Ｂに沿った断面図である。 図のように、異なるトレンチ幅に対する周波数関数としてのＨＦＳＳクロストークのグラフである。 本発明に係る絶縁体が充填されている銅の金属板領域を覆うオン・チップ・スパイラル・インダクタの上面図である。 図４Ａのオン・チップ・スパイラル・インダクタのライン４Ｂ−４Ｂに沿った断面図である。 図のように、品質（Ｑ）と絶縁空間の深さの変化に対する周波数（ｆ）の関数との関係を示すＨＦＳＳのシミュレーション結果である。 インダクタの下にある基板の絶縁領域の直径又は幅に対する（Ｑ）及び（ｆ）の依存性を示すグラフである。 インダクタの下にある基板の絶縁領域の深さに対する（Ｑ）及び（ｆ）の依存性を示すグラフである。 本発明に係る合成ウェハの一生産方法の一処理の概略図である。 本発明に係る合成ウェハの一生産方法の一処理の概略図である。 本発明に係る合成ウェハの一生産方法の一処理の概略図である。 本発明に係る合成ウェハの一生産方法の一処理の概略図である。 本発明に係る合成ウェハの一生産方法の一処理の概略図である。

Claims (20)

  1. 集積回路ラミネートであって、
    一様に平坦な金属基板と、
    前記金属基板セルと結合している活性シリコン集積回路層と、
    活性シリコン回路層内部の複数の導電壁を有し、
    前記活性シリコン層の敏感な回路は、デジタル雑音から絶縁されている集積回路ラミネート。
  2. 請求項１に記載の集積回路ラミネートであって、
    前記活性シリコン層は、電気的伝導性接着剤を用いて前記金属基板と結合している集積回路ラミネート。
  3. 請求項１に記載の集積回路ラミネートであって、
    前記活性シリコン層は、約４．５μｍ以下の厚さを有する集積回路ラミネート。
  4. 請求項１に記載の集積回路ラミネートであって、
    前記金属基板は、約４．５μｍ〜約５ｍｍの厚さを有する金属板を含む集積回路ラミネート。
  5. 請求項４に記載の集積回路ラミネートであって、
    前記金属基板は、銅板を含む集積回路ラミネート。
  6. 請求項１に記載の集積回路ラミネートであって、
    さらに、前記活性シリコン層と前記金属基板の間に配置されている絶縁層を含む集積回路ラミネート。
  7. 請求項６に記載の集積回路ラミネートであって、
    前記絶縁層は、非酸化多孔性シリコンを含む集積回路ラミネート。
  8. 請求項６に記載の集積回路ラミネートであって、
    前記絶縁層は、約４μｍと約１００μｍの間の厚さを有する絶縁体を含む集積回路ラミネート。
  9. 請求項１に記載の集積回路ラミネートであって、
    前記複数の導電壁は、約２．５μｍ〜約４．５μｍの厚さ及び約１μｍ〜約１０００μｍの幅を有する金属壁を含む集積回路ラミネート。
  10. 請求項１に記載の集積回路ラミネートであって、
    前記ラミネートはさらに、絶縁体が充填された複数の空間を有する金属基板を含む集積回路ラミネート。
  11. 請求項１１に記載の集積回路ラミネートであって、
    前記複数の空間の中の絶縁体は、非酸化多孔性シリコンを含む集積回路ラミネート。
  12. 請求項１に記載の集積回路ラミネートであって、
    前記ラミネートはさらに、可撓性ベースを含み、
    前記金属基板は、前記可撓性ベースに取り付けられている集積回路ラミネート。
  13. 集積回路ラミネートであって、
    一様に平坦な金属基板と、
    前記金属基板と結合している複数の絶縁層と、
    前記絶縁層と結合している活性シリコン集積回路層と、
    前記絶縁層及び前記活性シリコン回路層を横断する前記金属基板と結合している複数の導電壁を有し、
    前記活性シリコン層の敏感な回路は、デジタル雑音から絶縁されている集積回路ラミネート。
  14. 請求項１３に記載の集積回路ラミネートであって、
    前記活性シリコン層は、約４．５μｍ以下の厚さを有する集積回路ラミネート。
  15. 請求項１３に記載の集積回路ラミネートであって、
    前記金属基板は、約４．５μｍ〜約５ｍｍの厚さを有する金属板を含む集積回路ラミネート。
  16. 請求項１に記載の集積回路ラミネートであって、
    前記ラミネートはさらに、絶縁体が充填された複数の空間を有する金属基板を含む集積回路ラミネート。
  17. 請求項１６に記載の集積回路ラミネートであって、
    前記複数の空間の中の絶縁体はさらに、非酸化多孔性シリコンを含む集積回路ラミネート。
  18. 請求項１３に記載の集積回路ラミネートであって、
    前記ラミネートはさらに、可撓性ベースを含み、
    前記金属基板は、前記可撓性ベースに取り付けられている集積回路ラミネート。
  19. 集積回路ラミネートであって、
    少なくとも一つの活性シリコン集積回路層と、
    金属基板及び前記活性シリコン層と結合している（ｊｏｉｎｅｄ ｃｏｕｐｌｅｄ ｔｏ）絶縁層と、
    前記絶縁層と結合している金属基板（複数の絶縁領域を有している）と、
    前記絶縁層及び前記活性シリコン回路層を横断する前記金属基板と結合している複数の導電壁を備えた集積回路ラミネート。
  20. 請求項１９に記載の集積回路ラミネートであって、
    前記ラミネートはさらに、可撓性ベースを含み、
    前記金属基板は、前記可撓性ベースに取り付けられている集積回路ラミネート。
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