CN1922734B - 用于混合信号集成电路的低串扰衬底 - Google Patents

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Abstract

一种集成电路叠层，具有用于高性能混合信号集成电路应用的金属衬底。该金属衬底提供充分改进的串扰隔离，增强的散热以及到可靠的低阻抗地的顺畅通路。在一个实施例中，金属层具有绝缘填充的沟槽或孔穴的区域以及设置在金属衬底和硅集成电路层之间的诸如未氧化多孔硅的绝缘体层。该叠层还具有安装到金属衬底上并且横切硅和绝缘层由此使噪声敏感元件与噪声产生元件在芯片上隔离开的多个金属壁或沟槽。在另一个实施例中，将该叠层安置到柔性基底以限制芯片的弯曲。

Description

用于混合信号集成电路的低串扰衬底
相关申请的交叉参考
本申请要求于2003年12月10日提交的序列号为60/528,955的美国临时申请的优先权，在这里并入其全部内容作为参考。
有关联邦赞助的研发的声明
本发明是由国家科学基金(National Science Foundation)授予的，授予号为SRC 2001-NJ-936的政府支持项目。政府享有本发明的某些权益。涉及版权保护的材料声明
本专利文献中的一部分材料受到美国和其他国家版权法的版权保护。当出现在美国专利和商标局公开地可利用的文献或档案中时，版权的所有者不能拒绝任何人对专利文献或所公开的专利进行复制，然而在别的方面却无论如何保留所有的版权。因此版权所有者不放弃使本专利文献保密的任何权利，包括并不限于根据37C.F.R.§1.14的权利。
技术领域
本发明总的涉及混合信号集成电路板的应用，尤其涉及具有金属衬底的集成电路板，该金属衬底具有极好的串扰隔离能力、增强的散热和可靠的接地。
背景技术
移动通讯和无线电网络市场的急速成长产生了对高性能的混合信号射频集成电路(MSIC)的需求。这种电路通常由金属氧化物半导体(MOS)数字电路与模拟电路元件的结合构成，所述模拟电路元件包括诸如片上电感器的无源元件。这些电路具有形状因数(form factor)较小、封装密度较高以及成本较低的优点。
然而，高性能模拟电路与在高频具有噪声的数字电路的集成常常由于被称为“串扰”的数字噪声的存在而受到限制和阻碍，所述数字噪声不可避免地干扰模拟电路的功能。例如，来自数字电路中开关瞬态的噪声可以通过硅衬底传播并且降低诸如低噪声放大器或锁相环的敏感电路元件的功能。集成电感器和其他电路元件可以用作接收杂散信号以及来自衬底其他部分的其他衬底噪声的天线。
衬底噪声的抑制对于片上系统(SOC)的可行性和设计是很关键的。已经尝试了许多方法来使敏感元件与串扰隔离开。高电阻率的硅，结隔离阱，绝缘体上硅(SOI)晶片，保护环，以及微电机结构已经用于抑制穿过衬底的串扰，但收效甚微。另外，晶圆体加工(bulk machining)、保护环和高电阻率的硅是昂贵的并且在暴露于高温期间会退化。在高频，需要避免由于热膨胀失配而引起的结构破坏的SOI衬底的有限氧化物厚度，不能提供充分的RF串扰隔离，这是由于电容性通路的阻抗与频率的倒数相关性，以及除了高阻之外还需要高阻抗来隔离射频串扰的事实。
因此，对于衬底结构来说需要将射频或微波无源元件、共面波导(CPW)线的衬底损失，以及数字、模拟、RF或微波电路块之间经由衬底的串扰减到最小。本申请满足这种需要以及其他需要，通常克服了现有技术的不足。
发明内容
本发明总的包括集成电路叠层(integrated circuit laminate)，其具有用于高性能混合信号集成电路应用的金属衬底。该金属衬底提供充分改进的串扰隔离、增强的热沉以及到可靠的低阻抗地的顺畅通路。生产单片射频集成电路的主要障碍之一就是来自数字电路中开关瞬态的噪声，该噪声可以通过硅衬底传播并且干扰同一芯片上的噪声敏感电路元件的性能。另外，电感器是射频电路中的基本元件，并且用于对AD/DC信号进行滤波和去耦并用于阻抗匹配。利用电感器下面的金属衬底中的绝缘体填充槽(insulatorfilled pocket)来避免电感器与金属衬底之间的电容性和电磁耦合。
根据本发明的一个方案，安装到金属衬底上的薄硅层叠层(laminate)具有使噪声敏感元件与芯片上的噪声产生元件隔离的多个金属壁或沟槽。在一个实施例中，衬底和硅有源层通过导电的环氧树脂结合。在另一个实施例中，硅层的厚度优选小于大约4.5μm。金属衬底层的厚度可以优选在从大约100μm到大约5mm的范围内。
根据本发明的另一个方案，提供切入硅中并且与金属衬底连接的金属绝缘壁或沟槽，所述金属绝缘壁或沟槽在宽度上可以变化并且通常具有与硅层相同的厚度。绝缘金属壁的宽度可以变化，但优选在从大约1μm到大约1000μm的厚度范围内，如隔离噪声或敏感元件所需要的那样。
本发明的另一个方案是使安装到金属衬底上的薄硅层叠层具有多个金属壁或沟槽，其使噪声敏感元件与噪声产生元件在进一步包括绝缘体层的芯片上隔离开。一种优选的绝缘体是未氧化的多孔硅。在一个实施例中，金属衬底具有在电感器和类似元件下的附加部分，该附加部分优选填充有诸如多孔硅的绝缘材料。金属衬底中的绝缘材料的厚度优选在从10μm到800μm的范围内。金属衬底中的绝缘部分的宽度根据电感器的尺寸是可变的。
在本发明的一个实施例中，一种集成电路叠层在多个有源硅集成电路层的顶部上设有至少一个电感器；连接到所述有源硅层的底部的绝缘层；具有多个绝缘填充的空隙的金属衬底连接到绝缘层。在另一个实施例中，利用诸如软胶的柔韧粘合剂将整个集成电路叠层安装到柔性基底上。这允许有源硅/金属叠层以不同于柔性基底的半径弯曲。
根据本发明的另一个方案，提供一种集成电路叠层，其具有设置在金属衬底上的第一氧化物层，第二氧化物层，多孔硅氧化物层。在该实施例中，多孔硅氧化物层的厚度优选在从4μm到100μm的范围内。
在本发明的另一个方案中，提供一种制造RF集成电路叠层的方法。
本发明的目的是提供一种具有金属衬底的RF集成电路芯片，该金属衬底与硅体衬底相比提供增强的热沉。
本发明的另一个目的是提供一种RF集成电路芯片设计，其即使在高频下通过接地屏蔽也能有效地消除元件之间的串扰。
本发明的另一个目的是提供一种集成电路叠层，其实际上消除了对于接地点电势波动的担心，并且使芯片表面上的每一个接地成为阻抗相当低的可靠接地。
本发明的另一个目的是提供一种RF集成电路芯片设计，其有效地消除在电感元件下的涡流效应。
将在本说明书的以下部分中阐明本发明的其他目的和方案，其中详细的说明是为了充分公开本发明的优选实施例，而非对其进行限制.
附图说明
通过参考以下仅用于示例目的的附图将更清楚地理解本发明：
图1是根据本发明的具有金属衬底和金属化柱(post)或沟槽的集成电路芯片的示意图；
图2A是测试本发明屏蔽方案的具有金属衬底和金属柱的芯片结构的顶视图；
图2B是沿着线2B-2B截取的图2A结构的横截面；
图3是对于所示不同沟槽的宽度HFSS串扰作为频率的函数的曲线图；
图4A是根据本发明的铜金属片的绝缘体填充区域上的片上螺旋电感器的顶视图；
图4B是沿着线4B-4B截取的图4A的片上螺旋电感器的横断面视图；
图5是对于所示各种绝缘槽的深度品质因数(Q)作为频率(f)的函数的HFSS模拟结果的曲线图；
图6A是示出(Q)和(f)与电感器下面的衬底的绝缘区域的直径或宽度的依存关系的曲线图；
图6B是示出(Q)和(f)与电感器下面的衬底的绝缘区域的深度的依存关系的曲线图；
图7A到图7E是一种制作根据本发明的合成晶片的方法的示意工艺图。
具体实施方式
更具体地参考附图，为了示例性目的，以概括地显示在图1到图7E中的装置和方法来实施本发明。应该理解的是，在不脱离本文中所公开的基本概念的情况下，装置可以按照部件的结构和细节来变化，并且方法可以按照具体的步骤和顺序来变化。
市场对小型化、更多的功能性、高性能以及低成本的要求产生了对将噪声数字元件和敏感模拟元件集成在同一芯片上的需求。然而，与对于增强的消热能力和更高的工作频率的需要结合的模拟和数字电路的集成产生了许多工程挑战。
本发明总的包括特殊设计的金属衬底，该金属衬底提供RF串扰隔离的接地屏蔽，有效的芯片散热以及在衬底表面几微米范围内的可靠接地触点。该金属衬底优选代替传统的CMOS或其他数字集成电路的体(bulk)Si衬底。噪声或敏感的电路或元件的串扰隔离进一步设有金属填充或金属衬垫的(lined)沟槽以及绝缘材料层。可以获得高端混合信号应用所需的减小到-120dB水平上的串扰。
现在回到图1所示的具有金属衬底的芯片10的一个实施例的图示，可以看到通过金属化柱或填充槽16使敏感模拟电路12和噪声数字电路14彼此分离和隔开。通常，将数字电路14和模拟电路12的薄硅层18设置在所示实施例中的接地金属衬底20上。有源硅层18优选具有大约4.5μm或更小的厚度。
优选的金属衬底20是由铜或铜合金构成，这是由于铜或铜合金的高的导热率和导电率.金属衬底层的厚度优选在从大约100μm到大约5mm的范围内.尽管铜是优选的，但是应该理解的是其他金属和合金也可以用作衬底.优选的是使用导电的环氧树脂结合Si薄膜和金属衬底层.不同类型的导电环氧树脂的固化温度在从室温到几百摄氏度的范围内.集成电路的最大可允许工作温度一般在从-30℃到180℃的范围内，具有大约130℃的差.
对于使用金属衬底的担心是硅和金属衬底之间的热膨胀系数的不匹配，这会导致硅中过度的应力并且造成器件失效。分层结构中热膨胀系数不匹配的直接后果是除了最厚的层以外所有层中的显著应变。在这种情况下，最终平面内的膨胀或收缩主要是由衬底决定。过度的应变会导致破裂或分层。在单晶膜中，应力可以通过位错导致塑性变形。对于给定的应变值，存在确立良好的临界层厚度，超过该厚度位错变得起积极促进作用。可以将由于铜和硅之间的热膨胀不匹配而引起的最大应变计算为大约0.2％。
已经显示出当在550℃下对金属和硅层进行退火时，在双轴应力下的厚度达到4.5μm的硅膜中位错在运动上受到抑制。在200℃下克服位错成核的运动阻碍的可能性比在500℃下的可能性减小了大约1.7倍。实验上，在工作温度的一般范围内位错实际上是不存在的。因此，该结构没有由于热膨胀而引起的位错。
此外，从电子迁移的角度来看，0.2％应变的效果是有利的。预期具有不同对称的能谷的相对偏移在0.2％的应变下大约为0.03eV。结果，在电子和空穴如何处在能谷中上存在显著的偏移。对于T＞T0，使金属衬底和薄的包括Si层的电路在结构上结合在一起的温度，Si基于应变Si的相同原理而处在拉伸应变之下，导致平面内较低的平均电子有效质量。对于小于T0的温度，Si处在压立之下。优先占据4重简并能谷(fold degenerative valley)，使平均电子有效质量变得更重。然而，由于沿着四重较重的能谷分布两重能谷中的电子，所以该效果被削弱了4/6倍。因此，可以看到低温下的迁移率下降小于高工作温度下的增加。因而，如果将硅薄膜设置成厚度小于大约4μm，则不存在来自热膨胀系数不匹配的任何负面影响。显示出叠层中的残余应力是有益的而不是破坏性的。
使用金属衬底的两个显著优点是体Si衬底上的系统的改善导热性和阻抗。通过基本消除接地点的电势“反跳”，金属衬底使芯片表面上的每一个接地点成为“可靠的接地”。此外，与常规衬底相比，衬底作为“热沉”的改进使得芯片功耗对于给定的最大工作温度能够增加大约2.5倍。
从芯片表面上任意一点到系统接地的串联阻抗主要是由连接导线的自感和电阻组成。在高频，Si表面上的点到芯片背部(假定是地的基准点)的阻抗由连接导线的自感支配。对于大小为1cm×1cm的常规Si芯片，电路内的一般接地点与封装上的接地触点的距离大约为1cm。相比较，使用本发明的金属衬底，从Si表面任何位置到背面的连接长度是Si衬底的厚度，在优选实施例中大约为4μm并且可以作为与芯片背面相同的电势来进行处理。
另外，可以将1cm导线在频率(f)下的阻抗表达为Z＝2πfL，其中L大约为1nH。例如对于频率(f)＝10GHz，值Z大约为60Ohm。对于10mA电流的电压差是0.6V。因此，在芯片两端的不同接地点上的实际电势可能相差0.6V，占VDD的很大一部分。电压差对于低压电路来说变得更加重要。相反，利用金属衬底，在本例中(Z)比常规的电路小2500倍，使得Si芯片表面中的所有接地触点成为“更可靠”得多的接地。可以看出将电势变化从600mV减少到小于1mV。结果，本发明的金属衬底实际上消除了在常规芯片中接地点电势起伏的顾虑，因为芯片表面上的每一个接地点都是可靠的接地。
与常规衬底相比，与高密度数字电路表面极接近的金属衬底还提供改进很多的热沉，允许芯片功耗增加的电路设计。目前的工业标准预期最大环境温度为180℃，最大可允许的结温是195℃。标准进一步要求芯片的热阻抗应该在芯片表面和附近的环境温度之间的温差小于25℃的情况下，为每平方厘米大约290瓦特(ITRS)的功耗留有余地。
芯片的热阻抗由金属叠片来确定，在本例中，所述金属叠片由与250μm的Cu衬底相连的大约4μm厚的Si膜组成。在稳定状态中，工作电路在Si表面的发热率必须等于通过4μm的Si层的热流，即等于通过铜衬底的热流。假设1平方厘米芯片的最大功耗是290瓦特，则计算穿过芯片的热流在0.08℃和1.8℃之间，使得整体温差小于2℃。换句话说，对于给定的最大工作温度，使用金属衬底允许芯片功耗比目前的体硅衬底增加2.5倍。
在另一个实施例中(未示出)，将金属衬底配置成允许用于来自衬底的热传递的液体冷却剂的流动。可以看出为了有助于液体冷却剂的流动，将导管或通路形成到金属衬底中要比将通路形成到常规Si衬底中容易得多沟。当用于芯片的液体冷却变成工业标准时，这是本发明的另一个优点。
再参考图1，可以通过使用非常绝缘的衬底或非常导电的衬底来实现模拟电路12和数字电路14的有效串扰隔离，所述非常绝缘的衬底使用诸如多孔硅的高阻抗材料来阻挡噪声。导体为噪声在到达噪声敏感的电路之前返回到地提供了有效的路径，并且通常被称为电磁波屏蔽。这种隔离方法能够将串扰减小到与穿过气隙的串扰类似的水平。然而，为了进一步将串扰减小到适当的水平，必须使用有效得多的用于减小串扰的方案。
在图1所示的实施例中，将导电的金属壁16电连接到金属衬底20，利用金属衬底或金属壁有效地封闭和隔离从噪声敏感电路产生的噪声。绝缘金属壁的宽度优选在从大约1μm到大约1000μm的宽度范围内，如隔离噪声或敏感元件所需要的那样。壁的厚度优选为硅层的厚度。
可以使用在市场上可以买到的软件工具例如HFSS来非常精确地模拟芯片上两点之间的RF串扰，所述软件工具定量地显示出不同频率下的预期串扰。通常散射参数(S21)用于表示耦合到端口2的噪声功率与端口1上的入射噪声功率的比。隔离串扰的目的是减小S21。
除了减小串扰之外，Si混合信号集成电路技术中的另一个严峻挑战是制造高性能的片上电感器。硅衬底上的高性能螺旋电感器在诸如低噪声放大器、压控振荡器和无源滤波器的单片射频电路中是重要的元件。电感器也是低损耗阻抗匹配网络、平衡-不平衡转换器、变压器和调谐放大器等中的基本元件。例如，可以利用当前集成电路的制造技术很容易地在高阻硅衬底上构造平面螺旋电感器。这种类型的一般螺旋电感器包括至少一个用于主线圈的金属层以及到电感器内部端子的下穿通路(underpass)连接。然而，单片或片上电感器所遇到的一个主要困难是缺少限制磁通量的磁芯。因此，磁漏经常干扰附近的元件。
可以主要通过分析以下三个参数来估计片上电感器的性能：电感(L)、品质因数(Q)、以及自谐振频率(fr)。在等式(fr)＝1/2π(LC)-2和(Q)＝2πfL/R中显示出这三个参数之间的关系.其中(C)包括除了同一电感器的两端之间的电容(即绕组间(inter-winning)电容)之外的电感器和地之间的电容.此外，(f)项表示工作频率，并且(R)项包括金属线的电阻加上由在衬底中感应的涡流产生的表观电阻.当导体处在随时间变化的磁场下时，出现受法拉第定律支配的涡流.涡流根据楞次定律产生与原始磁场相反的自身磁场.
通常，Q因数表示相对于损耗浪费的能量可以如何有效地将能量存储在电感器中。因此，希望使Q因数最大化。
由于电感器要的目的是存储磁能，所以认为电感器的电阻或电容是寄生的。因此，任何存储在电感器的电场中的能量都是起相反作用的，并且电阻通过欧姆损耗消耗能量。Q因数与存储的磁能成比例，其通常等于峰值磁能减去电能得到的差。当峰值磁能和电能相等时，电感器处于自谐振并且Q因数为零。因此将谐振频率定义为在Q因数为零时的频率。当频率超过自谐振频率(fr)时，不存在电感器的外部电路可利用的净磁能。
涡流产生趋肤和邻近效应。趋肤效应是导体自身中的涡流，其由导体中的电流产生。邻近效应是由靠得很近的第二导体产生，该第二导体传输随时间变化的电流。不管第一导体是否传输电流并且是否是变压器的类似情况，都会产生涡流。因此，涡流的分布将取决于导体的几何结构和间距。对于片上电感器，电感器线圈和半导体衬底之间的邻近效应是主要问题。线圈中的AC电流引起衬底中的涡流，其反过来引起电感器线圈中的电动势，其自身表现为电阻的显著增加。从能量的观点来看，衬底中的涡流消耗存储在电感器中的一部分能量，这导致更低的Q值。
可以看出涡流减小导体中的净电流，因此导体中的电阻显著增加，而与感应的机理无关。在螺旋电感器的情况下，由于与转角部分靠得很近，而使流经线圈中一段的电流可以在电感器的邻近段中引起涡流。电感器还可以在其他元件中引起涡流。
总之，实际的片上电感器或类似元件需要由电感(L)和电容(C)确定的相对较高的品质因数(Q)和自谐振频率(fr)，对于大部分应用还必须足够地高。已经显示出在具有根据本发明的薄金属衬底的芯片中可以获得(L)大约为4nH、(Q)＞15并且(fr)＞15GHz的片上电感器。
在下面的例子中可以对本发明进行更加具体的说明，下述例子仅旨在用于示例性的目的，因为对本领域技术人员来说对设备和方法的各种修改、调整和变化是显而易见的。
例1
利用图2A和图2B的顶视图和横截面图所示的测试芯片结构来进行串扰隔离概念的初步试验。该芯片配置有由金属沟槽26分隔的两个金属焊盘22和24。焊盘22和24以及接地面28是大约5000埃厚的铝，并且焊盘是边长为100μm×100μm的正方形。焊盘22和24相隔大约800μm的距离。将金属沟槽26物理和电连接到接地面28。
如图2B的横截面图所示，将焊盘22和24以及接地面28设置在优选由PECVD SiO2构成的电介质层30上。在本例中，电介质层的厚度大约为5000埃。
将具有大约10Ω-cm电阻率的大约2μm厚的(p-)硅衬底层32在底部一侧附着到金属板34，并且将其在顶部一侧附着到电介质层30以实现该结构。金属板为1mm厚并且由铜制成。可以看出除了叠层顶部上的接地板28以外，在底部还存在第二接地面34，并且金属填充沟槽26使这些接地面相互连接。在图2B所示的测试芯片中，金属填充沟槽26的尺寸具有大约2.5μm的厚度或高度、以及大约2μm的宽度。
利用高频结构模拟器(HFSS)模拟预期的S21来分析测试结构。如图3中的串扰作为频率的函数的曲线图所示，测试结构在沟槽26的不同宽度下明显地抑制了串扰。图3的曲线36对于直到40GHz的频率以分贝表示串扰S21的大小.曲线38是对于宽度为1μm的沟槽的预期串扰.曲线40是针对于宽度为10μm的沟槽，而曲线42是针对于宽度为100μm的沟槽.对于宽度为10μm或更大的沟槽，在整个频谱上可以获得大约低至-120dB的串扰值.S21与沟槽宽度的依存关系主要归因于趋肤效应。对于相同的测试结构，该屏蔽方案在40GHz优于绝缘体中硅(SOI)的对应屏蔽方案至少60dB。
图3所示的结果表明即使窄的金属沟槽线也可以相当有效地隔离电路。可以看出在40GHz上的-120dB的绝对隔离值允许产生许多不能利用包括绝缘体上硅技术的当前技术制造的高性能电路设计。
例2
电感器和金属衬底之间的电容性和电磁耦合会限制电感器的性能并且约束设计的自由度。然而可以利用电感器下的金属衬底中的绝缘体填充槽来克服这种耦合。现在转到图4A和图4B，示出4nH电感器的片上电感器结构。电感器44具有5.5匝、宽度为12μm的段46，段46之间的间隔48为4μm。电感器44的内部尺寸是60μm，并且电感器的外部尺寸是232μm。螺旋电感器44的段46的高度是40,000埃。
如图4B所示，将电感器44的金属螺旋线设置在10,000埃的PECVD氧化物层50上。大约5000埃厚的金属下穿通路60将电感器的中心连接到焊盘62。将厚度为大约20,000埃的第二PECVD氧化物层52设置在第一氧化物层50和4μm厚的(p-)Si层54之间。在一个实施例中，通过电化学蚀刻将电感器下面的4μm厚的(p-)Si硅层54转换成多孔硅，该电化学蚀刻将半导电的Si转换成半绝缘的材料，其具有在体Si和空气的介电常数之间的有效介电常数、以及高于MΩ厘米的电阻率。利用附加的绝缘区58将多孔Si层54连接到1mm厚的金属层56。绝缘区58可以是空气或优选为绝缘材料或诸如陶瓷的半绝缘材料。这些绝缘层有效地消除了涡流损耗导致较高的品质因数(Q)，并且减少了螺旋电感器44和衬底之间的电容耦合，由此增大了(fr)。
针对绝缘体58腔深度的变化范围，将品质因数(Q)作为频率(fr)的函数进行模拟，并且显示在图5中。对于给定的电感器轨迹，确定空气绝缘层58的必要尺寸以确保令人满意的品质因数(Q)和有用的频率(fr)范围。如果所需的绝缘区太大，则其可能影响结构的机械完整性。图6A示出品质因数(Q)和频率(f)与绝缘区58直径的依存关系。图6B示出品质因数(Q)和频率(f)与绝缘区58深度的依存关系。在图5以及图6A和图6B的HFSS模拟结果中可以看出，当绝缘区58的横向尺寸增加到150％，而深度增加到电感线圈44轨迹的10％时，性能增强饱和。
例3
目前，柔性电子装置局限于基于诸如导电聚合物的软质材料的低性能系统。已经表明，如果材料足够薄，则硬质材料可以具有柔性的变化范围。例如，市场上可以买到的50μm厚的直径为几英寸的硅片具有类似于信用卡的有限的柔性。
本发明的薄硅和铜双膜还可以用于提供高性能的柔性集成电路.在一个实施例中，利用应力减轻软质材料将硅和铜膜附着到柔性塑料卡，所述软质材料允许双膜相对于塑料卡稍微移动.卡的作用在于支撑薄膜，限制最大弯曲半径并且提供所需的机械完整性.柔韧的应力减轻层必须允许Si-Cu双膜相对于其中心弯曲，该中心相对于塑料卡的中心，由此在弯曲时显著减小应力水平.然而，由于塑料的导热性，而使一些具有大功耗和大的热负载的硅集成电路不适合于这种应用，所述大的热负载完全超过金属衬底的散热能力.即使具有热量限制，该设计也应该允许制造当前难以获得的高性能柔性集成电路.
例4
最近二十年已经研制出并且广泛使用了用于制造外延硅片的制造技术。可以调整这种技术以允许制造根据本发明的具有金属衬底的集成电路。现在参考图7A到图7E，总的示出一种可行的制造方案。在图7A中，在4μm厚的(p-)硅层66之前生长含有大约10％Ge的几百埃厚的薄层64。在该实施例中SiGe层在晶片减薄期间起蚀刻停止的作用。
在图7B中，芯片通过标准CMOS制造生产，例如，在后端处理开始时在晶体管68之后形成多孔硅70，并且在金属化期间制造片上螺旋电感器72。
有助于芯片释放的具有孔76的处理模具(handling jig)74和高温蜡可以用于处理如图7C所示的芯片。
在图7D中，进行化学机械抛光，在所示例子中优选通过湿法蚀刻除去工作衬底78。
图7E示出了最终的芯片。使用诸如溅射的适当方法优选将Ti/PiN层淀积在硅层的背面，以增强附着力并且用作来自铜衬底80的铜扩散的阻挡层。优选地，电感器下面的铜衬底80的区域82不具有任何焊料或Ti/TinN膜。这可以利用提高的传统光刻来实现。设计的铜衬底80优选涂敷有导电的环氧树脂或类似物，然后将其结合到芯片上。另外，形成金属沟槽或柱84以如前所述地隔离电路。然后发送合成晶片通过芯片切割和封装。在柔性电子装置的情况下，于是可以利用软胶或其他适当的粘合剂将制备的合成晶片附着到塑料晶片上。
尽管上面的说明包含了许多细节，但不应该将这些细节认为是限制本发明的范围，而仅仅是提供对本发明的一些优选实施例的举例说明。因此，应当理解的是本发明的范围完全包括对于本领域技术人员来说是显而易见的其他实施例，并且本发明的范围相应地仅由所附的权利要求书限定，其中涉及单数形式的元件不旨在意味着“一个且只有一个”，除非有这样明确的规定，而是意味着“一个或更多”。在这里明确并入本领域技术人员所知的上述优选实施例的元件的结构、化学、和功能等效物作为参考，并且其旨在被本权利要求书所包括。而且，器件或方法不必涉及每一个旨在由本发明所解决的问题，因为它已经被本权利要求书所包括。此外，本公开内容中元件、部件、或方法步骤不旨在专用于公众，而不管是否在权利要求中明确陈述了这些元件、部件、或方法步骤。不认为这里所要求的元件处于35U.S.C.112、第六段的规定之下，除非使用短语“用于……的装置”来对该元件进行明确的陈述。

Claims (20)

1.一种集成电路叠层，包括：
大体上为平面的金属衬底，所述金属衬底具有多个填充有绝缘体的空隙；
连接到所述金属衬底的有源硅集成电路层；以及
在所述有源硅集成电路层内的多个导电壁，其电耦合到所述金属衬底；
其中通过所述导电壁将所述有源硅集成电路层的敏感电路与数字噪声隔离开。
2.如权利要求1所述的集成电路叠层，其中利用导电粘合剂将所述有源硅集成电路层连接到所述金属衬底。
3.如权利要求1所述的集成电路叠层，其中所述有源硅集成电路层具有4.5μm或更小的厚度。
4.如权利要求1所述的集成电路叠层，其中所述金属衬底包括厚度在从100μm到5mm的范围内的金属片。
5.如权利要求4所述的集成电路叠层，其中所述金属衬底包括铜片。
6.如权利要求1所述的集成电路叠层，还包括设置在所述有源硅集成电路层和所述金属衬底之间的绝缘层。
7.如权利要求6所述的集成电路叠层，其中所述绝缘层包括未氧化的多孔硅。
8.如权利要求6所述的集成电路叠层，其中所述绝缘层包括厚度在4μm和100μm之间的绝缘体。
9.如权利要求1所述的集成电路叠层，其中所述多个导电壁包括厚度在从2.5μm到4.5μm的范围内、宽度为1μm到1000μm的金属壁。
10.如权利要求1所述的集成电路叠层，其中在所述多个空隙中的所述绝缘体包括未氧化的多孔硅。
11.如权利要求1所述的集成电路叠层，其中所述叠层还包括柔性基底，将所述金属衬底安装到所述柔性基底上。
12.一种集成电路叠层，包括：
大体上为平面的金属衬底，所述金属衬底具有多个填充有绝缘体的空隙；
连接到所述金属衬底的多个绝缘层；
连接到所述绝缘层的有源硅集成电路层；以及
连接到所述金属衬底的多个导电壁，其横切所述绝缘层和所述有源硅集成电路层并电耦合到所述金属衬底，
其中通过所述导电壁将所述有源硅集成电路层的敏感电路与数字噪声隔离开。
13.如权利要求12所述的集成电路叠层，其中所述有源硅集成电路层具有4.5μm或更小的厚度。
14.如权利要求12所述的集成电路叠层，其中所述金属衬底包括厚度在从100μm到5mm的范围内的金属片。
15.如权利要求12所述的集成电路叠层，其中在所述多个空隙中的所述绝缘体包括未氧化的多孔硅。
16.如权利要求12所述的集成电路叠层，其中所述叠层还包括柔性基底，将所述金属衬底安装到所述柔性基底上。
17.一种集成电路叠层，包括：
具有多个绝缘体填充的空隙的金属衬底；
设置在所述金属衬底和绝缘体填充的空隙上的绝缘层；
设置在所述绝缘层上的多个有源硅集成电路层；
至少一个通过所述绝缘层耦合到所述金属衬底的电感器；以及
连接到所述电感器的金属下穿通路。
18.如权利要求17所述的集成电路叠层，其中所述叠层还包括柔性基底，将所述金属衬底安装到所述柔性基底上。
19.如权利要求17所述的集成电路叠层，其中所述绝缘体填充的空隙的所述绝缘体包括陶瓷。
20.如权利要求17所述的集成电路叠层，其中所述绝缘层包括未氧化的多孔硅绝缘体。
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