CN105185554B - 磁芯三维(3d)电感器及封装集成 - Google Patents

磁芯三维(3d)电感器及封装集成 Download PDF

Info

Publication number
CN105185554B
CN105185554B CN201510181884.XA CN201510181884A CN105185554B CN 105185554 B CN105185554 B CN 105185554B CN 201510181884 A CN201510181884 A CN 201510181884A CN 105185554 B CN105185554 B CN 105185554B
Authority
CN
China
Prior art keywords
group
conductive trace
magnetic
coreplane
magnetic shell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510181884.XA
Other languages
English (en)
Other versions
CN105185554A (zh
Inventor
雷佐尔·拉赫曼·卡恩
彼得·沃伦坎普
桑帕施·克马拉帕拉亚姆·韦拉于德哈姆·卡里卡兰
赵子群
爱德华·劳
尼尔·安德鲁·基斯特勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Avago Technologies International Sales Pte Ltd
Original Assignee
Avago Technologies Fiber IP Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Avago Technologies Fiber IP Singapore Pte Ltd filed Critical Avago Technologies Fiber IP Singapore Pte Ltd
Publication of CN105185554A publication Critical patent/CN105185554A/zh
Application granted granted Critical
Publication of CN105185554B publication Critical patent/CN105185554B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041—Printed circuit coils
    • H01F41/046—Printed circuit coils structurally combined with ferromagnetic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/04—Fixed inductances of the signal type  with magnetic core
    • H01F17/045—Fixed inductances of the signal type  with magnetic core with core of cylindric geometry and coil wound along its longitudinal axis, i.e. rod or drum core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/0053—Printed inductances with means to reduce eddy currents
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/0066—Printed inductances with a magnetic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/2804—Printed windings
    • H01F2027/2809—Printed windings on stacked layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F38/00—Adaptations of transformers or inductances for specific applications or functions
    • H01F38/14—Inductive couplings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

本发明涉及一种磁芯三维(3D)电感器及其封装集成，所述磁芯三维(3D)电感器包括基板、形成在基板上的第一磁壳、以及被埋置在形成在第一磁壳上的第一绝缘体层中的第一组导电迹线。磁芯板形成在第一绝缘体层上，并且第二组导电迹线被埋置在形成在磁芯板上的第二绝缘体层中。第二磁壳形成在第二绝缘体层上，并且第一组导电迹线与第二组导电迹线通过使用导电过孔导电地耦合。

Description

磁芯三维(3D)电感器及封装集成
相关申请的交叉引用
本申请要求根据美国法典第35章第119节于2014年4月16日提交的美国临时专利申请61/980,565、于2014年10月10日提交的美国临时专利申请62/062,716、以及于2015年2月10日提交的美国临时专利申请62/114,489的优先权的权益，通过引用将其全部内容结合在此。
技术领域
本主题技术整体涉及集成电路，具体地，涉及磁芯三维(3D)电感器和封装集成。
背景技术
电感器被放置在具有一个或者多个半导体设备的电路中，用于执行诸如滤波和RF匹配等动作。电感器通常包含围绕空心或者磁芯的一匝或者多匝导体，并且由于流经导体的交流电流，感应系数值与耦合至该多匝导体的磁场量成正比例。可以在硅芯片的裸片上实现并不占较大面积的小值电感器，以减少BOM并且节省印刷电路板(PCB)上的实际空间。电感器还可被图案化在IC封装基板的金属层上并且连接至具有低电寄生效应的路径的裸片上线路。然而，当所需的感应系数值较大时(例如，位于电压调节器的输出处的大体积电感器中)，在裸片结构中的具有环绕的非磁性介质的裸片上或者基板上金属图案的成本较昂贵或者实际上是不可能的。
在缠绕电线的表面贴装离散电感器中使用磁芯材料，以用于实现诸如电源滤波等应用的高值电感器。由于其较大的覆盖面积和厚度，通常将磁芯电感器与半导体设备并排放置在PCB上。低剖面磁芯电感器逐渐变得可与硅裸片并排的用于IC封装基板的顶层的表面贴装。然而，其覆盖面积仍致使IC封装基板尺寸增长。
包括RF收发器的射频(RF)电路可使用诸如电感器等高质量无源设备。例如，集成无线设备(IPD)可被用作表面贴装集成电路。然而，将电感器用作表面贴装设备必须使用附加表面贴装技术(SMT)过程步骤并且可导致更大尺寸的中介层，从而使成本增加。例如，用于表面贴装无源部件的触摸感测接口(TSI)表面上的附加表面面积和/或用于贴装小型(例如，<0.4mm x 0.4mm x 0.4mm)无源部件的特殊焊接过程的使用是不可避免的。
由于深过孔蚀刻和硅晶片上的填充，TSI重新分布层(RDL)金属上的空心电感器可具有低的Q值(例如，对于2GHz的感应系数范围～1nH-10nH，为～10-25)和高成本，并且由于RDL金属层的高成本，所以平面螺旋电感器的成本较昂贵。通常，高电流电感器可以是大体积离散部件的形式并且位于PCB或者封装基板上。然而，需要馈送至PCB或者连接至芯片供电器管脚的基板迹线的大电流可产生功率损失和电源集成等问题。
发明内容
根据本发明的一个方面，提供一种三维(3D)磁芯设备，所述设备包括：基板；第一磁壳，所述第一磁壳形成在所述基板上；第一组导电迹线，所述第一组导电迹线被埋置在形成在所述第一磁壳上的第一绝缘体层中；磁芯板，所述磁芯板形成在所述第一绝缘体层上；第二组导电迹线，所述第二组导电迹线被埋置在形成在所述磁芯板上的第二绝缘体层中；以 及第二磁壳，所述第二磁壳形成在所述第二绝缘体层上；其中，所述第一组导电迹线与所述第二组导电迹线通过使用导电过孔而导电地耦合。
优选地，所述第一组导电迹线和所述第二组导电迹线包括水平平行的导电迹线，其中，所述水平平行的导电迹线包括铜迹线。
优选地，所述导电过孔被配置为围绕所述磁芯板形成第一螺旋线圈，并且其中，所述第一磁壳和所述第二磁壳与所述磁芯板通过使用磁性过孔而磁性地耦合。
优选地，所述磁芯板包括层压磁芯，并且其中，所述磁芯板被切割成多个板条，以减少涡电流。
优选地，所述第一组导电迹线和所述第二组导电迹线与所述导电过孔形成变压器的初级线圈，并且其中，所述变压器的次级线圈与所述初级线圈在结构上相似。
优选地，所述初级线圈与所述次级线圈的匝数不同，并且其中，所述初级线圈与所述次级线圈并排形成。
优选地，所述次级线圈的第一组导电迹线和第二组导电迹线形成在同一平面内，以使得由第一线圈和第二线圈产生的磁场大致垂直于彼此。
优选地，在所述设备的多于一个的表面上设置输入/输出(IO)接触垫，其中，所述IO接触垫位于所述设备的相对的表面上，其中，所述IO接触垫位于所述设备的多个表面的任一个上。
优选地，所述设备被集成在具有输入/输出(IO)连接的二维(2D)阵列的中介层中，其中，所述中介层包括用于耦合至多个芯片的高密度的裸片至裸片的互连总线，并且其中，所述设备进一步包括耦合至所述3D磁芯设备的一个或者多个3D电容器。
优选地，所述设备被集成在无源设备封装(PDP)中；所述设备与所述PDP中的一个或者多个电容器集成；所述PDP包括表面贴装(SMT)PDP；所述PDP包括球栅格阵列(BGA)或者触点栅格阵列(LGA)PDP；所述PDP包括位于所述PDP的顶表面或者侧壁中的至少一个上的电互连接触；并且通过在彼此的顶部上的表面贴装或者并排互连中的至少一个耦合两个或者多个PDP。
优选地，所述设备被集成在下列配置的一个中：所述设备被集成在集成电路(IC)封装基板的芯中并且通过所述IC封装的所述芯的顶部上的金属层耦合至有源芯片；所述设备安装在IC封装基板上并且耦合至安装在所述IC封装基板上的有源芯片；所述设备被集成在安装于IC封装基板上的有源芯片的顶部上并且通过过孔耦合至所述有源芯片的有源部分；或者所述设备被集成在耦接至IC封装基板的中介层中，并且有源芯片被安装在所述中介层上方并且使用穿过所述中介层的过孔耦合至所述IC封装基板。
根据本发明的另一个方面，提供一种用于提供三维(3D)磁芯设备的方法，所述方法包括：提供基板；在所述基板上形成第一磁壳；在所述第一磁壳上形成被埋置在第一绝缘体层中的第一组导电迹线；在所述第一绝缘体层上形成磁芯板；在所述磁芯板上形成被埋置在第二绝缘体层中的第二组导电迹线；并且在所述第二绝缘体层上形成第二磁壳。
优选地，进一步包括通过使用导电过孔而导电地耦合所述第一组导电迹线与所述第二组导电迹线，其中，形成所述第一组导电迹线和所述第二组导电迹线包括形成水平平行的导电迹线，并且其中，形成所述水平平行的导电迹线包括形成铜迹线。
优选地，进一步包括：配置所述导电过孔从而形成围绕所述磁芯板的第一螺旋线圈；并且使用磁性过孔将所述第一磁壳和所述第二磁壳与所述磁芯板磁性地耦合。
优选地，所述磁芯板包括层压磁芯，并且其中，所述方法进一步包括将所述磁芯板切割成多个板条，以减少涡电流。
优选地，进一步包括：使用所述第一组导电迹线和所述第二组导电迹线以及所述导电过孔形成变压器的初级线圈；并且形成所述变压器的次级线圈，所述次级线圈在结构上与所述初级线圈相似的。
优选地，所述初级线圈与所述次级线圈的匝数不同，并且所述方法进一步包括并排形成所述初级线圈与所述次级线圈。
优选地，进一步包括在同一平面内形成所述次级线圈的所述第一组导电迹线和所述第二组导电迹线，以使得由所述第一线圈和所述第二线圈产生的磁场大致垂直于彼此。
优选地，进一步包括：将输入/输出(IO)接触垫定位在所述设备的多于一个的表面上；将所述IO接触垫定位在所述设备的相对的表面上；并且将所述IO接触垫定位在所述设备的多个表面的任一个上。
优选地，进一步包括将所述3D磁芯设备集成在具有输入/输出(IO)连接的二维(2D)阵列的中介层中，并且将一个或者多个3D电容器耦合至所述3D磁芯设备，其中，所述中介层包括用于耦合至多个芯片的高密度的裸片到裸片的互连总线。
优选地，进一步包括将所述3D磁芯设备集成在无源设备封装(PDP)中，其中：所述3D磁芯设备与所述PDP中的一个或者多个电容器集成；所述PDP包括表面贴装(SMT)PDP；所述PDP包括球栅格阵列(BGA)或者触点栅格阵列(LGA)PDP；所述PDP包括位于所述PDP的顶表面或者侧壁中的至少一个上的电互连接触；并且所述方法进一步包括通过表面贴装在彼此的顶部上或者通过并排互连中的至少一个将两个或者多个PDP耦接。
优选地，进一步包括下列中的一项：将所述3D磁芯设备集成在集成电路(IC)封装基板的芯中并且通过位于所述IC封装的所述芯的顶部上的金属层将所述3D磁芯设备耦合至有源芯片；将所述3D磁芯设备安装在IC封装基板上并且将所述3D磁芯设备耦合至安装在所述IC封装基板上的有源芯片；将所述3D磁芯设备集成在安装在IC封装基板上的有源芯片的顶部上并且通过过孔将所述3D磁芯设备耦合至所述有源芯片的有源部分；或者将所述3D磁芯设备集成在耦合至IC封装基板的中介层中并且将有源芯片安装在所述中介层上方，并且使用穿过所述中介层的过孔将所述有源芯片耦合至所述IC封装基板。
根据本发明的另一个方面，提供一种通信设备，包括：射频(RF)线路，所述射频线路被配置为通信射频信号；和一个或多个无线充电器，或者一个或多个射频滤波器。其中，所述一个或多个无线充电器或者所述一个或多个射频滤波器中的至少一些包括三维(3D)磁芯设备，所述设备包括：基板；第一磁壳，所述第一磁壳形成在所述基板上；第一组导电迹线，所述第一组导电迹线被埋置在形成在所述第一磁壳上的第一绝缘体层中；磁芯板，所述磁芯板形成在所述第一绝缘体层上；第二组导电迹线，所述第二组导电迹线被埋置在形成在所述磁芯板上的第二绝缘体层中；以及第二磁壳，所述第二磁壳形成在所述第二绝缘体层上；其中，所述第一组导电迹线与所述第二组导电迹线通过使用导电过孔而导电地耦合。
优选地，所述第一组导电迹线和所述第二组导电迹线包括水平平行的导电迹线；所述水平平行的导电迹线包括铜迹线；所述导电过孔被配置以形成围绕所述磁芯板的第一螺旋线圈；使用磁性过孔将所述第一磁壳和所述第二磁壳与所述磁芯板磁性地耦合；所述磁芯板包括层压磁芯；并且所述磁芯板被切割成多个板条，以减少涡电流。
附图说明
附图中设定了主题技术的特定特征。然而，出于说明之目的，在附图中设定了主题技术的若干种实施方式。
图1A和图1B示出了根据一种或者多种实现方式的具有三维(3D)螺旋线圈和3D磁通量闭合电路的解耦合的磁芯设备的示例性结构的截面图。
图1C和图1D示出了根据一种或者多种实现方式的图1A中的解耦合的磁芯设备的示例性结构的附加截面图。
图2A、图2B和图2C示出了根据一种或者多种实现方式的包括耦合的电感器的磁芯设备的示例性结构的截面图。
图3示出了根据一种或者多种实现方式的具有3D螺旋线圈和2D螺旋线圈的混合耦合磁芯设备的示例性结构的截面图。
图4A和图4B示出了根据一种或者多种实现方式的电感器输入/输出(I/O)架构的实施例。
图5A、图5B和图5C示出了根据一种或者多种实现方式的集成的电感器和电容器滤波器的实施例。
图6A、图6B、图6C和图6D示出了根据一种或者多种实现方式的3D磁芯设备的应用的实施例。
图7A、图7B、图7C、图7D和图7E示出了根据一种或者多种实现方式的被集成到无源设备封装(PDP)中的电感器和电容器的实施例。
图8A、图8B、图8C、图8D和图8E示出了根据一种或者多种实现方式的使用磁芯电感器的封装集成的装置的实施例。
图9示出了用于提供根据一种或者多种实现方式的3D磁芯设备的方法的实施例。
图10示出了采用根据一种或者多种实现方式的本主题技术的特征的无线通信设备的实施例。
具体实施方式
下面设定的细节描述旨在作为对本主题技术的各种配置的描述并且并不旨在表示其中可以实施本主题技术的唯一配置。附图被整合在此处并且构成细节描述的一部分。细节描述包括用于提供对本主题技术的彻底理解的具体细节。然而，对本领域技术人员清晰且显而易见的是，本主题技术并不局限于此处所设定的具体细节并且可以使用一种或者多种实现方式而实施。在一种或者多种实例中，以框图形式示出了熟知的结构和部件，以避免混淆本主题技术的概念。
在本主题技术的一个或者多个方面中，描述了用于提供具有集成3D电感器电路的磁芯3D电感器和中介层的方法及实现方式。诸如电压调节器电路、RF电路、功率输送网络电压降抑制电路、无线充电设备、能量采收、以及其他应用等各种应用中可以采用本主题技术。可以在中介层的顶表面上实现Si中介层上的现有的耦合磁芯电感器，以允许使高电流电感器定位于倒装芯片功率输送管脚下方。然而，由于铜导体和电感器磁轭所需的表面面积，现有解决方案可在给定中介层上提供有限的电感器密度。由于其二维(2D)结构，现有解决方案还使用大体积的线圈。公开技术允许使用以高Q值(例如，>100)使表面面积最小化并且能够支持高能密度电感器的3D电感器线圈的实现方式。
图1A和图1B示出了根据本主题技术的一种或者多种实现方式的具有三维(3D)螺旋线圈和3D磁通量闭合电路的解耦合的磁芯设备100A和100B的示例性结构的截面图。解耦合的磁芯设备(以下称为“设备”) 100A包括基板110、形成在基板110上的第一磁壳120、以及被埋置在形成于第一磁壳120上的第一绝缘体142中的第一组导电(例如，铜的)迹线140。设备100A进一步包括形成在第一绝缘体层142上的磁芯板130、被埋置在形成于磁芯板130上的第二绝缘体层146中的第二组导电(例如，铜的)迹线144、以及形成在第二绝缘体层146上的第二磁壳122。在一些实现方式中，基板由氧化铝陶瓷(Al2O3)、硅、玻璃、或者类似材料形成，并且例如，绝缘层142和146可由硬性抗蚀剂或者其他绝缘材料制成。
第一组导电迹线140和第二组导电迹线144是水平平行导电迹线，水平平行导电迹线通过使用导电过孔而彼此导电地耦合，以形成围绕磁芯板130缠绕的3D螺旋线圈。在一种或者多种实现方式中，第一组导电迹线140与第二组导电迹线144的截面面积可在(用于低电流应用的)1x1μm2与(用于高电流应用的)10x10μm2之间变化。在一些方面中，本主题技术允许电感器的构成可以是大约3μm x 3μm x 5μm(高x宽x长)那么小(例如，由作为单轮线圈的1x1μm2的导体形成)并且可以是65μm x 65μmx 500μm那么大(例如，由作为5轮线圈的10x10μm2的导体形成)。
3D磁通量闭合电路由例如铁质材料(诸如Fe-Ni或者Ni-Fe和Co-Fe等)或其他磁性材料形成的第一磁壳120和第二磁壳122、磁芯板130、以及垂直磁性过孔150形成。第一磁壳120和第二磁壳122夹持导体线圈，以使磁通量泄露最小化并且提高设备100A的电感器的Q值。磁性过孔完成磁芯板130与第一磁壳120和第二磁壳122之间的闭环磁通量互连。
如图1B所示，在一种或者多种实现方式中，设备100B的磁芯板132是层压的，例如，由通过绝缘体层(例如，硬性抗蚀剂或者其他绝缘材料)而彼此分隔的多层磁性材料形成磁芯板132。在一些方面，磁芯板132包括具有厚度级别为0.1μm-0.2μm的多个(例如，>10)层压磁性层。磁芯板132的层压结构通过减少通过磁芯板132的涡电流而改善设备性能，从而实现更低的能量损失。在一些实现方式中，与磁芯板132相似，第一磁 壳120和第二磁壳122也可具有层压结构，以进一步改善设备100B的性能。
图1C和图1D示出了根据本主题技术的一种或者多种实现方式的图1A中的解耦合的磁芯设备100A的示例性结构的附加截面图100C和100D。图1C中所示的截面图100C描述了将第一组导电迹线140(以斜线示出)耦合至第二组导电迹线144(在截面图100C中不可见)的导体(例如，铜)过孔160。在截面图100C中还可以看出磁性过孔150和绝缘层170。在一些实现方式中，图1A中的磁芯板130可被进一步切割成板条，以减少板内涡电流的形成，从而减少能量损失。绝缘体层170用于填充磁芯板的板条之间的缝隙。截面图100D示出了各自被封闭在由磁性过孔150形成的分开的闭合磁通量电路中的两个相似3D磁芯设备。
图2A至图2C示出了根据本主题技术的一种或者多种实现方式的包括耦合的电感器的磁芯设备的示例性结构的截面图。截面图200A示出了具有耦合的电感器(例如，3D螺旋线圈)210和220的磁芯设备。3D螺旋线圈210是导电迹线212与214通过图2C中示出的导电过孔216的相互耦合而形成的。3D螺旋线圈220是导电迹线242与244通过图2C中示出的导电过孔246的相互耦合而形成。3D螺旋线圈210和220经由3D磁通量闭合电路而磁性地耦合并且分别形成变压器的初级线圈和次级线圈。初级线圈210与次级线圈220的匝数可以相同或者不同。磁性地耦合初级线圈210与次级线圈220的3D磁通量闭合电路包括磁壳220和222、磁芯板230、以及磁性过孔250。
在一些实现方式中，如图1B和图1C中所描述的，可将磁芯板230层压或者切割。例如，磁芯板230可包括厚度级为0.1μm-0.2μm的多个(例如，>10)层压的磁性层。磁芯板230的层压结构可通过减少流经磁芯板230的涡电流而改善设备性能，从而可实现更低的能量损失。在一些实现方式中，与磁芯板130相似，磁壳220和222还可具有层压结构，以进一步改善图2A中的磁芯设备的性能。
在一种或者多种实现方式中，如图2B中的截面图200B所示，初级线圈210与次级线圈220可被磁性过孔252隔离，磁性过孔252将3D磁通量闭合电路分割成两个不同的闭合电路。如上所述，与图1C中的截面图100C相似，截面图200C中更为清晰地示出了磁性过孔252的实现方式。
图3示出了根据本主题技术的一种或者多种实现方式的具有3D螺旋线圈和2D螺旋线圈的混合耦合磁芯设备的示例性结构的截面图300。截面图300中所示的具有耦合的电感器的磁芯设备与图2B中所示的磁芯设备相似，区别在于次级线圈320的第一组导电迹线322和第二组导电迹线324形成在同一平面内，以使得由初级线圈310和次级线圈320产生的磁场并不象附图2B中所示的那样平行，而是大致垂直于彼此。将3D螺旋线圈310与2D螺旋线圈320组合的配置提供了耦合特征的差异性，这在特定应用中比较有用，可以期望最小化的耦合。例如，通过改变第一组导电迹线322与第二组导电迹线324之间的磁块330的厚度可以调整初级线圈310与次级线圈320之间的耦合。换言之，3D螺旋线圈310与2D螺旋线圈320的组合提供了使初级线圈310与次级线圈320之间具有可调节的磁性耦合的机会。
图4A和图4B示出了根据本主题技术的一种或者多种实现方式的电感器输入/输出(I/O)架构400A和400B的实施例。现有2D电感器设备的实现方式将输入/输出(I/O)接触垫与管脚限制在电感器设备的同一表面上。有利地，本主题技术允许将设备的I/O接触垫和/或管脚定位在设备的一个以上的表面上。例如，如I/O架构400A中所示，IO接触垫410和412被定位在电感器设备的相对的表面上。根据本主题技术，I/O接触垫和/或管脚可被放置在设备的任一或全部多个(例如，6个)表面上。例如，如I/O架构400B所示，IO接触垫420、430、以及440被定位在电感器设备的顶表面、侧表面、以及底表面上。在一些方面，电感器设备可被集成 在具有输入/输出(IO)连接的二维(2D)阵列的中介层中，并且中介层可包括用于耦合至多个芯片的高密度裸片到裸片的互连总线。
图5A至图5C示出了根据本主题技术的一种或者多种实现方式的集成电感器和电容器滤波器的实施例。在一些实现方式中，一个或者多个3D电容器可以与一个或者多个3D磁芯设备集成。例如，如图5A中的截面图500A所示，将电容器520与3D电感器510集成。如上所述，由电感器514与磁芯512形成3D电感器510。在一些实现方式中，将陶瓷材料530(例如，氧化铝)用作绝缘材料。电容器520由通过导电过孔526彼此连接的导电电极524与由氧化钽层522和陶瓷材料530形成的绝缘体层形成。在一种或者多种实现方式中，可以使用诸如聚四氟乙烯等其他绝缘体材料以代替陶瓷材料或者与陶瓷材料结合。在一些方面，如图5B中的截面图500B所示，电容器550可通过仅使用一种类型的绝缘体形成，例如，陶瓷材料530。在一些实现方式中，如图5C中的截面图500C所示，电容器560包括由位于磁性材料层512相同的平面内的导电层形成的附加电极580。
图6A至图6D示出了根据本主题技术的一种或者多种实现方式的3D磁芯设备的应用的实施例。如上所述，图6A至图6C中所示的电路600A至600C描述了可以由电容器C与本主题技术的集成3D电感器L的各种互连而形成的各种滤波器。可以并联方式(例如，如图6A所示)或者串联方式(例如，如图6B所示)或者其他配置(例如，如图6C所示)耦合集成电容器和3D电感器，以实现不同的已知滤波器功能。在一些实现方式中，集成3D电感器和电容器可以互连而形成开关调节器(例如，图6D中所示的电路600D)。例如，如上所述，开关调节器电路600D的输入端的电容器C1或者连接至开关调节器电路600D的输出端的电容器C2和C3可与电感器集成。
图7A至图7E示出了根据本主题技术的一种或者多种实现方式的被集成到无源设备封装(PDP)中的电感器和电容器的实施例。图7A中所 示的PDP 710包括与一个或者多个电容器集成的本主题技术的多个磁芯电感器。PDP 710可以是在底表面上具有导电球712的阵列的球栅格阵列(BGA)或者触点栅格阵列(LGA)表面贴装PDP，用于与另一PDP、中介层、或者集成电路(IC)封装基板互连。如图7B所示，PDP 720在PDP顶部上具有电互连接触端子722，形成具有与球712的阵列匹配的图案的接触端子722的阵列。在一种或者多种实现方式中，接触端子722可由导电材料制成并且可以是任何形状，例如，圆形、矩形、正方形、六边形等。如图7C所示，多个PDP 720可通过安装在彼此的顶部上并且通过球712的阵列和接触端子722的阵列互连而耦合至彼此。如图7D所示，在一种或者多种实现方式中，PDP 730具有位于一个或者多个侧壁上的多个导电互连垫732。如图7E所示，互连垫732用于将两个或者多个PDP 730耦合在一起。
图8A至图8D示出了使用根据本主题技术的一种或者多种实现方式的磁芯电感器的封装集成的装置800A至800D的实施例。图8A中的装置800A包括IC封装基板820和有源芯片840，有源芯片840经由由电连接至接触端子848的球846形成的BGA或者LGA的阵列耦合至IC封装基板820。有源芯片840包括有源部分842，有源部分842包括诸如模拟和/或数字线路等有源和无源电路。IC封装基板820包括芯822和多个顶部重布层(RDL)(例如，金属层)824以及多个底部RDL 826。在本主题技术的一种或者多种实现方式中，离散磁芯830被埋置在IC封装基板820的芯822中。例如，离散磁芯830可以是传统使用的表面贴装磁芯电感器。集成技术可采用与将表面贴装离散电容器集成在IC封装基板的芯中所使用的相同的制造流程。例如，离散磁芯830可通过RDL 824中的过孔832和接触端子848耦合至有源芯片840。
图8B中所示的装置800B与图8A中的装置800A相似，但离散磁芯830由高密度磁芯电感器850替代，高密度磁芯电感器850在硅基板上实现并且被埋置在IC封装基板820的芯822中。磁芯电感器850的实施例 包括上述所述磁芯设备，诸如，图1A、图1B、图2A、图2B、以及图3中的相应磁芯设备100A、100B、200A、200B、以及300。将离散磁芯830与有源芯片840的耦合与图8A中离散磁芯850与有源芯片840的耦合相似。在一种或者多种实现方式中，使用硅基板或者硅基板顶部上的RDL中的腔可以完成将磁芯材料埋置在硅基板上。由于硅基板上的镀金属的高密度性质，可以在电感器上实现给定面积和剖面的较大值电感器
图8C中所示的装置800C与图8B中的装置800B相似，但是，磁芯电感器850并未被埋置在IC封装基板820的芯822中，相反磁芯电感器850转而被安装在IC封装基板820上。磁芯电感器850与有源芯片840并排安装在IC封装基板820的顶表面上并且通过互连815耦合至有源芯片840。由于硅基磁芯电感器850的低剖面，这样的集成不会引起诸如影响散热器或者吸热部件的安装的高度失配等其他问题。
在图8D中所示的装置800D中，有源芯片840和IC封装基板820与图8C中的装置800C的相似，但是，有源芯片840包括过孔874和接触端子876，接触端子876允许将安装在有源芯片840的顶部上的磁芯电感器850耦合至有源芯片840的有源部分842。磁芯电感器850通过微凸块852耦合至接触端子876。图8D中所示的3D堆叠提供了从磁芯电感器850至有源芯片840的有源线路的最小寄生效应量的路径。
在图8E中所示的装置800中，有源芯片840-1和IC封装基板820与图8C中的相似。在装置800E中，高值电感器在硅或者玻璃中介层880上实现，所述中介层880被插入在有源芯片840-1与IC封装基板820之间。通过在中介层880或者在中介层880的顶部或底部RDL中创建腔将磁芯电感器850插入在中介层880中。有源芯片840-1可以是安装在中介层880上的若干个有源芯片中的一个。有源芯片840-1通过穿过中介层880的过孔882耦合至IC封装基板820。磁芯电感器850被插入在中介层880的腔中，围绕磁芯电感器850转动的导体包括顶部和底部RDL弯折部以及位于磁芯电感器850的侧部上的过孔(例如，882)。
如上所述，有利地，本主题技术通过实现围绕磁芯材料的电感器提供增加用于IC封装基板上的给定表面面积的感应密度的方式。所公开的技术利用具有集成的片上电压调节器的设备，提供针对诸如电压调节器输出滤波等的多种优点。该集成允许在IC封装基板上节省另行用于使电感器图案化的多个路由层。
图9示出了根据本主题技术的一种或者多种实现方式的用于提供3D磁芯设备的方法900的实施例。出于示例性之目的，此处描述了以串行方式或者线性方式发生的示例性方法900的各个框。然而，示例性方法900中的多个框可以并行方式发生。此外，不需要安装所示顺序执行示例性方法900中的各个框和/或不需要执行示例性方法900中的一个或者多个框。
根据方法900，提供基板(例如，图1A中的110)(910)。在基板上形成第一磁壳(例如，图1A中的120)(920)。在第一磁壳上形成被埋置在第一绝缘体层(例如，图1A中的142)中的第一组导电迹线(例如，图1A中的140)(930)。在第一绝缘体层上形成磁芯板(例如，图1A中的130)(940)。在磁芯板上形成被埋置在第二绝缘体层(例如，图1A中的146)中的第二组导电迹线(例如，图1A中的144)(950)。在第二绝缘体层上形成第二磁壳(例如，图1A中的122)(960)。
图10示出了采用根据本主题技术的一种或者多种实现方式的本主题技术的特征的无线通信设备的实施例。无线通信设备1000包括射频(RF)天线1010、接收器1020、发送器1030、基带处理模块1040、存储器1050、处理器1060、本地振荡器生成器(LOGEN)1070、电源1080、以及传感器模块1090。在本主题技术的各种实施方式中，图10中表示的一个或者多个块可以被集成在一个或者多个半导体基板上。例如，可以在单独的芯片、或者单独的芯上系统中、或者可以在多芯片芯片集中实现模块1020至1070。
RF天线1010可适用于在宽频率范围内发送和/或接收RF信号(例如，无线信号)。尽管示出了单个RF天线1010，然而，本主题技术并不受此限制。
接收器1020包括可操作地接收和处理来自RF天线1010的信号的合适逻辑线路和/或代码。例如，接收器1020可操作地放大和/或下转换接收的无线信号。在本主题技术的各种实施方式中，接收器1020可操作地消除接收信号中的噪音并且在宽频率范围内可以是线性的。同样，接收器1020适用于根据各种无线标准、Wi-Fi、WiMAX、蓝牙、以及各种蜂窝标准接收信号。
发送器1030包括可操作地处理来自RF天线1010的信号并且从RF天线1010发送信号的合适逻辑线路和/或代码。例如，发送器1030可操作地将基带信号上转换成RF信号并且放大RF信号。在本主题技术的各种实施方式中，发送器1030根据各种无线标准可操作地上转换并且放大基带信号。该等标准的实施例包括Wi-Fi、WiMAX、蓝牙、以及各种蜂窝标准。在本主题技术的各种实施方式中，发送器1030可操作地提供用于由一个或者多个功率放大器进行放大的信号。
双工机1012提供传输频带中的隔离，以避免接收器1020或者接收器1020的损坏部分的饱和，并且放宽接收器1020的一种或者多种设计需求。而且，双工机1012可削弱接收频带中的噪音。双工机可在各个无线标准的多个频带中操作。
基带处理模块1040包括可操作为执行基带信号的处理的合适逻辑、线路、接口、和/或代码。例如，基带处理模块1040可对接收信号进行分析并且产生用于配置无线通信设备1000的各个部件(诸如接收器1020等)的控制和/或反馈信号。基带处理模块1040可根据一种或者多种无线标准操作为对数据进行编码、解码、转码、调制、解调、加密、解密、加扰、解扰、和/或其他处理。
处理器1060包括能够处理无线通信设备1000的数据和/或控制无线通信设备1000的操作的合适逻辑、线路、和/或代码。因此，处理器1060能够将控制信号提供给无线通信设备1000的各个其他部分。处理器1060还可控制无线通信设备1000的各个部分之间的数据传输。此外，处理器1060能够实现操作系统或者以其他方式执行代码，以管理无线通信设备1000的操作。
存储器1050包括使能存储各种类型的信息(诸如接收数据、生成数据、代码、和/或配置信息等)的合适逻辑、线路、和/或代码。例如，存储器1050包括RAM、ROM、闪存、和/或磁存储器。在本主题技术的各种实施方式中，存储器1050包括RAM、DRAM、SRAM、T-RAM、Z-RAM、TTRAM、或者任何其他存储介质。
本地振荡器生成器(LOGEN)1070包括能够操作为生成一个或者多个频率的一个或者多个振荡信号的合适逻辑、线路、接口、和/或代码。LOGEN 1070可操作为生成数字和/或模拟信号。同样，LOGEN 1070可操作为生成一个或者多个时钟信号和/或正弦信号。例如，基于来自处理器1060和/或基带处理模块1040的一个或者多个控制信号可确定诸如振荡信号的频率和占空比等特征。
处理器1060在操作中可根据其希望接收信号的无线标准配置无线通信设备1000的各个部件。经由RF天线1010可接收无线信号并且通过接收器1020将其放大和下转换。基带处理模块1040可对基带信号执行噪音评估和/或噪音消除、解码、和/或解调。以这种方式，可以适当地恢复并且使用接收信号中的信息。例如，信息可以是提供给无线通信设备的用户的音频和/或视频、存储到存储器1050中的数据、和/或影响和/或使能无线通信设备1000的操作的信息。基带处理模块1040可根据各种无线标准对将要通过发送器1030发送的音频、视频、和/或控制信号进行调制、编码、并且执行其他处理。
在本主题技术的一些实现方式中，使用本主题技术的解耦合的(例如，图1A和图1B的磁芯设备)3D电感器或者耦合的3D电感器(例如，图2A和图2B的磁芯设备)可以实现无线通信设备1000的至少一些电路(例如接收器1020和发送器1030的一些模块和/或部件)，以形成各种滤波器(例如，图6A至图6C的滤波器)。如上所述，例如，电源1080可以使用通过集成电容器与本主题技术的3D电感器的互连而形成的开关调节器(例如，图6D中的开关调节器)。
本领域技术人员应当认识到，此处所描述的各种示出性的块、模块、元件、部件、以及方法可被实现为电子硬件、计算机软件、或者电子硬化与计算机软件的组合。为了示出硬件与软件的可交互性，上面已经就其功能方面整体描述了各种示出性的块、模块、元件、部件、以及方法。是否将该功能实现为硬件或者软件取决于对整个系统所施加的具体应用和设计约束。技术人员可以各种方式实现每项具体应用的描述功能。在不背离本主题技术的范围情况下，可以不同方式布置各个部件和框(例如，以不同顺序布置，或者以不同防止分割)。
如此处使用的，一系列项之前的短语“至少一个”以及将各个项中的任一个分离的术语“和”或者“或”作为整体修饰列出项，而非修饰列出项中的每个成员(即，每个项)。短语“至少一个”并不要求选择每个列出项中的至少一个；更确切地，该短语允许包括各项中的任一项中的至少一个、和/或各项任一组合中的至少一个、和/或各项中的至少一个的含义。例如，短语“A、B、以及C中的至少一个”或者“A、B、或者C中的至少一个”均指仅A、仅B、或者仅C，A、B、以及C的任一组合，和/或A、B、以及C中的至少一个。
诸如“一方面”等短语并不默示为该方面对本主题技术必不可少或者该方面适用于本主题技术的所有组合。涉及一方面的公开可适用于所有配置或者一种或多种配置。一方面可提供本公开的一种或者多种实施例。诸如“方面”等短语指一个或者多个方面，反之亦然。诸如“实施方式”等 短语并不默示为该实施方式对本主题技术必不可少或者该实施方式适用于本主题技术的所有配置。涉及实施方式的公开可适用于所有实施方式或者一种或多种实施方式。实施方式可提供本公开的一种或者多种实施例。诸如“实施方式”等短语可指一种或者多种实施方式，反之亦然。诸如“配置”等短语并不默示为该配置对本主题技术必不可少或者该配置适用于本主题技术的所有配置。涉及配置的公开可适用于所有组合或者一种或多种配置。配置可提供本公开的一种或者多种实施例。诸如“配置”等短语可指一种或者多种配置，反之亦然。
此处所使用的措辞“示例性的”指“用作实施例、实例、或者例证”。此处被描述为“示例性的”或者“实施例”的任一种实施方式并不一定必须被解释为优选或者优于其他实施方式。而且，在本说明书或者权利要求中使用的术语“包括”、“具有”等的范围内，如同与权利要求中采用过渡词解释的术语“包括”，旨在以与术语“包括”相似的方式包含该术语。
在本公开中描述的本领域普通技术人员已知或者后期获知的各个方面的元件的所有结构和功能等同物皆通过引用被明确结合在此并且旨在包括在权利要求中。而且，此处所公开的任何事宜均旨在专用于本公开，无论权利要求中是否明确引用该公开。除非使用短语“…的含义”或者在方法权利要求中明确引用该元件，使用短语“…的步骤”引用该元件，否则，不得根据美国法典第35章第112节的条款对任何要求保护的元件进行解释。
提供之前的描述能够使本领域技术人员实施此处所描述的各个方面。这些方面的各种变形对本领域技术人员显而易见，并且此处所限定的通用原理可适用于其他方面。因此，权利要求并不旨在局限于此处所示的方面，而是根据与语言权利要求一致的全部范围进行解释，其中，除非明确如此规定，否则，所引用的单数形式的元件并不旨在指“一个并且仅一个”，而是“一个或者多个”。除非另有明确规定，否则，术语“一些”指一个 或者多个。男性代名词(例如，他)包括女性和中性(例如，她和它)，反之亦然。仅出于方便使用标头和子标头(如有)并且并不限制本公开。

Claims (13)

1.一种三维(3D)磁芯设备，所述三维(3D)磁芯设备包括：
基板；
第一磁壳，所述第一磁壳形成在所述基板上；
第一组导电迹线，所述第一组导电迹线被埋置在形成在所述第一磁壳上的第一绝缘体层中；
磁芯板，所述磁芯板形成在所述第一绝缘体层上；
第二组导电迹线，所述第二组导电迹线被埋置在形成在所述磁芯板上的第二绝缘体层中；
多个垂直磁性过孔，所述多个垂直磁性过孔中的第一组垂直磁性过孔邻近所述第一绝缘体层形成，且所述多个垂直磁性过孔中的第二组垂直磁性过孔邻近所述第二绝缘体层形成；以及
第二磁壳，所述第二磁壳形成在所述第二绝缘体层上；
其中，所述第一组导电迹线与所述第二组导电迹线通过使用导电过孔而导电地耦合，且其中所述第一组垂直磁性过孔完成所述磁芯板与所述第一磁壳之间的闭环磁通量互连，所述第二组垂直磁性过孔完成所述磁芯板与所述第二磁壳之间的闭环磁通量互连，且其中所述第二磁壳一侧延伸超过所述多个垂直磁性过孔的侧壁。
2.根据权利要求1所述的三维(3D)磁芯设备，其中所述第一磁壳、所述第二磁壳、所述磁芯板以及所述多个垂直磁性过孔经布置以形成3D磁通量闭合电路。
3.根据权利要求1所述的三维(3D)磁芯设备，其中所述第一组导电迹线和第二组导电迹线由所述第一磁壳、所述第二磁壳以及所述多个垂直磁性过孔组合起来包围，以使磁通量泄露最小化。
4.根据权利要求1所述的三维(3D)磁芯设备，其中所述磁芯板一侧延伸超过所述多个垂直磁性过孔的侧壁。
5.根据权利要求1所述的三维(3D)磁芯设备，其中，所述第一组导电迹线和所述第二组导电迹线包括水平平行的导电迹线，其中，所述水平平行的导电迹线包括铜迹线。
6.根据权利要求5所述的三维(3D)磁芯设备，其中，所述导电过孔被配置以围绕所述磁芯板形成第一螺旋线圈，并且其中，所述第一磁壳和所述第二磁壳与所述磁芯板通过使用磁性过孔而磁性地耦合。
7.根据权利要求1所述的三维(3D)磁芯设备，其中，所述磁芯板包括层压磁芯，并且其中，所述磁芯板被切割成多个板条，以减少涡电流。
8.根据权利要求1所述的三维(3D)磁芯设备，其中，所述第一组导电迹线和所述第二组导电迹线与所述导电过孔形成变压器的初级线圈，并且其中，所述变压器的次级线圈与所述初级线圈在结构上相似。
9.根据权利要求8所述的三维(3D)磁芯设备，其中，所述初级线圈与所述次级线圈的匝数不同，并且其中，所述初级线圈与所述次级线圈并排形成。
10.根据权利要求9所述的三维(3D)磁芯设备，其中，所述次级线圈的第一组导电迹线和第二组导电迹线形成在同一平面内，以使得由第一线圈和第二线圈产生的磁场彼此大致垂直。
11.根据权利要求1所述的三维(3D)磁芯设备，其中，在所述三维(3D)磁芯设备的多于一个的表面上设置有输入/输出(IO)接触垫，其中，所述输入/输出接触垫位于所述三维(3D)磁芯设备的相对的表面上，其中，所述IO接触垫位于所述三维(3D)磁芯设备的多个表面的任意表面上。
12.一种用于提供三维(3D)磁芯设备的方法，所述方法包括：
提供基板；
在所述基板上形成第一磁壳；
在所述第一磁壳上形成被埋置在第一绝缘体层中的第一组导电迹线；
在所述第一绝缘体层上形成磁芯板；
在所述磁芯板上形成被埋置在第二绝缘体层中的第二组导电迹线；
在所述第二绝缘体层上形成第二磁壳；并且
邻近所述第一绝缘体层形成多个垂直磁性过孔中的第一组垂直磁性过孔，且邻近所述第二绝缘体层形成所述多个垂直磁性过孔中的第二组垂直磁性过孔，其中所述第一组垂直磁性过孔完成所述磁芯板与所述第一磁壳之间的闭环磁通量互连，所述第二组垂直磁性过孔完成所述磁芯板与所述第二磁壳之间的闭环磁通量互连，且其中所述第二磁壳一侧延伸超过所述多个垂直磁性过孔的侧壁。
13.一种通信设备，包括：
射频(RF)线路，所述射频线路被配置为通信射频信号；和
一个或多个无线充电器，或者一个或多个射频滤波器；
其中，所述一个或多个无线充电器或者所述一个或多个射频滤波器中的至少一些包括三维(3D)磁芯设备，所述三维(3D)磁芯设备包括：
基板；
第一磁壳，所述第一磁壳形成在所述基板上；
第一组导电迹线，所述第一组导电迹线被埋置在形成在所述第一磁壳上的第一绝缘体层中；
磁芯板，所述磁芯板形成在所述第一绝缘体层上；
第二组导电迹线，所述第二组导电迹线被埋置在形成在所述磁芯板上的第二绝缘体层中；
多个垂直磁性过孔，所述多个垂直磁性过孔中的第一组垂直磁性过孔邻近所述第一绝缘体层形成，且所述多个垂直磁性过孔中的第二组垂直磁性过孔邻近所述第二绝缘体层形成；以及
第二磁壳，所述第二磁壳形成在所述第二绝缘体层上；
其中，所述第一组导电迹线与所述第二组导电迹线通过使用导电过孔而导电地耦合，且其中所述第一组垂直磁性过孔完成所述磁芯板与所述第一磁壳之间的闭环磁通量互连，所述第二组垂直磁性过孔完成所述磁芯板与所述第二磁壳之间的闭环磁通量互连，且其中所述第二磁壳一侧延伸超过所述多个垂直磁性过孔的侧壁。
CN201510181884.XA 2014-04-16 2015-04-16 磁芯三维(3d)电感器及封装集成 Active CN105185554B (zh)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US201461980565P 2014-04-16 2014-04-16
US61/980,565 2014-04-16
US201462062716P 2014-10-10 2014-10-10
US62/062,716 2014-10-10
US201562114489P 2015-02-10 2015-02-10
US62/114,489 2015-02-10
US14/684,256 US9693461B2 (en) 2014-04-16 2015-04-10 Magnetic-core three-dimensional (3D) inductors and packaging integration
US14/684,256 2015-04-10

Publications (2)

Publication Number Publication Date
CN105185554A CN105185554A (zh) 2015-12-23
CN105185554B true CN105185554B (zh) 2018-01-19

Family

ID=52829030

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201510181884.XA Active CN105185554B (zh) 2014-04-16 2015-04-16 磁芯三维(3d)电感器及封装集成
CN201520231363.6U Expired - Fee Related CN204927008U (zh) 2014-04-16 2015-04-16 三维磁芯设备及通信设备

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201520231363.6U Expired - Fee Related CN204927008U (zh) 2014-04-16 2015-04-16 三维磁芯设备及通信设备

Country Status (4)

Country Link
US (1) US9693461B2 (zh)
EP (1) EP2940700B1 (zh)
CN (2) CN105185554B (zh)
HK (1) HK1215616A1 (zh)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11058001B2 (en) * 2012-09-11 2021-07-06 Ferric Inc. Integrated circuit with laminated magnetic core inductor and magnetic flux closure layer
US11116081B2 (en) 2012-09-11 2021-09-07 Ferric Inc. Laminated magnetic core inductor with magnetic flux closure path parallel to easy axes of magnetization of magnetic layers
US11064610B2 (en) 2012-09-11 2021-07-13 Ferric Inc. Laminated magnetic core inductor with insulating and interface layers
US11197374B2 (en) 2012-09-11 2021-12-07 Ferric Inc. Integrated switched inductor power converter having first and second powertrain phases
US11302469B2 (en) 2014-06-23 2022-04-12 Ferric Inc. Method for fabricating inductors with deposition-induced magnetically-anisotropic cores
US10103627B2 (en) * 2015-02-26 2018-10-16 Altera Corporation Packaged integrated circuit including a switch-mode regulator and method of forming the same
US10470309B2 (en) * 2015-09-20 2019-11-05 Qualcomm Incorporated Inductor and capacitor integrated on a substrate
US9865387B2 (en) * 2015-12-02 2018-01-09 Intel IP Corporation Electronic package with coil formed on core
US20200260586A1 (en) * 2016-03-03 2020-08-13 Delta Electronics (Shanghai) Co., Ltd. Power module and manufacturing method thereof
US11277067B2 (en) 2016-03-03 2022-03-15 Delta Electronics, Inc. Power module and manufacturing method thereof
CN107154301B (zh) * 2016-03-03 2018-12-25 台达电子企业管理（上海）有限公司 磁性组件
CN111952293B (zh) * 2019-05-15 2022-07-01 台达电子企业管理（上海）有限公司 功率模块及其制造方法
JP6693228B2 (ja) * 2016-03-30 2020-05-13 Tdk株式会社 電子部品搭載基板
CN106876379B (zh) * 2016-07-07 2019-10-08 威盛电子股份有限公司 半导体装置
JP6593274B2 (ja) * 2016-08-03 2019-10-23 株式会社豊田自動織機 多層基板
US10083922B2 (en) * 2016-11-23 2018-09-25 Intel Corporation Inductor interconnect
US10403707B2 (en) * 2017-03-31 2019-09-03 Qualcomm Incorporated Array type inductor
JP6766740B2 (ja) 2017-04-20 2020-10-14 株式会社村田製作所 プリント配線基板およびスイッチングレギュレータ
CN107564884B (zh) * 2017-08-30 2019-08-30 华进半导体封装先导技术研发中心有限公司 集成磁芯电感的转接板及其制造方法
US10910321B2 (en) 2017-11-29 2021-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of making the same
US10867740B2 (en) * 2017-11-30 2020-12-15 Qualcomm Incorporated Inductor apparatus and method of fabricating
WO2019160880A1 (en) * 2018-02-13 2019-08-22 Cirrus Logic International Semiconductor Ltd. Fabrication of integrated circuit including passive electrical component
US11527483B2 (en) * 2018-06-29 2022-12-13 Intel Corporation Package including fully integrated voltage regulator circuitry within a substrate
US11348718B2 (en) 2018-06-29 2022-05-31 Intel Corporation Substrate embedded magnetic core inductors and method of making
US11357096B2 (en) 2018-07-05 2022-06-07 Intel Corporation Package substrate inductor having thermal interconnect structures
US20200066830A1 (en) * 2018-08-21 2020-02-27 Intel Corporation Magnetic core inductors on package substrates
TWI698008B (zh) * 2018-08-31 2020-07-01 英屬開曼群島商鳳凰先驅股份有限公司 具能量轉換功能之集積化驅動模組及其製造方法
US11908605B2 (en) * 2018-11-13 2024-02-20 Sg Micro (Suzhou) Limited Integrated magnetics with closed-loop flux path
WO2020123694A1 (en) * 2018-12-14 2020-06-18 Zglue Inc. Method for creation of different designs by combining a set of pre-defined disjoint masks
CN111786541B (zh) 2019-03-18 2021-10-29 台达电子工业股份有限公司 电压调节模块
US11723222B2 (en) * 2019-05-09 2023-08-08 Microchip Technology Incorporated Integrated circuit (IC) package with integrated inductor having core magnetic field (B field) extending parallel to substrate
US11837575B2 (en) * 2019-08-26 2023-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding passive devices on active device dies to form 3D packages
CN112731996B (zh) * 2019-10-28 2022-07-15 台达电子工业股份有限公司 电压调节模块
US11101228B1 (en) * 2020-02-13 2021-08-24 Qualcomm Incorporated Integrated circuit package with a magnetic core
US11557421B2 (en) 2020-03-05 2023-01-17 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Integrated circuit structure with dielectric material to cover horizontally separated metal layers, and related method
US11270986B2 (en) 2020-05-18 2022-03-08 Analog Devices, Inc. Package with overhang inductor
KR20210157595A (ko) 2020-06-22 2021-12-29 삼성전자주식회사 반도체 패키지
CN115803832A (zh) * 2020-07-27 2023-03-14 华为技术有限公司 电感器件及电子设备
CN114188311A (zh) * 2020-09-15 2022-03-15 联华电子股份有限公司 半导体结构
CN114334382A (zh) * 2020-09-25 2022-04-12 台达电子工业股份有限公司 功率转换模块及其磁性组件
CN112992476B (zh) * 2021-02-05 2022-08-12 合肥矽力杰半导体技术有限公司 变压器，以及封装模块
CN113053849B (zh) * 2021-03-04 2022-02-15 珠海越亚半导体股份有限公司 集成电感的嵌埋支撑框架、基板及其制作方法
US20220295635A1 (en) * 2021-03-10 2022-09-15 Monolithic Power Systems, Inc. Sandwich structure power supply module
US11764171B2 (en) * 2021-04-27 2023-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method
US20230197644A1 (en) * 2021-12-17 2023-06-22 Intel Corporation Semiconductor Package, Semiconductor Die and Method for Forming a Semiconductor Package or a Semiconductor Die

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5070317A (en) * 1989-01-17 1991-12-03 Bhagat Jayant K Miniature inductor for integrated circuits and devices
US5576680A (en) * 1994-03-01 1996-11-19 Amer-Soi Structure and fabrication process of inductors on semiconductor chip
US7140092B2 (en) 2003-01-16 2006-11-28 Georgia Tech Research Corporation Methods for manufacturing inductor cores
JP2004296816A (ja) 2003-03-27 2004-10-21 Fuji Electric Device Technology Co Ltd 磁気誘導素子およびそれを用いた超小型電力変換装置
US20060267718A1 (en) * 2005-05-25 2006-11-30 Intel Corporation Microelectronic inductor with high inductance magnetic core
US7791837B2 (en) 2006-03-31 2010-09-07 Tdk Corporation Thin film device having thin film coil wound on magnetic film
JP2007273802A (ja) 2006-03-31 2007-10-18 Tdk Corp 薄膜デバイス
JP4867698B2 (ja) 2007-02-20 2012-02-01 Ｔｄｋ株式会社 薄膜磁気デバイス及びこれを有する電子部品モジュール
US8655272B2 (en) 2009-07-07 2014-02-18 Nokia Corporation Wireless charging coil filtering
US8558344B2 (en) 2011-09-06 2013-10-15 Analog Devices, Inc. Small size and fully integrated power converter with magnetics on chip

Also Published As

Publication number Publication date
HK1215616A1 (zh) 2016-09-02
EP2940700B1 (en) 2020-06-10
US9693461B2 (en) 2017-06-27
EP2940700A3 (en) 2015-12-09
US20150302974A1 (en) 2015-10-22
CN105185554A (zh) 2015-12-23
CN204927008U (zh) 2015-12-30
EP2940700A2 (en) 2015-11-04

Similar Documents

Publication Publication Date Title
CN105185554B (zh) 磁芯三维(3d)电感器及封装集成
JP5937166B2 (ja) ３次元インダクタ及び変圧器
US8907448B2 (en) Small size and fully integrated power converter with magnetics on chip
CN109787659B (zh) 电流隔离器
US7280024B2 (en) Integrated transformer structure and method of fabrication
US11676884B2 (en) Cantilevered leadframe support structure for magnetic wireless transfer between integrated circuit dies
US8907447B2 (en) Power inductors in silicon
US9064631B2 (en) Through-chip interface (TCI) structure for wireless chip-to-chip communication
WO2017053560A1 (en) Low profile package with passive device
EP2550674A1 (en) Three dimensional inductor and transformer design methodology of glass technology
US20030234436A1 (en) Semiconductor device with a spiral inductor and magnetic material
EP2206148A2 (en) Rf-ic packaging method and circuits obtained thereby
Wu et al. A novel double-side silicon-embedded transformer for 10-MHz, 1-kV-isolation, compact power transfer applications
Sun et al. Improved staggered through silicon via inductors for RF and power applications
US11069475B2 (en) Compact isolated inductors
US20230335511A1 (en) Packaging Substrate
US20230005652A1 (en) Laminate Transformer with Overlapping Lead Frame
Eshkoli et al. High performance integrated inductors for power management applications

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1215616

Country of ref document: HK

TA01 Transfer of patent application right

Effective date of registration: 20170309

Address after: Singapore Singapore

Applicant after: Avago Technologies Fiber IP Singapore Pte. Ltd.

Address before: American California

Applicant before: Zyray Wireless Inc.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20181025

Address after: Singapore Singapore

Patentee after: Annwa high tech Limited by Share Ltd

Address before: Singapore Singapore

Patentee before: Avago Technologies Fiber IP Singapore Pte. Ltd.

TR01 Transfer of patent right
REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1215616

Country of ref document: HK