KR20210157595A - 반도체 패키지 - Google Patents

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KR20210157595A
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KR
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semiconductor chip
antenna substrate
layer
conductive
redistribution
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KR1020200075577A
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강명삼
이상규
이용군
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삼성전자주식회사
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    • H01L2924/351—Thermal stress
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Abstract

본 발명의 일 실시예는, 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 재배선층을 포함하는 전면 재배선 구조, 유전층, 상기 유전층 내의 복수의 안테나 부재들을 포함하는 안테나 기판, 상기 복수의 안테나 부재들과 연결되는 접속 패드를 갖는 반도체 칩, 상기 안테나 기판을 수용하는 제1 관통홀 및 상기 반도체 칩을 수용하는 제2 관통홀을 갖는 도전성 코어 구조, 및 상기 안테나 기판의 상부를 노출시키며 상기 반도체 칩의 상부를 덮는 도전성 커버층, 및 상기 도전성 커버층을 상기 도전성 코어 구조에 연결하는 도전성 비아를 포함하는 후면 재배선 구조를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
5세대(5G) 통신을 포함하는 밀리미터웨이브(mmWave) 통신과 관련하여, 5G 통신에 필요한 안테나와 다른 전자 부품들(예, RFIC, PMIC, 수동 부품 등)을 일체화한 모듈 패키지의 개발이 요구된다.
본 발명이 해결하고자 하는 과제 중 하나는, RF 신호를 송신 및 수신하는 안테나를 포함하되, 크기가 최소화되고 EMI 차폐 및 방열 성능이 우수한 반도체 패키지를 제공하는 것이다.
또한, 안테나와 반도체 칩 사이의 신호 손실이 감소되고 SI(Signal Integrity) 및 PI(Power Integrity)가 향상된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 재배선층을 포함하는 전면 재배선 구조, 상기 전면 재배선 구조의 상기 제1 면 상에 배치되며, 유전층, 상기 유전층 내의 복수의 안테나 부재들, 및 상기 복수의 안테나 부재들을 각각 상기 재배선층에 연결하는 복수의 관통 비아들을 포함하는 안테나 기판, 상기 전면 재배선 구조의 상기 제1 면 상에 배치되며, 상기 재배선층을 통해서 상기 복수의 안테나 부재들과 전기적으로 연결되는 접속 패드를 갖는 반도체 칩, 상기 전면 재배선 구조의 상기 제1 면 상에 배치되며, 상기 안테나 기판을 수용하는 제1 관통홀 및 상기 반도체 칩을 수용하는 제2 관통홀을 갖는 도전성 코어 구조, 상기 안테나 기판, 상기 반도체 칩, 및 상기 도전성 코어 구조 각각의 적어도 일부를 봉합하는 봉합재, 상기 봉합재 상에 배치되며 상기 안테나 기판을 노출시키고 상기 반도체 칩의 상부를 덮는 도전성 커버층, 및 상기 봉합재를 관통하여 상기 도전성 커버층을 상기 도전성 코어 구조에 연결하는 도전성 비아를 포함하는 후면 재배선 구조, 상기 봉합재 및 상기 후면 재배선 구조를 덮는 절연성 커버층, 및 상기 전면 재배선 구조의 상기 제2 면 상에 배치되며, 상기 재배선층과 전기적으로 연결되는 복수의 연결 범프들을 포함하는 반도체 패키지를 제공한다.
또한, 일 실시예로서, 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 재배선층을 포함하는 전면 재배선 구조, 상기 전면 재배선 구조의 상기 제1 면 상에 배치되며, 유전층, 및 상기 유전층 내의 복수의 안테나 부재들을 포함하는 안테나 기판, 상기 전면 재배선 구조의 상기 제1 면 상에 배치되며, 상기 재배선층을 통해서 상기 복수의 안테나 부재들과 전기적으로 연결되는 제1 반도체 칩, 상기 안테나 기판 및 상기 제1 반도체 칩 각각의 적어도 일부를 봉합하는 봉합재 및 상기 제1 반도체 칩 및 상기 봉합재 상에 배치되는 도전성 커버층을 포함하며, 상기 도전성 커버층은 상기 전면 재배선 구조의 상기 제1 면에 수직한 방향으로 상기 제1 반도체 칩의 적어도 일부와 중첩되는 반도체 패키지를 제공한다.
또한, 일 실시예로서, 재배선층을 포함하는 전면 재배선 구조, 상기 전면 재배선 구조 상에 배치되며, 유전층, 및 상기 유전층 내의 복수의 안테나 부재들을 포함하는 안테나 기판, 상기 전면 재배선 구조 상에 배치되며, 상기 재배선층을 통해서 상기 복수의 안테나 부재들과 연결되는 반도체 칩, 상기 전면 재배선 구조 상에 배치되며, 상기 반도체 칩을 둘러싸는 코어 구조 및 상기 반도체 칩 상에 배치되며 상기 코어 구조와 연결되는 도전성 커버층을 포함하며, 상기 도전성 커버층은 상기 전면 재배선 구조의 상면에 수직한 방향으로 상기 안테나 기판과 중첩되지 않는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 반도체 칩 또는/및 안테나 기판을 둘러싸는 도전성 코어 구조와 반도체 칩의 상부에 도전성 커버층을 도입함으로써, RF 신호를 송신 및 수신하는 안테나를 포함하되 크기가 최소화되고 EMI 차폐 및 방열 성능이 우수한 반도체 패키지를 제공할 수 있다.
또한, 반도체 패키지의 재배선층을 이용하여 안테나와 반도체 칩을 연결함으로써, 안테나와 반도체 칩 사이의 신호 손실이 감소되고 SI 및 PI가 향상된 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a 및 2b는 도 1의 I-I' 절단면을 기준으로 도전성 커버층의 변형예들을 나타낸 평면도들이다.
도 3a 내지 도 3c는 도 1의 II-II' 절단면을 기준으로 도전성 비아의 변형예들을 나타낸 평면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7a 내지 도 7c는 도 6의 III-III' 절단면을 기준으로 도전성 코어 구조의 변형예들을 나타낸 평면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 9은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10는 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12 내지 16은 도 1의 반도체 패키지의 제조 과정을 개략적으로 나타낸 단면도들이다.
도 17 내지 도 20은 본 발명의 다양한 실시예들에 따른 반도체 패키지를 나타낸 평면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 나타낸 단면도이고, 도 2a 및 2b는 도 1의 I-I' 절단면을 기준으로 도전성 커버층의 변형예들을 나타낸 평면도들이고, 도 3a 내지 도 3c는 도 1의 II-II' 절단면을 기준으로 도전성 비아의 변형예들을 나타낸 평면도들이고, 도 4는 본 발명의 일 실시예에 따른 반도체 패키지(100A')를 나타낸 단면도이다. 참고로, 도 3a 내지 도 3c에는 II-II' 절단면에 인접한 도전성 코어 구조(140) 및 도전성 비아(162)의 평면 형상이 모두 도시되었다.
도 1을 참조하면, 일 실시예에 따른 반도체 패키지(100A)는 전면(front) 재배선 구조(110), 안테나 기판(120), 반도체 칩(130), 도전성 코어 구조(140), 봉합재(150), 및 후면(back) 재배선 구조(160)를 포함할 수 있다.
전면 재배선 구조(110)는 제1 면(S1) 및 제1 면(S1)과 반대에 위치한 제2 면(S2)을 가지며, 절연층(111), 절연층(111) 상에 배치되는 재배선층(112), 및 절연층(111)을 관통하여 서로 다른 레벨에 배치된 재배선층들(112)을 연결하는 재배선 비아(113)를 포함할 수 있다. 재배선 비아(113)는 재배선층(112)을 안테나 기판(120)의 관통 비아(123)에 연결하거나 반도체 칩(130)의 접속 패드(130P)에 연결할 수 있다. 전면 재배선 구조(110)의 절연층(111)과 재배선층(112)은 도면에 도시된 것 보다 많거나 적은 수로 구성될 수 있다. 도면 상에서 서로 연결되지 않은 재배선층들(112)은 도면에 나타나지 않은 영역을 우회하여 서로 연결될 수 있다.
절연층(111)은 절연 물질을 포함할 수 있다. 절연 물질은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지에 무기필러 또는/및 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric)가 함침된 수지, 예를 들어, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine)를 포함할 수 있다. 또한, 절연층(111)은 PID 수지와 같은 감광성 수지를 포함할 수 있다. 이 경우, 절연층(111)을 보다 얇게 형성할 수 있으며, 재배선 비아(113)를 더욱 미세하게 형성할 수 있다. 절연층(111)이 다층인 경우, 이들은 서로 동일한 물질을 포함하거나 서로 상이한 물질을 포함할 수도 있다. 또한, 절연층(111)이 다층인 경우, 공정에 따라서 서로 다른 레벨의 절연층들(111) 간의 경계가 불분명할 수도 있다.
재배선층(112)은 실질적으로 안테나 기판(120)의 안테나 부재(122) 및 반도체 칩(130)의 접속 패드(130P)를 재배선할 수 있다. 재배선층(112)은 안테나 부재(122)와 반도체 칩(130) 사이의 신호 전달 경로를 제공할 수 있다. 안테나와 IC의 연결에 반도체 패키지의 미세 재배선층을 이용하는 경우, 안테나와 반도체 칩 사이의 신호 손실이 감소되고 SI(Signal Integrity) 및 PI(Power Integrity)가 향상될 수 있다. 재배선층(112)은, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 재배선층(112)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다.
재배선 비아(113)는 서로 다른 층에 형성된 재배선층(112), 안테나 부재(122), 및 접속 패드(130P)를 전기적으로 연결시킴으로써, 패키지(100A) 내에 전기적 경로를 형성할 수 있다. 재배선 비아(113)는 신호용 비아, 그라운드용 비아, 파워용 비아를 포함할 수 있다. 재배선 비아(113)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 재배선 비아(113)는 비아홀의 내부에 금속 물질이 충전된 필드(filled) 비아 또는 비아홀의 내벽을 따라 금속 물질이 형성된 컨포멀(conformal) 비아일 수 있다.
한편, 전면 재배선 구조(110)의 최하측 재배선층(112) 상에는 패시베이션층(115)이 배치될 수 있다. 패시베이션층(115)은 최하측 재배선층(112)을 외부의 물리적/화학적 손상으로부터 보호할 수 있다. 패시베이션층(115)은 최하측 재배선층(112)의 적어도 일부를 노출시키는 복수의 개구부를 가질 수 있다. 패시베이션층(115)은 절연 물질, 예를 들어, 프리프레그, ABF, FR-4, BT, 또는 솔더레지스트(Solder Resist)를 포함할 수 있다.
안테나 기판(120)은 전면 재배선 구조(110)의 제1 면(S1) 상에 배치되며, 유전층(121), 유전층(121)에 의해 둘러싸이며 RF 신호를 송신 또는 수신하도록 구성된 안테나 부재(122), 유전층(121)을 관통하여 안테나 부재(122)와 재배선층(112)를 연결하는 관통 비아(123), 및 관통 비아(123)의 하부를 둘러싸는 접지 부재(124)를 포함할 수 있다. 안테나 기판(120)은 유전층(121), 안테나 부재(122), 관통 비아(123), 및 접지 부재(124)를 각각 포함하는 복수의 안테나 셀(C)로 구성될 수 있다.
유전층(121)은 전면 재배선 구조(110)의 절연층(111) 또는 봉합재(150) 보다 큰 유전상수(예: 유전정접(Dissipation Factor, Df), 비유전율(Dielectric Constant, Dk))를 가지는 물질을 포함할 수 있다. 예를 들어, 유전층(121)은 5 이상의 Dk 또는/및 10 이하의 Df를 갖는 글래스(glass), 세라믹(ceramic), 및 실리콘 중 적어도 하나를 포함할 수 있다. 이와 같이, 높은 유전상수를 갖는 유전층(121)은 안테나 성능뿐만 아니라 안테나 기판의 크기를 축소시킬 수 있다. 유전층(121)의 높이 및/또는 너비가 클수록 안테나 성능 확보 관점에서 유리할 수 있으나, 유전층(121)의 크기(예: 높이, 너비)가 클수록 안테나 기판(120)의 소형화 관점에서 불리할 수 있다. 본 발명에서 안테나 기판(120)의 높이는 반도체 칩(130)의 두께까지 허용 가능하므로, 안테나 기판(120)은 반도체 칩(130)과 실질적으로 동일한 높이를 가질 수 있다. 안테나 기판(120)은 최대 약 700~800μm의 높이를 가질 수 있다.
안테나 부재(122)는 RF 신호를 송신 또는 수신하며, 관통 비아(123)를 통해서 재배선층(112)과 연결될 수 있다. 관통 비아(123)의 길이와 유전층(121)의 두께로 인해, 안테나 부재(122)의 RF신호 송수신 동작을 위한 경계조건은 자유롭게 설계될 수 있으며, 불필요한 경계조건(예: 층간 간격, 층간 삽입물 등)은 제거될 수 있다. 이에 따라, 관통 비아(123)와 유전층(121)은 안테나 부재(122)의 RF신호 송수신 동작에 유리한 경계조건(예: 작은 제조공차, 짧은 전기적 길이, 매끄러운 표면, 큰 여유공간, 유전상수 조절 등)을 제공할 수 있으므로, 안테나 기판(120)의 성능을 향상시킬 수 있다. 안테나 부재(122)의 개수는 안테나 기판(120)의 대역폭 설계규격이나 사이즈 설계규격에 따라 달라질 수 있다.
접지 부재(124)는 관통 비아(123)의 하부를 포위하도록 유전층(121) 내에 배치되며, 접지 부재(124)의 하면은 유전층(121)의 하면과 공면(coplanar)을 형성할 수 있다. 접지 부재(124)는 안테나 셀의 격리도를 향상시킬 수 있으며, 안테나 셀의 하면 뿐만 아니라 측면까지 연장되어 안테나 부재의 RF 신호 송수신을 위한 경계조건을 제공할 수 있다.
또한, 안테나 기판(120)은 안테나 부재(122)의 상부에 배치된 디렉터(director) 부재(125)를 더 포함할 수 있다. 디렉터 부재(125)는 대응되는 안테나 부재(122)의 대역폭이 확장되도록 경계조건을 제공할 수 있다. 예를 들어, 디렉터 부재(125)의 개수는 안테나 기판(120)의 대역폭 설계규격이나 사이즈 설계규격에 따라 0개일 수도 있고 2개 이상일 수도 있다. 디렉터 부재(125)가 형성된 층의 개수는 1개로 한정되지 않는다. 안테나 부재(122)와 디렉터 부재(125)는 사각형, 원형 등 다양한 평면 형상을 가질 수 있다.
한편, 안테나 부재(122), 관통 비아(123), 접지 부재(124), 및 디렉터 부재(125)는 금속 물질을 포함할 수 있으며, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 공정에 의해 형성될 수 있으나, 이에 한정되지 않는다.
반도체 칩(130)은 전면 재배선 구조(110)의 제1 면(S1) 상에 배치되며, 재배선층(112)을 통해서 안테나 부재(112)와 연결되는 접속 패드(130P)가 배치된 활성면과 활성면의 반대측에 배치된 비활성면을 가질 수 있다. 반도체 칩(130)은 웨이퍼 상에 복수의 집적 회로(IC: Integrated Circuit)가 형성된 IC 칩일 수 있다. 예를 들어, 반도체 칩(130)은 RF 신호를 안테나 기판(120)로 전달하고 안테나 기판(120)으로부터 RF 신호를 전달받을 수 있는 RFIC(Radio-Frequency Integrated Circuit)를 포함할 수 있다.
도전성 코어 구조(140)는 전면 재배선 구조(110)의 제1 면(S1) 상에 배치되며, 안테나 기판(120)을 수용하는 제1 관통홀(140H1) 및 반도체 칩(130)을 수용하는 제2 관통홀(140H2)을 가질 수 있다. 일 실시예에서, 제1 관통홀(140H1) 및 제2 관통홀(140H2)은 각각 안테나 기판(120) 및 반도체 칩(130)을 연속적으로 둘러싸는 측벽을 가질 수 있다. 도전성 코어 구조(140)는 안테나 간 신호 간섭을 방지할 수 있고, 반도체 칩(130)을 외부 전자파로부터 차단할 수 있다. 도전성 코어 구조(140)는 안테나 기판(120) 및 반도체 칩(130) 각각의 높이 보다 크거나 실질적으로 동일한 높이를 가질 수 있다.
또한, 도전성 코어 구조(140)는 반도체 패키지(100A)의 강성을 향상시키고 워피지를 제어할 수 있다. 도전성 코어 구조(140)를 통해서 반도체 칩(130)에서 발생한 열이 패키지(100A)의 외부로 방출될 수 있다. 도전성 코어 구조(140)는 금속물질, 예를 들어, 구리(Cu)를 포함할 수 있으나, 이에 한정되는 것은 아니며, 다른 금속물질, 예를 들어, 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수도 있다. 도전성 코어 구조(140)는 안테나 기판(120) 또는/및 반도체 칩(130)을 위한 그라운드(GND)로 사용될 수 있다.
봉합재(150)는 안테나 기판(120), 반도체 칩(130), 및 도전성 코어 구조(140) 각각의 적어도 일부를 봉합할 수 있고, 안테나 기판(120)의 유전층(121)과 서로 다른 물질을 포함할 수 있다. 봉합재(150)는 안테나 기판(120)의 유전층(121) 대비 상대적으로 낮은 유전상수를 가질 수 있다. 봉합재(150)는 고분자 물질, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 무기필러/유리섬유를 포함하는 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), EMC(Epoxy Molding Compound)를 포함할 수 있다.
후면 재배선 구조(160)는 봉합재(150) 상에 배치되며 제2 관통홀(140H2)을 덮는 도전성 커버층(161), 및 봉합재(150)를 관통하여 도전성 커버층(161)을 도전성 코어 구조(140)에 연결하는 도전성 비아(162)를 포함할 수 있다. 본 발명은 앞서 설명한 도전성 코어 구조(140)와 패키지(100A) 후면(Back side)의 재배선 구조(160)를 이용해서 반도체 칩(130)을 위한 EMI 차폐 구조를 형성함으로써, 반도체 패키지 내에 안테나를 함께 내장하면서 패키지의 크기를 최소화하고 EMI 차폐 및 방열 성능을 향상시킬 수 있다.
도전성 커버층(161)은 반도체 칩(130)을 외부 전자파로부터 보호하기 위하여 반도체 칩(130)의 직상(directly above) 영역을 지나며, 안테나 기판(120)의 RF 신호 송수신을 위하여 안테나 기판(120)의 직상 영역에는 배치되지 않을 수 있다. 도전성 커버층(161)은 전면 재배선 구조(110)의 제1 면(S1)에 수직한 방향으로 반도체 칩(130)과 중첩되고 안테나 기판(120)과 중첩되지 않을 수 있다. 도전성 커버층(161)은 도전성 코어 구조(140)의 제2 관통홀(140H2)의 최대폭 보다 큰 최대폭을 가질 수 있다. 따라서, 도전성 커버층(161)은 전면 재배선 구조(110)의 제1 면(S1)에 수직한 방향으로 제2 관통홀(140H2)을 둘러싼 측벽(도전성 코어 구조의 일부)과 중첩될 수 있고, 도전성 비아(162)를 통해 제2 관통홀(140H2)을 둘러싼 측벽(도전성 코어 구조의 일부)과 연결될 수 있다. 도전성 커버층(161)은 다양한 평면 형상을 가질 수 있다. 예를 들어, 도 2a 및 도 2b에 도시된 것과 같이, 도전성 커버층(161)은 전면 재배선 구조(110)의 제1 면(S1)에 수직한 방향으로 제2 관통홀(140H2)을 완전히 가리는 플레이트(plate) 형상, 전면 재배선 구조(110)의 제1 면(S1)에 수직한 방향으로 제2 관통홀(140H2)의 적어도 일부를 가리는 복수의 트레이스(trace) 형상, 또는 플레이트 내부에 다양한 모양의 관통 구멍을 갖는 형상을 가질 수 있다.
도전성 비아(162)는 제2 관통홀(140H2)을 둘러싼 측벽(도전성 코어 구조의 일부)을 덮는 봉합재(150)를 관통하여 도전성 커버층(161)과 도전성 코어 구조(140)를 연결할 수 있다. 도전성 비아(162)는 다양한 평면 형상을 가질 수 있다. 예를 들어, 도 3a 내지 도 3C에 도시된 것과 같이, 도전성 비아(162)는 제2 관통홀(140H2)의 주위를 불연속적으로 둘러싸는 섬(island) 형상, 제2 관통홀(140H2)의 주위를 연속적으로 둘러싸는 트렌치(trench) 형상, 또는 이들이 조합된 형상를 가질 수 있다.
도전성 커버층(161) 및 도전성 비아(162)는 금속 물질을 포함할 수 있다. 금속 물질은, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 도전성 커버층(162) 및 도전성 비아(162)는 도금 공정에 의해 형성될 수 있고, 도전성 비아(162)는 비아 홀이 금속 물질로 완전히 충전되거나 금속 물질이 비아 홀의 벽면을 따라 형성된 형태일 수 있다.
한편, 반도체 패키지(100A)는 봉합재(150) 및 후면 재배선 구조(160)를 덮는 절연성 커버층(170)을 더 포함할 수 있다. 절연성 커버층(170)은 안테나 기판(120)의 유전층(121)의 유전상수(Dk) 보다 작은 유전상수를 가질 수 있다. 예를 들어, 절연성 커버층(170)은 PIE(Photo Imageable Encapsulant), ABF(Ajinomoto Build-up Film) 등을 포함할 수 있으나, 이에 한정되지 않는다.
한편, 반도체 패키지(100A)는 외부 장치와 연결을 위한 커넥터(180)를 포함할 수 있다. 커넥터(180)는 전면 재배선 구조(110)의 제2 면(S2)상에 배치되고 재배선층(112)과 전기적으로 연결될 수 있다. 커넥터(180)는 케이블(예: 동축케이블, 연성PCB)의 접속구조를 가질 수 있다. 커넥터(180)는 케이블로부터 IF 신호, 기저대역 신호 및/또는 전원을 제공받거나 IF 신호 및/또는 기저대역 신호를 케이블로 제공할 수 있다.
반면, 도 4에 도시된 것과 같이, 반도체 패키지(100A')는 외부 장치와 연결을 위한 복수의 연결 범프들(192)을 포함할 수 있다. 복수의 연결 범프들(192)은 패시베이션층(115)의 개구부(115h) 내에 배치될 수 있으며, 재배선층(112)과 전기적으로 연결될 수 있다. 복수의 연결 범프들(192)은 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 복수의 연결 범프들(192)은 랜드(land), 볼(ball), 또는 핀(pin) 형상을 가질 수 있다. 재배선층(112)과 연결 범프(192) 사이에는 언더범프금속(191)이 배치될 수 있다. 언더범프금속(191)은 연결 범프(192)의 접속 신뢰성을 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지(100B)를 나타낸 단면도이다.
도 5를 참조하면, 반도체 패키지(100B)는 도전성 커버층(161)의 하면에서 도전성 코어 구조(140)의 상면을 향해 연장된 제1 도전성 비아(162a) 및 도전성 커버층(161)의 하면에서 반도체 칩(130)의 상면을 향해 연장된 제2 도전성 비아(162b)를 포함할 수 있다. 반도체 칩(130)은 RF 신호를 생성 및/또는 처리하는 과정에서 많은 열이 발생할 수 있고, 이는 안테나 기판(120)이나 재배선층(112)에서 잡음으로 작용할 수 있다. 제2 도전성 비아(162b)는 반도체 칩(130)의 비활성면과 접촉하거나 소정거리 이격되어 열 전달 경로를 제공할 수 있다. 따라서, 반도체 칩(130)에서 발생한 열이 잡음으로 작용하는 것을 방지할 수 있다. 제2 도전성 비아(162b)는 반도체 칩(130)의 비활성면과 직접 접촉하거나, 열 전도성을 향상시키는 다른 물질을 매개로 접촉할 수도 있다. 제2 도전성 비아(162a)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 재배선 비아(113)는 비아홀의 내부에 금속 물질이 충전된 필드(filled) 비아 또는 비아홀의 내벽을 따라 금속 물질이 형성된 컨포멀(conformal) 비아일 수 있다.
도 5에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 6는 본 발명의 일 실시예에 따른 반도체 패키지(100C)를 나타낸 단면도이고, 도 7a 내지 도 7c는 도 6의 III-III' 절단면을 기준으로 도전성 코어 구조의 변형예들을 나타낸 평면도들이다. 참고로, 도 7a 내지 도 7c에는 III-III' 절단면에 인접한 도전성 코어 구조(140) 및 도전성 비아(162)의 평면 형상이 모두 도시되었다.
도 6을 참조하면, 반도체 패키지(100C)는 전면 재배선 구조(110) 상에 배치되며 반도체 칩(130)만을 둘러싸는 도전성 코어 구조(140)를 포함할 수 있다. 일 실시예에서, 도전성 코어 구조(140)는 반도체 칩(130)을 외부 전자파로부터 보호하기 위해서 반도체 칩(130)의 주위에만 배치될 수 있다. 도 7a 내지 7c에 도시된 것과 같이, 도전성 코어 구조(140)는 서로 이격된 복수의 포스트(post) 형상, 일체로 연장되는 월(wall) 형상, 또는 이들이 조합된 형상을 가질 수 있다. 다양한 형상의 도전성 코어 구조(140)는 도 3a 내지 3c에 도시된 다양한 형태의 도전성 비아(162)와 조합될 수 있다. 도전성 코어 구조(140)가 복수의 포스트(post)를 포함하는 경우, 복수의 포스트 중 일부는 도전성 비아(162)와 연결되지 않을 수 있다.
도 6에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(100D)를 나타낸 단면도이다.
도 8을 참조하면, 반도체 패키지(100D)에서 봉합재(150)의 상면은 안테나 기판(120)의 상면과 공면(coplanar)(S3)일 수 있고, 이 경우, 도전성 커버층(161)은 도전성 코어 구조(140)와 직접 접할 수 있다. 패키징을 위해서 안테나 기판(120)을 소형화하는 경우에도, 안테나 기판(120)의 기능적 측면에서 일정 수준의 크기를 유지할 수 있다. 본 발명에서, 안테나 기판(120)은 반도체 칩(130)의 최대 두께에 동등한 수준의 두께를 가질 수 있으므로, 안테나 기판(120)의 상부를 덮는 봉합재(150)를 연마하면 안테나 기판(120)의 상면과 반도체 칩(130)의 상면이 동시에 노출될 수 있다. 이 경우, 안테나 기판(120)의 성능이 개선될 수 있으며, 패키지(100D)의 크기를 줄일 수 있다.
도 8에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 9은 본 발명의 일 실시예에 따른 반도체 패키지(100E)를 나타낸 단면도이다.
도 9를 참조하면, 반도체 패키지(100E)는 전면 재배선 구조(110)의 제2 면(S2) 상에 배치되고, 각각 재배선층(112)에 전기적으로 연결된 제2 반도체 칩(132) 및 수동 부품(133)을 더 포함할 수 있다. 제2 반도체 칩(132)은 제1 반도체 칩(130)과 다른 종류의 IC를 포함할 수 있다. 예를 들어, 제1 반도체 칩(130)은 RFIC를 포함하고, 제2 반도체 칩(132)은 PMIC(Power Management Integrated Circuit)를 포함할 수 있다. 수동 부품(133)은 제1 반도체 칩(130) 및/또는 제2 반도체 칩(132)로 임피던스를 제공할 수 있다. 예를 들어, 수동 부품(133)은 캐패시터, 인덕터, 칩저항기 중 적어도 일부를 포함할 수 있다. 제2 반도체 칩(132)과 수동 부품(133)은 제2 봉합재(152)에 의해 봉합될 수 있다. 제2 봉합재(152)는 제1 봉합재(150)와 동일한 물질을 포함할 수 있다. 제2 반도체 칩(132)과 수동 부품(133)은 전면 재배선 구조(110)의 제2 면(S2)에 플립-칩 본딩(flip-chip bonding) 방식으로 실장될 수 있다.
도 9에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 10는 본 발명의 일 실시예에 따른 반도체 패키지(100F)를 나타낸 단면도이다.
도 10을 참조하면, 반도체 패키지(100F)는 제2 봉합재(152)를 덮는 금속막(153)을 더 포함할 수 있다. 금속막(153)은 제2 봉합재(152)의 표면을 덮으며, 도시되지 않은 영역에서 재배선층(112)과 연결되어 그라운드 신호를 인가받을 수 있으나, 이에 한정되지는 않는다. 금속막(153)은 제2 반도체 칩(132)과 수동 부품(133)에서 발생한 전자파를 차단할 수 있다. 금속막(153)은 금속물질을 포함하며, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다. 금속막(153)은 스퍼터링 공정에 의해 형성될 수 있고, 서로 다른 종류의 금속물질이 2층 이상 적층된 다층 구조로 형성될 수 있다.
도 10에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지(100G)를 나타낸 단면도이다.
도 11을 참조하면, 반도체 패키지(100G)는 전면 재배선 구조(110)의 제1 면(S1) 상에 배치되고, 재배선층(112)에 전기적으로 연결된 제2 반도체 칩(132) 및 전면 재배선 구조(110)의 제2 면(S2) 상에 배치되고, 재배선층(112)에 전기적으로 연결된 수동 부품(133)을 더 포함하며, 도전성 코어 구조(140)는 안테나 기판(120), 제1 반도체 칩(130), 및 제2 반도체 칩(132)을 각각 둘러싸고, 도전성 커버층(161)은 제1 반도체 칩(130) 및 제2 반도체 칩(132) 각각의 직상 영역을 지날 수 있다.
제2 반도체 칩(132)은 제1 반도체 칩(130)과 다른 종류의 IC를 포함할 수 있다. 예를 들어, 제1 반도체 칩(130)은 RFIC를 포함하고, 제2 반도체 칩(132)은 PMIC(Power Management Integrated Circuit)를 포함할 수 있다. 수동 부품(133)은 제1 반도체 칩(130) 및/또는 제2 반도체 칩(132)로 임피던스를 제공할 수 있다. 예를 들어, 수동 부품(133)은 캐패시터, 인덕터, 칩저항기 중 적어도 일부를 포함할 수 있다. 제2 반도체 칩(132)과 수동 부품(133)은 제2 봉합재(152)에 의해 봉합될 수 있다. 제2 봉합재(152)는 제1 봉합재(150)와 동일한 물질을 포함할 수 있다.
도전성 코어 구조(140)는 안테나 기판(120)을 수용하는 제1 관통홀(140H1), 제1 반도체 칩(130)을 수용하는 제2 관통홀(140H2), 및 제2 반도체 칩(132)을 수용하는 제3 관통홀(140H3)을 가질 수 있다. 제1 내지 제3 관통홀(140H1, 140H2, 140H3)은 각각 안테나 기판(120), 제1 반도체 칩(130), 및 제2 반도체 칩(132)을 연속적으로 둘러싸는 측벽을 가질 수 있다.
도전성 커버층(161)은 제2 관통홀(140H2)과 제3 관통홀(140H3)을 동시에 커버할 수 있고, 제1 반도체 칩(130), 및 제2 반도체 칩(132)을 둘러싸는 도전성 코어 구조(140)의 적어도 일부와 연결될 수 있다. 도전성 커버층(161)은 전면 재배선 구조(110)의 제1 면(S1)에 수직한 방향으로 제1 반도체 칩(130) 및 제2 반도체 칩(132) 각각의 적어도 일부와 중첩될 수 있다.
일 실시예에서, 도전성 코어 구조(140)와 도전성 커버층(161)에 의해서, 제1 반도체 칩(130)과 제2 반도체 칩(132) 간의 EMI를 차단할 수 있다. 일 실시예에서, 도전성 코어 구조(140) 도전성 커버층(161)과 도전성 비아(162)의 형태는 제한되지 않으며, 도 2a 내지 2c, 도 3a 내지 3c, 및 도 7a 내지 7c에 도시된 형태가 다양하게 조합될 수 있다.
도 11에 도시된 구성요소들 중 도 1과 동일한 참조번호를 갖는 구성요소들의 경우, 도 1에 도시된 구성요소들과 기술적 특징이 유사하므로 이에 대한 설명은 생략한다.
도 12 내지 16은 도 1의 반도체 패키지(100A)의 제조 과정을 개략적으로 나타낸 단면도들이다.
도 12를 참조하면, 먼저, 캐리어 테이프(10)에 제1 관통홀(140H1) 및 제2 관통홀(140H2)을 형성한 도전성 코어 구조(140)를 부착할 수 있다. 제1 관통홀(140H1) 및 제2 관통홀(140H2)은 물리적 또는 화학적 방법으로 도전성 코어 구조(140)의 일부를 제거하여 형성될 수 있다. 예를 들어, 제1 관통홀(140H1) 및 제2 관통홀(140H2)은 레이저 드릴을 이용하여 형성될 수 있다.
도 13을 참조하면, 제1 관통홀(140H1) 및 제2 관통홀(140H2)에 안테나 기판(120)과 반도체 칩(130)을 각각 배치할 수 있다. 안테나 기판(120)과 반도체 칩(130)은 도전성 코어 구조(140)의 높이와 실질적으로 동일한 높이를 가질 수 있다. 또한, 안테나 기판(120)과 반도체 칩(130)은 서로 동일한 높이를 가질 수 있다. 안테나 기판(120)은 유전층(121), 안테나 부재(122), 관통 비아(123), 접지 부재(124), 및 디렉터 부재(125)를 포함할 수 있다. 안테나 기판(120)의 유전층(121)은 5 이상의 유전상수(Dk)를 갖는 세라믹 재료를 포함할 수 있다. 반도체 칩(130)은 RF 신호를 안테나 기판(120)로 전달하고 안테나 기판(120)으로부터 RF 신호를 전달받을 수 있는 RFIC(Radio-Frequency Integrated Circuit)를 포함할 수 있다.
도 14를 참조하면, 도전성 코어 구조(140), 안테나 기판(120), 및 반도체 칩(130)을 각각 봉합하는 봉합재(150)를 형성할 수 있다. 봉합재(150)는 도전성 코어 구조(140), 안테나 기판(120), 및 반도체 칩(130)의 상면 및 측면을 덮으며, 도전성 코어 구조(140)의 제1 관통홀(140H1) 및 제2 관통홀(140H2) 각각을 채울 수 있다. 봉합재(150)는 안테나 기판(120)의 유전층(121) 대비 상대적으로 낮은 유전상수(Dk)를 가질 수 있으며, 에폭시 수지를 포함하는 EMC일 수 있다.
도 15를 참조하면, 도 14의 캐리어 테이프(10)를 제거한 다음, 안테나 기판(120)의 하면 및 반도체 칩(130)의 하면에 전면 재배선 구조(110)를 형성할 수 있다. 전면 재배선 구조(110)는 안테나 기판(120)의 하면 및 반도체 칩(130)의 하면을 덮는 절연층(111), 절연층(111)을 관통하는 재배선 비아(113) 및 재배선 비아(113) 상에서 절연층(111)을 따라 연장된 재배선층(112)을 포함할 수 있다. 또한, 재배선층(112)을 덮는 패시베이션층(115)이 형성될 수 있다. 절연층(111)은 감광성 수지를 포함할 수 있고, 재배선 비아(113) 및 재배선층(112)은 포토리소그라피 공정과 도금 공정으로 형성될 수 있다. 패시베이션층(115)은 솔더레지스트를 포함할 수 있다.
도 16을 참조하면, 봉합재(150)의 상부에 후면 재배선 구조(160)와 절연성 커버층(170)을 형성할 수 있다. 후면 재배선 구조(160)는 도전성 커버층(161)과 도전성 비아(162)를 포함할 수 있다. 도전성 커버층(161)은 반도체 칩(130)의 상부 영역에 형성되며, 안테나 기판(120)의 상부에는 형성되지 않을 수 있다. 도전성 커버층(161)과 도전성 비아(162)는 레이저 드릴 등을 이용한 비아홀 공정과 도금 공정으로 형성될 수 있다. 도전성 비아(162)는 도전성 커버층(161)을 도전성 코어 구조(140)에 연결하며, 원형의 평면 형상을 가질 수 있다. 절연성 커버층(170)은 안테나 기판(120)의 유전층(121)의 유전상수(Dk) 보다 작은 유전상수를 가질 수 있으며, 에폭시 수지를 포함하는 ABF일 수 있다. 한편, 도 15 및 16에서는 전면 재배선 구조(110)가 먼저 형성되는 제조 방법을 도시하고 있으나, 이와 달리, 도 16의 후면 재배선 구조(160)가 도 15의 전면 재배선 구조(110) 보다 먼저 형성될 수도 있다.
도 17 내지 도 20은 본 발명의 다양한 실시예들에 따른 반도체 패키지를 나타낸 평면도들이다. 도 17 내지 도 20에는 다양한 실시예들의 반도체 패키지의 도 3a에 대응하는 절단면이 도시되었다. 한편, 도 17 내지 도 20에서 반도체 칩을 둘러싸는 도전성 비아(도 3a의 “162”)의 평면 형상은 생략되었다.
도 17을 참조하면, 일 실시예에 따른 반도체 패키지(100H)에서 도전성 코어 구조(140) 내부의 제1 관통홀(140H1)과 제2 관통홀(140H2)의 배치 관계 및 안테나 기판(120)과 반도체 칩(130)의 배치 관계는 디자인에 따라 달라질 수 있다. 예를 들어, 도 3a에 도시된 바와 같이, 세로 폭이 실질적으로 동일한 제1 관통홀(140H1)과 제2 관통홀(140H2)은 세로 폭이 일정하게 정렬되도록 가로 방향으로 배치될 수 있고, 도 17에 도시된 바와 같이, 가로 폭이 서로 다른 제1 관통홀(140H1)과 제2 관통홀(140H2)이 세로 방향으로 배치될 수 있다. 제1 관통홀(140H1)과 제2 관통홀(140H2)의 배치 관계는 관통홀의 형상과 무관하게 변형될 수 있다.
도 18 내지 20를 참조하면, 일 실시예에 따른 반도체 패키지들(100I, 100J, 100K)은 복수의 안테나 기판들(120-1, 120-2, 120-3, 120-4, 120-5, 120-6, 120-7, 120-8)을 포함할 수 있다. 복수의 안테나 기판들(120-1, 120-2, 120-3, 120-4, 120-5, 120-6, 120-7, 120-8)은 반도체 칩(130)의 주위를 둘러싸도록 배치될 수 있다. 도전성 코어 구조(140)는 복수의 안테나 기판들(120-1, 120-2, 120-3, 120-4, 120-5, 120-6, 120-7, 120-8) 각각을 수용하는 복수의 관통홀들(H1, H2, H3, H4, H5, H6, H7, H8)을 가질 수 있다. 한편, 도 20에 도시된 바와 같이, 일 실시예에 따른 반도체 패키지(100K)에서 복수의 안테나 기판들(120-1, 120-2, 120-3, 120-4, 120-5, 120-6, 120-7, 120-8)은 반도체 칩(130)의 주위를 원형으로 둘러쌀 수 있으며, 이에 대응하여 도전성 코어 구조(140)의 외측 윤곽선이 원형으로 형성될 수도 있다. 안테나 기판 및 반도체 칩의 개수는 도면에 도시된 것 보다 적거나 많을 수 있으며, 안테나 기판 및 반도체 칩의 배치에 대응해서 도전성 코어 구조의 형태 역시 변형될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 재배선층을 포함하는 전면 재배선 구조;
    상기 전면 재배선 구조의 상기 제1 면 상에 배치되며, 유전층, 상기 유전층 내의 복수의 안테나 부재들, 및 상기 복수의 안테나 부재들을 각각 상기 재배선층에 연결하는 복수의 관통 비아들을 포함하는 안테나 기판;
    상기 전면 재배선 구조의 상기 제1 면 상에 배치되며, 상기 재배선층을 통해서 상기 복수의 안테나 부재들과 전기적으로 연결되는 접속 패드를 갖는 반도체 칩;
    상기 전면 재배선 구조의 상기 제1 면 상에 배치되며, 상기 안테나 기판을 수용하는 제1 관통홀 및 상기 반도체 칩을 수용하는 제2 관통홀을 갖는 도전성 코어 구조;
    상기 안테나 기판, 상기 반도체 칩, 및 상기 도전성 코어 구조 각각의 적어도 일부를 봉합하는 봉합재;
    상기 봉합재 상에 배치되며 상기 안테나 기판을 노출시키고 상기 반도체 칩의 상부를 덮는 도전성 커버층, 및 상기 봉합재를 관통하여 상기 도전성 커버층을 상기 도전성 코어 구조에 연결하는 도전성 비아를 포함하는 후면 재배선 구조;
    상기 봉합재 및 상기 후면 재배선 구조를 덮는 절연성 커버층; 및
    상기 전면 재배선 구조의 상기 제2 면 상에 배치되며, 상기 재배선층과 전기적으로 연결되는 복수의 연결 범프들을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 관통홀 및 상기 제2 관통홀은 각각 상기 안테나 기판 및 상기 반도체 칩을 연속적으로 둘러싸는 측벽을 갖는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 도전성 커버층의 최대폭은 상기 제2 관통홀의 최대폭 보다 큰 반도체 패키지.
  4. 제1 항에 있어서,
    상기 안테나 기판의 높이는 상기 반도체 칩의 높이와 동일하고,
    상기 도전성 코어 구조의 높이는 상기 안테나 기판과 상기 반도체 칩 각각의 높이와 동일하거나 그 보다 큰 반도체 패키지.
  5. 제1 항에 있어서,
    상기 안테나 기판의 높이는 800μm 이하인 반도체 패키지.
  6. 제1 항에 있어서,
    상기 도전성 커버층은 상기 전면 재배선 구조의 상기 제1 면에 수직한 방향으로 상기 제2 관통홀을 완전히 가리는 플레이트(plate) 형태인 반도체 패키지.
  7. 제1 항에 있어서,
    상기 도전성 커버층은 상기 전면 재배선 구조의 상기 제1 면에 수직한 방향으로 상기 제2 관통홀의 일부를 가리는 복수의 트레이스(trace) 형태인 반도체 패키지.
  8. 제1 항에 있어서,
    상기 도전성 코어 구조는 서로 이격된 복수의 포스트(post) 형상 또는 일체로 연장되는 월(wall) 형상을 갖는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 도전성 비아는 상기 제2 관통홀의 주위를 연속적으로 둘러싸는 트렌치(trench) 형태인 반도체 패키지.
  10. 제1 항에 있어서,
    상기 도전성 비아는 상기 제2 관통홀의 주위를 불연속적으로 둘러싸는 섬(island) 형태인 반도체 패키지.
  11. 제1 항에 있어서,
    상기 안테나 기판의 상기 유전층과 상기 봉합재는 서로 다른 물질을 포함하고,
    상기 안테나 기판의 유전층은 글래스(glass), 세라믹(ceramic), 및 실리콘 중 적어도 하나를 포함하는 반도체 패키지.
  12. 제1 면 및 상기 제1 면과 반대에 위치한 제2 면을 가지며, 재배선층을 포함하는 전면 재배선 구조;
    상기 전면 재배선 구조의 상기 제1 면 상에 배치되며, 유전층, 및 상기 유전층 내의 복수의 안테나 부재들을 포함하는 안테나 기판;
    상기 전면 재배선 구조의 상기 제1 면 상에 배치되며, 상기 재배선층을 통해서 상기 복수의 안테나 부재들과 전기적으로 연결되는 제1 반도체 칩;
    상기 안테나 기판 및 상기 제1 반도체 칩 각각의 적어도 일부를 봉합하는 봉합재; 및
    상기 제1 반도체 칩 및 상기 봉합재 상에 배치되는 도전성 커버층을 포함하며,
    상기 도전성 커버층은 상기 전면 재배선 구조의 상기 제1 면에 수직한 방향으로 상기 제1 반도체 칩의 적어도 일부와 중첩되는 반도체 패키지.
  13. 제12 항에 있어서,
    상기 반도체 패키지는,
    상기 전면 재배선 구조의 상기 제1 면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 제2 반도체 칩;
    상기 전면 재배선 구조의 상기 제1 면 상에 배치되고, 상기 안테나 기판, 상기 제1 반도체 칩, 및 상기 제2 반도체 칩 각각을 둘러싸는 도전성 코어 구조; 및
    상기 전면 재배선 구조의 상기 제2 면 상에 배치되고, 상기 재배선층에 전기적으로 연결된 수동 부품을 더 포함하며,
    상기 도전성 커버층은 상기 전면 재배선 구조의 상기 제1 면에 수직한 방향으로 상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각의 적어도 일부와 중첩되는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 반도체 패키지는,
    상기 전면 재배선 구조의 상기 제2 면 상에 배치되고, 각각 상기 재배선층에 전기적으로 연결된 제2 반도체 칩 및 수동 부품을 더 포함하는 반도체 패키지.
  15. 제12 항에 있어서,
    상기 반도체 패키지는,
    상기 봉합재 및 상기 도전성 커버층을 덮는 절연성 커버층을 더 포함하고,
    상기 절연성 커버층은 상기 안테나 기판의 상기 유전층의 유전상수(Dk) 보다 작은 유전상수를 가지는 반도체 패키지.
  16. 제12 항에 있어서,
    상기 안테나 기판의 상기 유전층은 상기 봉합재의 유전상수 보다 큰 유전상수를 가지는 반도체 패키지.
  17. 제12 항에 있어서,
    상기 반도체 패키지는,
    상기 전면 재배선 구조의 상기 제2 면 상에 배치되고, 상기 재배선층에 전기적으로 연결되는 커넥터 또는 복수의 연결 범프들을 더 포함하는 반도체 패키지.
  18. 재배선층을 포함하는 전면 재배선 구조;
    상기 전면 재배선 구조 상에 배치되며, 유전층, 및 상기 유전층 내의 복수의 안테나 부재들을 포함하는 안테나 기판;
    상기 전면 재배선 구조 상에 배치되며, 상기 재배선층을 통해서 상기 복수의 안테나 부재들과 연결되는 반도체 칩;
    상기 전면 재배선 구조 상에 배치되며, 상기 반도체 칩을 둘러싸는 코어 구조; 및
    상기 반도체 칩 상에 배치되며 상기 코어 구조와 연결되는 도전성 커버층을 포함하며,
    상기 도전성 커버층은 상기 전면 재배선 구조의 상면에 수직한 방향으로 상기 안테나 기판과 중첩되지 않는 반도체 패키지.
  19. 제18 항에 있어서,
    상기 반도체 패키지는,
    상기 도전성 커버층의 하면에서 상기 코어 구조의 상면을 향해 연장된 제1 도전성 비아; 및
    상기 도전성 커버층의 하면에서 상기 반도체 칩의 상면을 향해 연장된 제2 도전성 비아를 더 포함하는 반도체 패키지.
  20. 제18 항에 있어서,
    상기 반도체 패키지는,
    상기 안테나 기판, 상기 반도체 칩, 및 상기 코어 구조 각각의 적어도 일부를 봉합하는 봉합재를 더 포함하며,
    상기 봉합재의 상면은 상기 안테나 기판의 상면과 공면(coplanar)이고,
    상기 도전성 커버층은 상기 코어 구조와 직접 접하는 반도체 패키지.
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