CN113903730A - 半导体封装 - Google Patents

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CN113903730A
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CN
China
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semiconductor chip
layer
conductive
semiconductor package
antenna substrate
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姜明杉
李相奎
李用军
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

一种半导体封装包括：前重分布结构，具有第一表面和与所述第一表面相对的的第二表面；天线基板，包括介电层和介电层中的多个天线构件；半导体芯片，具有连接到多个天线构件的连接焊盘；导电核心结构，具有容纳天线基板的第一通孔和容纳半导体芯片的第二通孔；以及后重分布结构，包括暴露天线基板的上部并覆盖半导体芯片的上部的导电覆盖层和将导电覆盖层连接到导电核心结构的导电过孔。

Description

半导体封装
相关申请的交叉引用
本申请要求2020年6月22日向韩国知识产权局递交的韩国专利 申请No.10-2020-0075577的优先权和权益，其发明构思通过引用并入 本文。
技术领域
本公开的发明构思涉及一种半导体封装。
背景技术
在毫米波(mmWave)通信(包括5G通信)中，有必要开发集 成了5G通信所需的天线和其他电子组件(例如，射频集成电路 (RFIC)、电力管理集成电路(PMIC)、无源组件等)的模块封装。
发明内容
本发明构思的一个方面提供了一种半导体封装，该半导体封装包 括用于发送和容纳射频(RF)信号的天线，但是具有最小化的尺寸以 及优异的电磁干扰(EMI)屏蔽和散热性能。
此外，根据本发明构思的另一方面，提供一种半导体封装，其中 减少了天线与半导体芯片之间的信号损耗并且改善了信号完整性(SI) 和功率完整性(PI)。
根据本公开的一个方面，提供了一种半导体封装，包括：前重分 布结构，具有第一表面和第二表面，第二表面与第一表面相对，前重 分布结构包括重分布层；天线基板，设置在前重分布结构的第一表面 上，天线基板包括介电层、设置在介电层中的多个天线构件、以及分 别将多个天线构件连接到重分布层的多个贯穿过孔；半导体芯片，设 置在前重分布结构的第一表面上，半导体芯片具有连接焊盘，所述连 接焊盘通过重分布层电连接到多个天线构件；导电核心结构，设置在 前重分布结构的第一表面上，导电核心结构具有其中设置有天线基板 的第一通孔和其中设置有半导体芯片的第二通孔；密封物，密封天线 基板、半导体芯片和导电核心结构中的每一个的至少一部分；后重分 布结构，配置为暴露天线基板并覆盖半导体芯片的上部，后重分布结 构包括导电覆盖层，在半导体芯片的上部上方设置在密封物上，以及 导电过孔，穿过密封物并将导电覆盖层连接到导电核心结构；绝缘覆 盖层，设置为覆盖密封物和后重分布结构；以及多个连接凸块，设置 在前重分布结构的第二表面上，并电连接到重分布层。
根据本公开的另一方面，提供了一种半导体封装，包括：前重分 布结构，具有第一表面和第二表面，第二表面与第一表面相对，前重 分布结构包括重分布层；天线基板，设置在前重分布结构的第一表面 上，天线基板包括介电层和介电层中的多个天线构件；第一半导体芯 片，设置在前重分布结构的第一表面上，第一半导体芯片通过重分布 层电连接到多个天线构件；密封物，密封天线基板和第一半导体芯片 中的每一个的至少一部分；以及导电覆盖层，设置在第一半导体芯片 和密封物上，其中导电覆盖层在垂直于前重分布结构的第一表面的方 向上与第一半导体芯片的至少一部分重叠。
根据本公开的另一方面，提供了一种半导体封装，包括：包括重 分布层的前重分布结构；天线基板，设置在前重分布结构上，天线基 板包括介电层以及介电层中的多个天线构件；半导体芯片，设置在前 重分布结构上，并通过重分布层连接到多个天线构件；核心结构，设 置在前重分布结构上并围绕半导体芯片；以及导电覆盖层，设置在半 导体芯片上并连接到核心结构，其中导电覆盖层在垂直于前重分布结 构的上表面的方向上不与天线基板重叠。
根据本公开的另一方面，提供了一种半导体封装，包括：前重分 布结构，具有第一表面和第二表面，第二表面与第一表面相对，前重 分布结构包括重分布层；天线结构，设置在前重分布结构的第一表面 上；半导体芯片，设置在前重分布结构的第一表面上，半导体芯片通 过重分布层电连接到天线结构的组件；以及金属层，设置为在垂直于 前重分布结构的第一表面的方向上与半导体芯片的至少一部分重叠。
根据本公开的另一方面，提供了一种制造半导体封装的方法，该 方法包括：在载带上形成具有第一通孔和第二通孔的导电核心结构； 在第一通孔中设置天线基板并在第二通孔中设置半导体芯片；形成用 于密封导电核心结构、天线基板和半导体芯片的密封物；移除载带并 在天线基板的下表面和半导体芯片的下表面上形成前重分布结构；在 密封物上形成后重分布结构，后重分布结构包括导电覆盖层和导电过 孔，其中导电覆盖层设置在半导体芯片和密封物上，并且其中导电覆 盖层在垂直于前重分布结构的表面的方向上与半导体芯片的至少一部 分重叠。
附图说明
通过结合附图的以下详细描述，将更清楚地理解本发明构思的上 述和其他方面、特征和优点，其中：
图1是示出根据本发明构思的示例实施例的半导体封装的截面 图；
图2A和图2B是示出基于图1的线I-I’的导电覆盖层的修改示例 的平面图；
图3A、图3B和图3C是示出基于图1的线II-II’的导电覆盖层的 修改示例的平面图；
图4是示出根据本发明构思的示例实施例的半导体封装的截面 图；
图5是示出根据本发明构思的示例实施例的半导体封装的截面 图；
图6是示出根据本发明构思的示例实施例的半导体封装的截面 图；
图7A、图7B和图7C是示出基于图6的线III-III’的导电核心结 构的修改示例的平面图；
图8是示出根据本发明构思的示例实施例的半导体封装的截面 图；
图9是示出根据本发明构思的示例实施例的半导体封装的截面 图；
图10是示出根据本发明构思的示例实施例的半导体封装的截面 图；
图11是示出根据本发明构思的示例实施例的半导体封装的截面 图；
图12、图13、图14、图15和图16是示意性地示出图1的半导 体封装的制造过程的截面图；以及
图17、图18、图19和图20是示出根据本发明构思的各种示例 性实施例的半导体封装的平面图。
具体实施方式
在下文中，将参照附图如下描述本发明构思的优选示例实施例。
图1是示出根据本发明构思的示例实施例的半导体封装100A的 截面图，图2A和图2B是示出基于图1的线I-I’的导电覆盖层的修改 示例的平面图，图3A至图3C是示出基于图1的线II-II’的导电覆盖 层的修改示例的平面图，以及图4是示出根据本发明构思的示例实施 例的半导体封装100A’的截面图。用于参考，在图3A至图3C中，导 电核心结构140和与线II-II’相邻的导电过孔162的平面形状全部示 出。
参照图1，根据示例实施例的半导体封装100A可以包括前重分 布结构110、天线基板120、半导体芯片130、导电核心结构140、密 封物150和后重分布结构160。
前重分布结构110可以设置在第一表面S1和与第一表面S1相对 的第二表面S2上，并且可以包括绝缘层111、设置在绝缘层111上的 重分布层112、以及穿过绝缘层111并与设置在不同水平处的重分布 层112连接的重分布过孔113。重分布过孔113可以将重分布层112 连接到天线基板120的贯穿过孔123或将重分布层112连接到半导体 芯片130的连接焊盘130P。前重分布结构110的绝缘层111和重分布 层112不限于图1所示的数量，因此，根据其他示例实施例，前重分 布结构110的绝缘层111和重分布层112可以形成为比图1中所示的 数量更多或更少。尽管在图1中重分布层112彼此不连接，但是根据 其他示例实施例，可以通过绕过图1所示的区域来将重分布层112彼 此连接。
绝缘层111可以包括绝缘材料。绝缘材料可以包括诸如环氧树脂 之类的热固性树脂、诸如聚酰亚胺之类的热塑性树脂、或在这些树脂 中浸渍有无机填料或/和玻璃纤维(玻璃纤维、玻璃布、玻璃织物)的 树脂，例如，预浸料、味之素堆积膜(ABF)、FR-4和双马来酰亚胺 三嗪(BT)。另外，绝缘层111可以包括诸如PID树脂的光敏树脂。 在这种情况下，绝缘层111可以形成为更薄，并且重分布过孔113可 以更精细地形成。当绝缘层111是多层结构时，绝缘层111可以包括 彼此相同的材料或彼此不相同的材料。另外，当绝缘层111是多层结构时，取决于工艺，不同水平的绝缘层111之间的边界可以是不清晰 的。
重分布层112可以对天线基板120的天线构件122和半导体芯片 130的连接焊盘130P进行重分布。重分布层112可以在天线构件122 和半导体芯片130之间提供信号传输路径。当使用半导体封装的精细 重分布层来连接天线和半导体芯片130时，可以减少天线和半导体芯 片之间的信号损失，并且可以改善信号完整性(SI)和功率完整性(PI)。 例如，重分布层112可以包括金属材料，例如铜(Cu)、铝(Al)、银 (Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金。 重分布层112可以根据设计执行各种功能。例如，重新分配层112可以包括接地(GrouND：GND)图案、功率(PoWeR：PWR)图案和 信号(Signal：S)图案。
重分布过孔113可以通过将形成在不同水平上的重分布层112、 天线构件122和连接焊盘130P电连接来形成封装100A中的电路径。 重分布过孔113可以包括信号过孔、接地过孔和功率过孔。例如，重 分布过孔可以包括金属材料，例如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金。重分布过 孔113可以是填充型过孔，或者可以是其中沿着过孔的孔壁表面形成 金属材料的保形型过孔。
同时，钝化层115可以设置在前重分布结构110的最下面的重分 布层112上。例如，在前重分布结构110中，可以以堆叠布置提供多 个重分布层。这样，钝化层115可以保护多个重分布层中的最下面的 重分布层112免受外部物理和化学损害。钝化层115可以具有多个开 口，这些开口暴露出最下面的重分布层112的至少一部分。钝化层115 可以包括例如ABF、FR-4、BT或阻焊剂。
天线基板120可以设置在前重分布结构110的第一表面S1上， 并且可以包括介电层121、由介电层121围绕并配置为发送或接收RF 信号的天线构件122、穿过介电层121并连接天线构件122和重分布 层112的贯穿过孔123、以及围绕贯穿过孔123的下部的接地构件124。 天线基板120可以包括多个天线单元C，所述多个天线单元C分别包 括介电层121、天线构件122、贯穿过孔123和接地构件124。
介电层121可以包括大于前重分布结构110的绝缘层111或密封 物150的介电常数的介电常数，并且可以包括具有介电常数Dk的材 料。也就是说，介电层121的耗散因数(Df)可以大于前重分布结构 110的绝缘层111或密封物150的耗散因数(Df)。例如，介电层121可以包括Dk等于或大于5或/和Df等于或小于10的玻璃、陶瓷和硅 中的至少一种。如上所述，具有高介电常数的介电层121可以降低天 线基板的尺寸以及天线性能。在确保天线性能方面，介电层121的更 高的高度和/或更宽的宽度可能是有利的，但是在天线基板120的小型 化方面，介电层121的更大的尺寸(例如，高度和宽度)可能是不利 的。在本发明构思中，由于天线基板120的高度是可允许达到半导体 芯片130的厚度，所以天线基板120可以具有与半导体芯片130基本 相同的高度。天线基板120可以具有约700μm到约800μm的最大高 度。
天线构件122可以发送或接收RF信号，并且可以通过贯穿过孔 123连接到重分布层112。由于贯穿过孔123的长度和介电层121的厚 度，可以自由地设计用于天线构件122的RF信号发送/接收操作的边 界条件，并且可以移除不必要的边界条件(例如，层间间隔、层间插 入等)。因此，因为贯穿过孔123和介电层121可以提供有利于天线构 件122的RF信号发送/接收操作的边界条件(例如，制造公差小、电 气长度短、表面光滑、裕度大、介电常数控制等)，所以可以提高天线 基板120的性能。天线构件122的数量可以根据天线基板120的带宽 设计标准或尺寸设计标准而变化。
接地构件124可以设置在介电层121中以围绕贯穿过孔123的下 部，并且接地构件124的下表面可以形成为与介电层121的下表面共 面。接地构件124可以提高天线单元的隔离度，并且可以延伸到天线 单元的侧表面以及天线单元的下表面，以提供用于发送和容纳天线构 件的RF信号的边界条件。
另外，天线基板120还可以包括设置在天线构件122上方的导向 器构件125。导向器构件125可以提供边界条件，使得对应的天线构 件122的带宽被扩展。例如，导向器构件125的数量可以是零或两个 或更多个，这取决于天线基板120的带宽设计标准或尺寸设计标准。 其上形成导向器构件125的层的数量不限于一个。天线构件122和导 向器构件125可以具有各种平面形状，例如正方形、圆形等。
同时，天线构件122、贯穿过孔123、接地构件124和导向器构 件125可以包括金属材料，并且可以通过以下工艺来形成，例如化学 气相沉积(CVD)、物理气相沉积(PVD)、以及溅射、减法、加法、 半加法工艺(SAP)、修改的半加法(MSAP)等，但不限于此。
半导体芯片130可以设置在前重分布结构110的第一表面S1上， 并且可以具有有源表面以及与有源表面相对设置的无源表面，在有源 表面上设置有通过重分布层112与天线构件122连接的连接焊盘 130P。半导体芯片130可以是其中在晶片上形成有多个集成电路IC 的IC芯片。例如，半导体芯片130可以包括能够将RF信号发送给天 线基板120并且容纳来自天线基板120的RF信号的射频集成电路 (RFIC)。
导电核心结构140可以设置在前重分布结构110的第一表面S1 上，并且可以具有容纳天线基板120的第一通孔140H1和容纳半导体 芯片130的第二通孔140H2。在示例实施例中，第一通孔140H1和第 二通孔140H2可以具有分别连续地围绕天线基板120和半导体芯片 130的侧壁。导电核心结构140可以防止天线之间的信号干扰，并且 可以阻挡半导体芯片130免受外部电磁波。导电核心结构140的高度 可以大于或基本上等于天线基板120和半导体芯片130中的每一个的 高度。
另外，导电核心结构140可以提高半导体封装100A的刚性并抑 制翘曲。从半导体芯片130产生的热可以通过导电核心结构140散发 到封装100A的外部。导电核心结构140可以包括诸如铜(Cu)之类 的金属材料，但不限于此，可以使用其他金属材料，例如铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金。 导电核心结构140可以用作天线基板120或/和半导体芯片130的接地 (GND)。
密封物150可以密封天线基板120、半导体芯片130和导电核心 结构140中的每一个的至少一部分，并且可以包括与天线基板120的 介电层121不同的材料。相比于天线基板120的介电层121，密封物 150可以具有相对较低的介电常数。密封物150可以包括聚合物材料， 例如，诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、或 包括无机填料/玻璃纤维的预浸料、或味之素堆积膜(ABF)、FR-4、 双马来酰亚胺三嗪(BT)、环氧模塑化合物(EMC)。
后重分布结构160可以包括：导电覆盖层161，设置在密封物150 上并覆盖第二通孔140H2；以及导电过孔162，穿过密封物150并且 连接导电覆盖层161和导电核心结构140。在本发明构思中，可以使 用导电核心结构140和在封装100A的后表面上的后重分布结构160 来形成用于半导体芯片130的EMI屏蔽结构，从而能够在将天线一起 嵌入到半导体封装中时最小化封装尺寸并改善EMI屏蔽和散热性能。
导电覆盖层161可以穿过半导体芯片130正上方的区域以保护半 导体芯片130免受外部电磁波，并且可以不设置在天线基板120正上 方的用于发送和接收RF信号的区域中。导电覆盖层161可以在垂直 于前重分布结构110的第一表面S1的方向上与半导体芯片130重叠， 并且可以不与天线基板120重叠。导电覆盖层161的最大宽度可以大 于导电核心结构140的第二通孔140H2的最大宽度。因此，导电覆盖 层161可以在垂直于前重分布结构110的第一表面S1的方向上与围 绕第二通孔140H2的侧壁(导电核心结构的一部分)重叠，并且可以 通过导电过孔162连接到围绕第二通孔140H2的侧壁(导电核心结构 的一部分)。导电覆盖层161可以具有各种平面形状。例如，导电覆盖 层161可以具有如图2A所示的在垂直于前重分布结构的第一表面S1 的方向上完全覆盖第二通孔140H2的板的形式、如图2B所示的在垂 直于前重分布结构110的第一表面S1的方向上覆盖第二通孔140H2 的至少一部分的多条迹线的形式、在板内部具有各种形状的贯穿过孔 的形式。
导电过孔162可以穿过对围绕第二通孔140H2的侧壁(导电核心 结构的一部分)进行覆盖的密封物150，以连接导电覆盖层161和导 电核心结构140。导电过孔162可以具有各种平面形状。例如，如图 3A至图3C所示，导电过孔162具有不连续地围绕第二通孔140H2的外围的岛的形状、连续地围绕第二通孔140H2的外围的沟槽的形状、 或其组合的形状。
导电覆盖层161和导电过孔162可以包括金属材料。金属材料可 以包括例如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、 铅(Pb)、钛(Ti)或其合金。导电覆盖层161和导电过孔162可以通 过电镀工艺形成，并且导电过孔162可以具有过孔被完全填充金属材 料的形式或者沿着过孔的孔壁表面形成金属材料的形式。
同时，半导体封装100A还可以包括绝缘覆盖层170，该绝缘覆 盖层170覆盖密封物150和后重分布结构160。绝缘覆盖层170的介 电常数可以低于天线基板120的介电层121的介电常数Dk。例如，绝 缘覆盖层170可以包括光可成像密封物(PIE)或味之素堆积膜(ABF)，但不限于此。
同时，半导体封装100A可以包括用于与外部器件连接的连接器 180。连接器180可以设置在前重分布结构110的第二表面S2上，并 且可以电连接到重分布层112。连接器180可以具有电缆(例如，同 轴电缆、柔性PCB)的连接结构。连接器180可以从电缆接收IF信号、基带信号和/或电力，或者可以向电缆提供IF信号和/或基带信号。
另一方面，如图4所示，半导体封装100A’可以包括用于与外部 器件连接的多个连接凸块192。多个连接凸块192可以设置在钝化层 115的开口115h中，并且可以电连接到重分布层112。多个连接凸块 192可以包括低熔点金属，例如，锡(Sn)或包括锡(Sn)的合金(Sn-Ag-Cu)。多个连接凸块192可以具有连接盘、球或销的形状。 凸块下金属191可以设置在重分布层112和连接凸块192之间。凸块 下金属191可以提高连接凸块192的连接可靠性。
图5是示出根据本发明构思的示例实施例的半导体封装100B的 截面图。在图5中，具有与图1中的附图标记相同的附图标记的组件 在技术特性上与图1所示的组件相似，因此将省略其详细描述。
参照图5，半导体封装100B可以包括从导电覆盖层161的下表面 朝向导电核心结构140的上表面延伸的第一导电过孔162a和从导电覆 盖层161的下表面朝向半导体芯片130的上表面延伸的第二导电过孔 162b。半导体芯片130在生成和/或处理RF信号的过程中会产生大量 的热，其可能成为天线基板120或重分布层112中的噪声。第二导电 过孔162b可以接触半导体芯片130的无源表面或者可以与半导体芯片 130间隔开预定距离，以提供热传递路径。因此，能够防止从半导体 芯片130产生的热成为噪声。第二导电过孔162b可以直接接触半导体 芯片130的无源表面，或者可以通过作为介质改善热导性的其他材料 来接触半导体芯片130的无源表面。第二导电过孔162b可以包括金属 材料，例如，铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍 (Ni)、铅(Pb)、钛(Ti)或其合金。第二导电过孔162b可以是过孔 中填充有金属材料的填充型过孔，或者可以是沿着过孔的内壁形成有 金属材料的保形型过孔。
图6是示出根据本发明构思的示例实施例的半导体封装100C的 截面图，图7A至图7C是示出基于图6的线III-III’的导电核心结构的 修改示例的平面图。用于参考，在图7A至图7C中，导电核心结构 140和与线III-III′的切割表面相邻的导电过孔162的平面形状全部示 出。具有与图1中的附图标记相同的附图标记的组件在技术特性上与 图1所示的组件相似，因此将省略其描述。
参照图6，半导体封装100C可以包括设置在前重分布结构110 上并仅围绕半导体芯片130的导电核心结构140。如图7A至图7C所 示，导电核心结构140可以具有彼此间隔开的多个柱的形式、一体延 伸的壁的形状、或其组合的形状。各种形式的导电核心结构140可以 与图3A至图3C所示的各种类型的导电过孔162组合。当导电核心结 构140包括多个柱时，多个柱中的一些可以不连接到导电过孔162。
图8是示出根据本发明构思的示例实施例的半导体封装100D的 截面图。在图8中，具有与图1中的附图标记相同的附图标记的组件 在技术特征方面与图1所示的组件相似，因此，将省略其描述。
参照图8，在半导体封装100D中，密封物150的上表面可以是 与天线基板120的上表面共面的表面S3。在这种情况下，导电覆盖层 161可以与导电核心结构140直接接触。即使当天线基板120被小型 化以用于封装时，在功能性方面，天线基板120的尺寸也可以保持在 一定水平。在本发明构思中，由于天线基板120的厚度可以等于半导 体芯片130的最大厚度，所以当覆盖天线基板120的上部的密封物150 被抛光时，天线基板120的上表面和半导体芯片130的上表面可以同 时暴露。在这种情况下，可以提高天线基板120的性能，并且可以减 小半导体封装100D的尺寸。
图9是示出根据本发明构思的示例实施例的半导体封装100E的 截面图。在图9中，具有与图1中的附图标记相同的附图标记的组件 在技术特征方面与图1所示的组件相似，因此，将省略其描述。
参照图9，半导体封装100E可以具有设置在前重分布结构110 的第二表面S2上的半导体芯片132。例如，半导体封装100E还可以 包括分别与重分布层112连接的第二半导体芯片132和无源组件133。 第二半导体芯片132可以包括与第一半导体芯片130的IC类型不同的 IC。例如，第一半导体芯片130可以包括RFIC，第二半导体芯片132 可以包括电力管理集成电路(PMIC)。无源组件133可以向第一半导 体芯片130和/或第二半导体芯片132提供阻抗。例如，无源组件133 可以包括电容器、电感器和芯片电阻器中的至少一部分。第二半导体 芯片132和无源组件133可以由第二密封物152密封。第二密封物152 可以包括与第一密封物150相同的材料。第二半导体芯片132和无源 组件133可以通过倒装芯片接合方法安装在前重分布结构110的第二 表面S2上。
图10是示出根据本发明构思的示例实施例的半导体封装100F的 截面图。在图10中，具有与图1中的附图标记相同的附图标记的组件 在技术特征方面与图1所示的组件相似，因此，将省略其描述。
参照图10，半导体封装100F还可以包括覆盖第二密封物152的 金属膜153。金属膜153可以覆盖第二密封物152的表面并且可以连 接到重分布层112以接收接地信号，但是本公开不限于此。金属膜153 可以阻挡从第二半导体芯片132和无源组件133产生的电磁波。金属 膜153可以包括金属材料，例如，铜(Cu)、铝(Al)、银(Ag)、锡 (Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金。金属膜153 可以通过溅射工艺形成，并且可以形成为堆叠了两种或更多种不同类 型的金属材料的多层结构。
图11是示出根据本发明构思的示例实施例的半导体封装100G的 截面图。在图11中，具有与图1中的附图标记相同的附图标记的组件 在技术特征方面与图1所示的组件相似，因此，将省略其描述。
参照图11，半导体封装100G还可以包括：第二半导体芯片132， 设置在前重分布结构110的第一表面S1上，并且电连接到重分布层 112；以及无源组件133，设置在前重分布结构110的第二表面S2上， 并且电连接到重分布层112，并且导电核心结构140可以分别围绕天 线基板120、第一半导体芯片130和第二半导体芯片132，并且导电覆 盖层161可以穿过第一半导体芯片130和第二半导体芯片132中的每 一个正上方的区域。
第二半导体芯片132可以包括与第一半导体芯片130类型不同的 IC。例如，第一半导体芯片130可以包括RFIC，并且第二半导体芯片 132可以包括电力管理集成电路(PMIC)。无源组件133可以向第一 半导体芯片130和/或第二半导体芯片132提供阻抗。例如，无源组件 133可以包括电容器、电感器和芯片电阻器中的至少一部分。第二半 导体芯片132可以由第一密封物150密封，无源组件133可以由第二 密封物152密封。第二密封物152可以包括与第一密封物150相同的 材料。
导电核心结构140可以具有容纳天线基板120的第一通孔140H1、 容纳第一半导体芯片130的第二通孔140H2和容纳第二半导体芯片 132的第三通孔140H3。第一至第三通孔140H1、140H2和140H3各 自可以具有连续地围绕天线基板120、第一半导体芯片130和第二半 导体芯片132的侧壁。
导电覆盖层161可以同时覆盖第二通孔140H2和第三通孔 140H3，并且可以连接到围绕第一半导体芯片130和第二半导体芯片 132的导电核心结构140的至少一部分。导电覆盖层161可以在垂直 于前重分布结构110的第一表面S1的方向上与第一半导体芯片130 和第二半导体芯片132中的每一个的至少一部分重叠。
在示例实施例中，第一半导体芯片130和第二半导体芯片132之 间的EMI可以被导电核心结构140和导电覆盖层161阻挡。在示例实 施例中，导电覆盖层161、导电核心结构140和导电过孔162的形式 不受限制，并且图2A、图2B、图3A至图3C以及图7A至图7C所 示的形式可以以各种方式组合。
图12至图16是示意性地示出图1的半导体封装100A的制造过 程的截面图。
参照图12，首先，可以附接形成在载带10上的具有第一通孔 140H1和第二通孔140H2的导电核心结构140。第一通孔140H1和第 二通孔140H2可以通过以物理或化学方法移除导电核心结构140的一 部分来形成。例如，可以使用激光钻形成第一通孔140H1和第二通孔 140H2。
参照图13，天线基板120和半导体芯片130可以分别设置在第一 通孔140H1和第二通孔140H2中。天线基板120和半导体芯片130 可以具有与导电核心结构140的高度基本相同的高度。另外，天线基 板120和半导体芯片130可以具有彼此相同的高度。天线基板120可以包括介电层121、天线构件122、贯穿过孔123、接地构件124和导 向器构件125。天线基板120的介电层121可以包括介电常数Dk为5 或更大的陶瓷材料。半导体芯片130可以包括能够将RF信号发送给 天线基板120并且容纳来自天线基板120的RF信号的射频集成电路(RFIC)。
参照图14，可以形成用于密封导电核心结构140、天线基板120 和半导体芯片130的密封物150。密封物150可以覆盖导电核心结构 140、天线基板120和半导体芯片130的上表面和侧表面，并且可以填 充导电核心结构140的第一通孔140H1和第二通孔140H2中的每一 个。密封物150可以具有比天线基板120的介电层121相对更低的介 电常数(Dk)，并且可以是包括环氧树脂的EMC。
参照图15，在移除图14的载带10之后，可以在天线基板120的 下表面和半导体芯片130的下表面上形成前重分布结构110。前重分 布结构110可以包括：绝缘层111，覆盖天线基板120的下表面和半 导体芯片130的下表面；重分布过孔113，穿过绝缘层111；以及重分 布层112，在重分布过孔113上的沿着绝缘层111延伸。另外，可以 形成覆盖重分布层112的钝化层115。此外，重分布过孔113可以将 重分布层112连接到天线基板120的贯穿过孔123或将重分布层112 连接到半导体芯片130的连接焊盘130P。绝缘层111可以包括光敏树脂，并且可以通过光刻工艺和电镀工艺来形成重分布过孔113和重分 布层112。钝化层115可以包括阻焊剂。
参照图16，可以在密封物150上方形成后重分布结构160和绝缘 覆盖层170。后重分布结构160可以包括导电覆盖层161和导电过孔 162。导电覆盖层161可以形成在半导体芯片130的上部区域上，并且 可以不形成在天线基板120上方。可以使用激光钻等通过过孔工艺和 电镀工艺来形成导电覆盖层161和导电过孔162。导电过孔162可以 将导电覆盖层161连接到导电核心结构140，并且可以具有圆形的平 面形式。绝缘覆盖层170可以具有小于天线基板120的介电层121的 介电常数Dk的介电常数，并且可以是包含环氧树脂的ABF。同时， 在图15和图16中，示出了首先形成前重分布结构110的制造方法， 但是与此不同，图16的后重分布结构160可以在图15的前重分布结 构110之前形成。
图17至图20是示出根据本发明构思的各种示例性实施例的半导 体封装的平面图。在图17至图20中，示出了根据各种示例实施例的 与半导体封装的图3A相对应的切割横截面。同时，在图17至图20 中，省略了围绕半导体芯片的导电过孔(图3A中的“162”)的平面形 式。
参照图17，在根据示例实施例的半导体封装100H中，导电核心 结构140内部的第一通孔140H1和第二通孔140H2之间的设置关系以 及天线基板120与半导体芯片130之间的设置关系可以根据设计而变 化。例如，如根据图3A中的示例实施例所示，可以在水平方向上设 置具有基本相同的竖直宽度的第一通孔140H1和第二通孔140H2，使 得竖直宽度均匀地对准。然而，根据图17所示的另一示例实施例，可 以在竖直方向上设置具有不同水平宽度的第一通孔140H1和第二通孔 140H2。可以修改第一通孔140H1和第二通孔140H2之间的设置关系， 而与通孔的形状无关。
参照图18，根据示例实施例的半导体封装100I可以包括多个天 线基板120-1、120-2、120-3和120-4。可以将多个天线基板120-1、 120-2、120-3和120-4设置为围绕半导体芯片130。导电核心结构140 可以具有容纳多个天线基板120-1、120-2、120-3和120-4中的每一个 天线基板的多个通孔H1、H2、H3和H4。
参照图19，根据示例实施例的半导体封装100J可以包括多个天 线基板120-1、120-2、120-3、120-4、120-5、120-6、120-7和120-8。 多个天线基板120-1、120-2、120-3、120-4、120-5、120-6、120-7和 120-8可以设置为围绕半导体芯片130。导电核心结构140可以具有容 纳多个天线基板120-1、120-2、120-3、120-4、120-5、120-6、120-7 和120-8中的每一个天线基板的多个通孔H1、H2、H3、H4、H5、H6、 H7和H8。
同时，根据如图20所示的另一示例实施例，在半导体封装100K 中，多个天线基板120-1、120-2、120-3、120-4、120-5以及120-6、 120-7、120-8可以以圆形形状围绕半导体芯片130，并且相应地，导 电核心结构140的外部轮廓可以形成为圆形形状。天线基板和半导体 芯片的数量可以小于或大于附图中所示的数量，并且导电核心结构的 形状也可以根据天线基板和半导体芯片的布置进行修改。
如上所述，根据本发明构思的示例实施例，通过引入围绕半导体 芯片或/和天线基板的导电核心结构以及半导体芯片上方的导电覆盖 层，可以提供一种半导体封装，该半导体封装包括发送并容纳RF信 号的天线，并且具有最小化的尺寸以及优异的EMI屏蔽和散热性能。
另外，通过使用半导体封装的重分布层来连接天线和半导体芯 片，可以提供一种半导体封装，该半导体封装具有天线与半导体芯片 之间的减小的信号损耗并具有改善的SI和PI。
在此，下侧、下部、下表面等用于指相对于附图的截面朝向扇出 半导体封装的安装表面的方向，而上侧、上部、上表面等用于指与该 方向相反的方向。然而，为了便于解释而定义这些方向，并且权利要 求不受上述限定的方向的特别限制。
在说明书中，组件与另一组件的“连接”的含义包括通过粘合层的 间接连接以及两个组件之间的直接连接。另外，“电连接”在概念上包 括物理连接和物理断开。可以理解的是，当用诸如“第一”和“第二”之 类的术语来指代元件时，该元件不限于此。它们可以仅用于将元件与 其他元件区分开，而可以不限制元件的顺序或重要性。在一些情况下， 在不脱离本文所附权利要求的范围的情况下，第一元件可以被称为第 二元件。类似地，第二元件也可以被称为第一元件。
在本文中使用的术语“示例实施例”不指相同的示例实施例，并且 被提供以强调与另一示例实施例的特定特征或特性不同的特定特征或 特性。然而，本文提供的示例实施例被认为能够通过整体或部分地彼 此组合来实现。例如，在特定示例实施例中描述的一个元件，即使未 在另一示例实施例中进行描述，也可以理解为与另一示例实施例有关 的描述，除非在其中提供相反或矛盾的描述。
本文中所使用的术语仅被用于描述示例实施例，而不是为了限制 本公开。在这种情况下，单数形式包括复数形式，除非上下文另有说 明。
虽然以上已经示出并描述了示例实施例，但是本领域技术人员将 清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况 下，可以进行修改和改变。

Claims (20)

1.一种半导体封装，包括：
前重分布结构，具有第一表面和与所述第一表面相对的第二表面，所述前重分布结构包括重分布层；
天线基板，设置在所述前重分布结构的第一表面上，所述天线基板包括介电层、设置在所述介电层中的多个天线构件、以及将所述多个天线构件分别连接到所述重分布层的多个贯穿过孔；
半导体芯片，设置在所述前重分布结构的第一表面上，所述半导体芯片具有连接焊盘，所述连接焊盘通过所述重分布层电连接到所述多个天线构件；
导电核心结构，设置在所述前重分布结构的第一表面上，所述导电核心结构具有其中设置有所述天线基板的第一通孔和其中设置有所述半导体芯片的第二通孔；
密封物，密封所述天线基板、所述半导体芯片和所述导电核心结构中的每一个的至少一部分；
后重分布结构，配置为暴露所述天线基板并覆盖所述半导体芯片的上部，所述后重分布结构包括：导电覆盖层，在所述半导体芯片的上部上方设置在所述密封物上；以及导电过孔，所述导电过孔穿过所述密封物并将所述导电覆盖层连接到所述导电核心结构；
绝缘覆盖层，设置为覆盖所述密封物和所述后重分布结构；以及
多个连接凸块，设置在所述前重分布结构的第二表面上，并电连接到所述重分布层。
2.根据权利要求1所述的半导体封装，其中，所述第一通孔和所述第二通孔具有分别连续地围绕所述天线基板和所述半导体芯片的侧壁。
3.根据权利要求1所述的半导体封装，其中，所述导电覆盖层的最大宽度大于所述第二通孔的最大宽度。
4.根据权利要求1所述的半导体封装，其中，所述天线基板的高度等于所述半导体芯片的高度，以及
所述导电核心结构的高度等于或大于所述天线基板的高度和所述半导体芯片的高度。
5.根据权利要求1所述的半导体封装，其中，所述天线基板的高度为800μm或更小。
6.根据权利要求1所述的半导体封装，其中，所述导电覆盖层具有在垂直于所述前重分布结构的第一表面的方向上与所述第二通孔完全重叠的板的形式。
7.根据权利要求1所述的半导体封装，其中，所述导电覆盖层具有在垂直于所述前重分布结构的第一表面的方向上与所述第二通孔的一部分重叠的多条迹线的形式。
8.根据权利要求1所述的半导体封装，其中，所述导电核心结构具有彼此间隔开的多个柱的形式或一体地延伸的壁的形式。
9.根据权利要求1所述的半导体封装，其中，所述导电过孔具有连续围绕所述第二通孔的沟槽的形式。
10.根据权利要求1所述的半导体封装，其中，所述导电过孔具有不连续地围绕所述第二通孔的岛的形式。
11.根据权利要求1所述的半导体封装，其中，所述天线基板的介电层和所述密封物包括不同的材料，以及
所述天线基板的介电层包括玻璃、陶瓷或硅中的至少一种。
12.一种半导体封装，包括：
前重分布结构，具有第一表面和与所述第一表面相对的第二表面，所述前重分布结构包括重分布层；
天线基板，设置在所述前重分布结构的第一表面上，所述天线基板包括介电层和所述介电层中的多个天线构件；
第一半导体芯片，设置在所述前重分布结构的第一表面上，所述第一半导体芯片通过所述重分布层电连接到所述多个天线构件；
密封物，密封所述天线基板和所述第一半导体芯片中的每一个的至少一部分；以及
导电覆盖层，设置在所述第一半导体芯片和所述密封物上，
其中，所述导电覆盖层在垂直于所述前重分布结构的第一表面的方向上与所述第一半导体芯片的至少一部分重叠。
13.根据权利要求12所述的半导体封装，其中，所述半导体封装还包括：第二半导体芯片，设置在所述前重分布结构的第一表面上，所述第二半导体芯片电连接到所述重分布层；
导电核心结构，设置在所述前重分布结构的第一表面上，并且围绕所述天线基板、所述第一半导体芯片和所述第二半导体芯片中的每一个；以及
无源组件，设置在所述前重分布结构的第二表面上，并且电连接到所述重分布层，
其中，所述导电覆盖层在垂直于所述前重分布结构的第一表面的方向上与所述第一半导体芯片和所述第二半导体芯片中的每一个的至少一部分重叠。
14.根据权利要求12所述的半导体封装，其中，所述半导体封装还包括设置在所述前重分布结构的第二表面上的第二半导体芯片和无源组件，所述第二半导体芯片和所述无源组件电连接到所述重分布层。
15.根据权利要求12所述的半导体封装，其中，所述半导体封装还包括绝缘覆盖层，所述绝缘覆盖层被设置为覆盖所述密封物和所述导电覆盖层，
其中，所述绝缘覆盖层的介电常数低于所述天线基板的介电层的介电常数。
16.根据权利要求12所述的半导体封装，其中，所述天线基板的介电层的介电常数大于所述密封物的介电常数。
17.根据权利要求12所述的半导体封装，其中，所述半导体封装还包括设置在所述前重分布结构的第二表面上的连接器或多个连接凸块，其中，所述连接器或所述多个连接凸块电连接到所述重分布层。
18.一种半导体封装，包括：
前重分布结构，包括重分布层；
天线基板，设置在所述前重分布结构上，所述天线基板包括介电层以及所述介电层中的多个天线构件；
半导体芯片，设置在所述前重分布结构上，并通过所述重分布层连接到所述多个天线构件；
核心结构，设置在所述前重分布结构上并围绕所述半导体芯片；以及
导电覆盖层，设置在所述半导体芯片上并连接到所述核心结构，
其中，所述导电覆盖层在垂直于所述前重分布结构的上表面的方向上不与所述天线基板重叠。
19.根据权利要求18所述的半导体封装，其中，所述半导体封装还包括从所述导电覆盖层的下表面朝向所述核心结构的上表面延伸的第一导电过孔、以及从所述导电覆盖层的下表面朝向所述半导体芯片的上表面延伸的第二导电过孔。
20.根据权利要求18所述的半导体封装，其中，所述半导体封装还包括密封物，所述密封物密封所述天线基板、所述半导体芯片和所述核心结构中的每一个的至少一部分，
其中，所述密封物的上表面与所述天线基板的上表面共面，以及
所述导电覆盖层与所述核心结构直接接触。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022154499A (ja) * 2021-03-30 2022-10-13 Tdk株式会社 アンテナモジュール
US20230018781A1 (en) * 2021-07-15 2023-01-19 Dell Products L.P. Information handling system docking station glass housing having an integrated antenna
US11935824B2 (en) * 2021-09-29 2024-03-19 Microchip Technology Incorporated Integrated circuit package module including a bonding system

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378383B2 (en) * 2009-03-25 2013-02-19 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer between stacked semiconductor die
SG183648A1 (en) 2011-02-28 2012-09-27 Agency Science Tech & Res A wafer level package and a method of forming the same
US9711465B2 (en) 2012-05-29 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna cavity structure for integrated patch antenna in integrated fan-out packaging
US9252491B2 (en) 2012-11-30 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Embedding low-k materials in antennas
US9431369B2 (en) 2012-12-13 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Antenna apparatus and method
US9166284B2 (en) 2012-12-20 2015-10-20 Intel Corporation Package structures including discrete antennas assembled on a device
US8983967B2 (en) * 2013-03-15 2015-03-17 Datadirect Networks, Inc. Data storage system having mutable objects incorporating time
US9461355B2 (en) 2013-03-29 2016-10-04 Intel Corporation Method apparatus and material for radio frequency passives and antennas
US9693461B2 (en) 2014-04-16 2017-06-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Magnetic-core three-dimensional (3D) inductors and packaging integration
US9859245B1 (en) * 2016-09-19 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with bump and method for forming the same
US10163824B2 (en) 2016-12-02 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US10354964B2 (en) 2017-02-24 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated devices in semiconductor packages and methods of forming same
US10460987B2 (en) * 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof
KR101872644B1 (ko) * 2017-06-05 2018-06-28 삼성전기주식회사 팬-아웃 반도체 장치
KR102028714B1 (ko) 2017-12-06 2019-10-07 삼성전자주식회사 안테나 모듈 및 안테나 모듈 제조 방법
US11005155B2 (en) * 2018-03-08 2021-05-11 Sony Corporation Microwave antenna apparatus and package
US11502402B2 (en) * 2019-03-15 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated patch antenna having insulating substrate with antenna cavity and high-K dielectric
US11133273B2 (en) * 2019-12-17 2021-09-28 Nxp Usa, Inc. Semiconductor device with waveguide and method therefor
KR20230011050A (ko) * 2021-07-13 2023-01-20 삼성전기주식회사 안테나 장치

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