KR20230013377A - 반도체 패키지 - Google Patents

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KR20230013377A
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이용군
강명삼
고영찬
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Abstract

본 발명의 일 실시예는, 제1 면, 상기 제1 면의 반대에 위치한 제2 면, 및 상기 제1 및 제2 면 사이의 측면을 갖고, 유전층, 상기 유전층 내에서 상기 제1 면을 통해서 신호를 송신 및 수신하도록 구성된 안테나 부재, 상기 안테나 부재로부터 상기 제2 면을 향해서 연장되는 연결 비아, 및 상기 유전층 내에서 상기 제2 면에 인접하게 배치되고, 상기 안테나 부재 및 상기 연결 비아와 이격되는 접지 부재를 포함하는 안테나 구조체; 상기 안테나 구조체의 상기 측면을 둘러싸는 프레임; 상기 안테나 구조체 및 상기 프레임의 적어도 일부를 덮는 제1 봉합재; 상기 제2 면 상에 배치되고, 상기 안테나 구조체 및 상기 프레임과 접하는 절연층, 및 상기 절연층 내에서 상기 접지 부재 및 상기 연결 비아에 전기적으로 연결되도록 구성되는 재배선 도체를 포함하는 재배선 구조체; 상기 재배선 구조체 상에 배치되고, 상기 재배선 도체를 통해서 상기 안테나 부재와 전기적으로 연결되는 제1 반도체 칩; 상기 재배선 구조체 상에서 상기 제1 반도체 칩을 봉합하는 제2 봉합재; 및 상기 제2 봉합재의 표면을 둘러싸는 차폐층을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
5세대(5G) 통신을 포함하는 밀리미터웨이브(mmWave) 통신과 관련하여, 5G 통신에 필요한 안테나와 다른 전자 부품들(예, RFIC, PMIC, 수동 부품 등)이 일체화되고, 고주파 신호의 손실이 최소화된 반도체 패키지의 개발이 요구된다.
본 발명이 해결하고자 하는 과제 중 하나는, 안테나와 RFIC 사이의 전송손실이 감소된 반도체 패키지를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 제1 면, 상기 제1 면의 반대에 위치한 제2 면, 및 상기 제1 및 제2 면 사이의 측면을 갖고, 유전층, 상기 유전층 내에서 상기 제1 면을 통해서 신호를 송신 및 수신하도록 구성된 안테나 부재, 상기 안테나 부재로부터 상기 제2 면을 향해서 연장되는 연결 비아, 및 상기 유전층 내에서 상기 제2 면에 인접하게 배치되고, 상기 안테나 부재 및 상기 연결 비아와 이격되는 접지 부재를 포함하는 안테나 구조체; 상기 안테나 구조체의 상기 측면을 둘러싸는 프레임; 상기 안테나 구조체 및 상기 프레임의 적어도 일부를 덮는 제1 봉합재; 상기 제2 면 상에 배치되고, 상기 안테나 구조체 및 상기 프레임과 접하는 절연층, 및 상기 절연층 내에서 상기 접지 부재 및 상기 연결 비아에 전기적으로 연결되도록 구성되는 재배선 도체를 포함하는 재배선 구조체; 상기 재배선 구조체 상에 배치되고, 상기 재배선 도체를 통해서 상기 안테나 부재와 전기적으로 연결되는 제1 반도체 칩; 상기 재배선 구조체 상에서 상기 제1 반도체 칩을 봉합하는 제2 봉합재; 및 상기 제2 봉합재의 표면을 둘러싸는 차폐층을 포함하는 반도체 패키지를 제공한다.
또한, 제1 면, 상기 제1 면의 반대에 위치한 제2 면, 및 상기 제1 및 제2 면 사이의 측면을 갖고, 유전층, 상기 제1 면을 통해서 신호를 송신 및 수신하도록 구성된 안테나 부재, 상기 안테나 부재로부터 상기 제2 면을 향해서 연장되는 연결 비아, 및 상기 유전층 내에서 상기 제2 면에 인접하게 배치되고, 상기 안테나 부재 및 상기 연결 비아와 이격되는 접지 부재를 포함하는 안테나 구조체; 상기 제2 면 상에 배치되고, 상기 유전층과 접하는 절연층, 및 상기 절연층 내에서 상기 접지 부재 및 상기 연결 비아에 전기적으로 연결되도록 구성되는 재배선 도체를 포함하는 재배선 구조체; 상기 안테나 구조체의 상기 제1 면 및 상기 측면을 덮는 제1 봉합재; 상기 안테나 구조체와 반대의 상기 재배선 구조체 상에 배치되고, 상기 재배선 도체에 전기적으로 연결되는 반도체 칩; 및 상기 반도체 칩을 봉합하는 제2 봉합재를 포함하고, 상기 재배선 구조체는 상기 제2 면에 수직한 방향으로 상기 안테나 구조체와 중첩되는 팬-인 영역 및 상기 팬-인 영역의 외측으로 연장된 팬-아웃 영역을 갖는 반도체 패키지를 제공한다.
또한, 제1 면, 상기 제1 면의 반대에 위치한 제2 면, 및 상기 제1 및 제2 면 사이의 측면을 갖고, 유전층, 상기 제1 면을 통해서 신호를 송신 및 수신하도록 구성된 안테나 부재, 상기 안테나 부재로부터 상기 제2 면을 향해서 연장되는 연결 비아, 및 상기 유전층 내에서 상기 제2 면에 인접하게 배치되고, 상기 안테나 부재 및 상기 연결 비아와 이격되는 접지 부재를 포함하는 안테나 구조체; 상기 제2 면 상에 배치되고, 상기 유전층 상에 배치된 절연층, 상기 절연층 상의 재배선 패턴, 및 상기 절연층을 관통하여 상기 재배선 패턴을 상기 접지 부재 및 상기 안테나 부재에 전기적으로 연결하는 재배선 비아를 포함하는 재배선 구조체; 및 상기 안테나 구조체와 반대의 상기 재배선 구조체 상에 배치되고, 상기 재배선 패턴에 전기적으로 연결되는 제1 및 제2 반도체 칩을 포함하고, 상기 연결 비아는 서로 대향하는 측면들이 실질적으로 평행하게 연장된 형상을 갖고, 상기 재배선 비아는 서로 대향하는 측면들이 상기 제2 면을 향해서 테이퍼진 형상을 갖는 반도체 패키지를 제공한다.
본 발명의 실시예들에 따르면, 안테나와 RFIC의 전송라인을 미세 패턴으로 형성함으로써, 안테나와 RFIC 사이의 전송손실이 감소된 반도체 패키지를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이고, 도 1b 및 1c는 각각 도 1a의 반도체 패키지의 상면 및 하면을 도시하는 평면도이다.
도 2는 도 1a의 A 영역을 도시하는 부분확대도이다.
도 3은 재배선 패턴의 표면 조도(Ra)에 따른 주파수에 대한 S-파라미터를 나타내는 그래프이다.
도 4a는 도 2의 일부 요소들의 결합 관계를 도시하는 사시도이고, 도 4b는 솔더 접합 구조에서 패드부의 크기에 따른 주파수에 대한 S-파라미터를 나타내는 그래프이다.
도 5a 및 5b는 각각 본 발명에 적용 가능한 안테나 구조체의 일례를 도시하는 사시도이다.
도 6은 유전상수(Dk)에 따른 유전정접(Df)에 대한 안테나 이득을 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 10a 내지 10e는 도 1a의 반도체 패키지의 제조 과정을 설명하기 위해서 공정 순서에 따라 도시된 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지가 전자기기에 실장된 상태를 도시하는 사용상태도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지(100A)를 도시하는 단면도이고, 도 1b 및 1c는 각각 도 1a의 반도체 패키지(100A)의 상면 및 하면을 도시하는 평면도이다.
도 1a 내지 1c를 참조하면, 일 실시예의 반도체 패키지(100A)는 프레임(110), 안테나 구조체(120), 제1 및 제2 봉합재(131, 132), 재배선 구조체(140), 적어도 하나의 반도체 칩(151, 152), 및 차폐층(170)을 포함할 수 있다. 또한, 실시예에 따라서, 수동 소자(160) 및 커넥터(180)를 더 포함할 수 있다. 일 실시예에서, 안테나 구조체(120)는 팬-아웃 형태로 패키징되고, 고주파 신호를 안테나 구조체(120)에 송신하거나 안테나 구조체(120)로부터 수신하는 제1 반도체 칩(151)(예를 들어, RFIC)이 반도체 패키지(100A)의 재배선 구조체(140) 상에 표면 실장됨으로써, 안테나 구조체(120)와 반도체 칩(151) 사이의 전송라인(예를 들어, 피드(feed) 라인)이 미세 피치의 재배선 도체(146)로 구성될 수 있다. 따라서, 반도체 패키지(100A)의 두께를 줄이고, 안테나 구조체(120)와 제1 반도체 칩(151) 사이의 전송라인의 길이를 최소화할 수 있다. 또한, 미세 피치의 전송라인에 의해서, 안테나 구조체(120)와 반도체 칩(151) 사이에서 고주파 신호(예를 들어, 밀리미터웨이브 신호)의 전송손실이 감소될 수 있다. 이에 대해서는, 도 2를 참조하여 후술한다.
프레임(110)은 안테나 구조체(120)의 측면(120S)을 둘러싸도록 재배선 구조체(140) 상에 배치될 수 있다. 예를 들어, 프레임(110)은 안테나 구조체(120)를 수용하는 관통홀(110H)을 가질 수 있다. 프레임(110)은 재배선 구조체(140)의 팬-아웃 영역(FO) 내에 배치되어 반도체 패키지(100A)의 강성을 향상시키고 워피지(warpage)를 제어할 수 있다. 여기서, 팬-아웃 영역(FO)은 수직 방향(Z축 방향)으로 안테나 구조체(120)와 중첩되지 않는 영역으로 정의될 수 있다. 프레임(110)은 도 1c에 도시된 것과 같이, 안테나 구조체(120)의 측면(120S)을 연속적으로 둘러싸는 형태를 가질 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라서, 안테나 구조체(120)의 주변에는 서로 이격된 복수의 프레임들이 배치될 수도 있다. 프레임(110)은 절연물질을 포함할 수 있다. 상기 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등에 함침된 물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
또한, 프레임(110)은 제1 봉합재(131)의 두께 균일성을 확보하여 제1 봉합재(131)의 두께를 최소화할 수 있다. 예를 들어, 프레임(110)은 안테나 구조체(120)와 실질적으로 동일한 높이를 가질 수 있다. 일 예로, 프레임(110)은 안테나 구조체(120)의 측면(110S)의 Z축 방향으로의 높이와 실질적으로 동일한 높이(110h)를 가질 수 있다. 여기서, "실질적으로 동일"이란, 제1 봉합재(131)의 형성 과정(예를 들어, 몰딩 공정)에서 안테나 구조체(120)의 상부(팬-인 영역) 및 그 주변(팬-아웃 영역)의 몰딩 수지의 두께 균일도를 확보할 수 있는 수준을 의미한다. 따라서, 프레임(110)의 높이(110h)가 안테나 구조체(120)의 측면(110S)의 높이보다 다소 작거나 큰 경우를 포함하는 것으로 이해할 수 있다. 예를 들어, 안테나 구조체(120)의 측면(110S)의 높이는 약 0.1mm 이상, 예를 들어, 약 0.1mm 내지 3mm, 약 0.2mm 내지 약 2mm, 약 0.3mm 내지 약 1mm, 약 0.5mm 내지 약 1mm 등의 범위를 가질 수 있다.
안테나 구조체(120)는 제1 면(S1), 제1 면(S1)의 반대에 위치한 제2 면(S2), 및 제1 면(S1)및 제2 면(S2) 사이의 측면(110S)을 갖고, 유전층(121), 유전층(121) 내에서 제1 면(S1)을 통해서 신호(예를 들어, RF 신호)를 송신 및 수신하도록 구성된 안테나 부재(122), 안테나 부재(122)로부터 제2 면(S2)을 향해서 연장되는 연결 비아(123), 및 유전층(121) 내에서 제2 면(S2)에 인접하게 배치되고, 안테나 부재(122) 및 연결 비아(123)와 이격되는 접지 부재(124)를 포함할 수 있다. 안테나 구조체(120)는 고주파 신호(예를 들어, 밀리미터웨이브 신호)를 송신 및 수신할 수 있도록 구성될 수 있다. 본 발명은, 포토리소그래피 공정을 이용하여 안테나 구조체(120)를 재배선하는 재배선 구조체(140)를 형성함으로써, 안테나 구조체(120)와 제1 반도체 칩(151) 사이의 전송라인을 미세 피치의 재배선 도체(146)로 구성할 수 있고, 결과적으로 고주파 전류의 표피 효과(skin effect)에 의한 전송손실을 최소화할 수 있다. 안테나 구조체(120)의 유전층(121)은 전송손실을 최소화하기 위해서 약 6 이상의 유전상수(Dk)를 가질 수 있다. 안테나 구조체(120)의 각 구성 요소들에 대해서는 도 5a 및 5b를 참조하여 후술한다.
제1 및 제2 봉합재(131, 132)는 각각 재배선 구조체(140)의 하면 및 상면에 배치되며, 제1 봉합재(131)는 안테나 구조체(120) 및 프레임(110)의 적어도 일부를 덮고, 제2 봉합재(132)는 적어도 하나의 반도체 칩(151, 152) 및 수동 소자들(160)을 봉합할 수 있다. 제1 및 제2 봉합재(131, 132)는 절연 물질, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 또는/및 유리섬유 등에 함침된 물질, 예를 들어, 프리프레그, ABF, FR-4, BT, EMC(Epoxy Molding Compound) 등을 포함할 수 있다. 제1 및 제2 봉합재(131, 132)는 서로 다른 종류의 절연 물질을 포함할 수 있다. 예를 들어, 제1 봉합재(131)는 ABF를 포함하고, 제2 봉합재(132)는 EMC를 포함할 수 있다. 일 실시예에서, 안테나 구조체(120)의 주변에 프레임(110)이 배치되어 제1 봉합재(131)의 두께 균일성을 확보할 수 있고, 따라서, 안테나 구조체(120)의 신호 방사면(예를 들어, 제1 면(S1))을 덮는 제1 봉합재(131)의 커버 영역의 두께(131h)를 최소화할 수 있다. 예를 들어, 제1 봉합재(131)는 안테나 구조체(120)의 제1 면(S1)을 덮는 커버 영역을 가지며, 커버 영역은 제1 면(S1)에 수직한 방향으로 약 50㎛ 이하, 예를 들어, 약 10㎛ 내지 약 50㎛, 약 10㎛ 내지 약 40㎛, 약 20㎛ 내지 약 40㎛ 범위 등의 높이(131h)를 가질 수 있다. 제1 및 제2 봉합재(131, 132)는 안테나 구조체(120)의 유전층(121) 대비 상대적으로 낮은 유전상수(Dk)를 가질 수 있다.
재배선 구조체(140)는 안테나 구조체(120)의 제2 면(S1) 상에 배치되고, 절연층(141), 및 절연층(141) 내에서 접지 부재(124) 및 연결 비아(123)에 전기적으로 연결되도록 구성되는 재배선 도체(146)를 포함할 수 있다. 본 발명에서, 재배선 구조체(140) 또는 재배선 도체(146)는 포토리소그래피 공정을 이용하여 형성되기 때문에, 고유전 물질 및 도전성 페이스트를 소성 가공하여 형성되는 안테나 구조체(120)의 안테나 부재(122) 및 연결 비아(123)와 비교하여, 미세 피치로 형성될 수 있으며, 결과적으로 전송 라인에서의 손실을 감소시킬 수 있다.
절연층(141)은 안테나 구조체(120)의 유전층(121), 프레임(110) 및 제1 봉합재(131)와 직접 접하며, 서로 같거나 다른 종류의 절연 물질이 포함된 복수의 층을 포함할 수 있다. 예를 들어, 절연층(141)은 적어도 한 층 이상의 빌드업 절연층(141a) 및 빌드업 절연층(141a) 상의 최외측 절연층(141b)을 포함할 수 있다. 절연층(141)은 열경화성 수지, 열가소성 수지, 프리프레그, ABF, FR-4, BT, 또는 PID(Photoimageble Dielectric)와 같은 감광성 수지를 포함할 수 있다. 예를 들어, 빌드업 절연층(141a)은 PID를 포함하고, 최외측 절연층(141b)은 ABF를 포함할 수 있다. 절연층(141)이 PID를 포함하는 경우, 상술한 다른 물질들이 포함된 것보다 절연층(141)을 얇게 형성할 수 있으며, 재배선 패턴(142) 및 재배선 비아(143)를 더욱 미세하게 형성할 수 있다. 절연층(141)은 안테나 구조체(120)의 유전층(121)의 유전상수(Dk) 보다 작은 유전상수(Dk)를 가질 수 있다. 예를 들어, 절연층(141)은 약 5 이하의 유전상수(Dk) 및 약 0.05 이하의 유전정접(Df)을 가질 수 있다. 예를 들어, 절연층(141)은 유전상수(Dk)가 약 1 내지 약 5, 약 2 내지 약 5, 약 3 내지 약 4 등의 범위를 가지고, 유전정접(Df)이 약 0.05 내지 약 0.01, 약 0.04 내지 약 0.01, 약 0.03 내지 약 0.01 등의 범위를 갖는 절연 물질을 포함할 수 있다. 또한, 절연층(141)이 다층인 경우, 공정에 따라서 서로 다른 레벨의 절연층들(141) 간의 경계가 불분명할 수도 있다.
재배선 도체(146)는 실질적으로 안테나 구조체(120)의 안테나 부재(122) 및 적어도 하나의 반도체 칩(151, 152)의 접속 패드(151P, 152P)를 재배선하고, 안테나 부재(122)와 제1 반도체 칩(151)(예를 들어, RFIC) 사이의 신호 전달 경로를 제공할 수 있다. 안테나와 RFIC의 연결에 반도체 패키지의 미세 배선을 이용하는 경우, 안테나와 RFIC 사이의 신호 손실이 감소되고 SI(Signal Integrity) 및 PI(Power Integrity)가 향상될 수 있다. 일례로, 재배선 도체(146)는 절연층(141) 상의 재배선 패턴(142), 절연층(141)을 관통하여 재배선 패턴(142)을 접지 부재(124) 및 안테나 부재(122)에 전기적으로 연결하거나, 서로 다른 레벨의 재배선 패턴(142)에 전기적으로 연결하는 재배선 비아(143)를 포함할 수 있다. 또한, 재배선 도체(146)는 최외측 절연층(141b) 상에서 연결 범프(CB)와 접촉하는 UBM 패드(144), 최외측 절연층(141b)을 관통하여 UBM 패드(144)를 재배선 패턴(142) 또는 패드부(도 4a의 '142P')에 연결하는 UBM 비아(145)를 더 포함할 수 있다. UBM 패드(144) 및 UBM 비아(145)는 최외측 절연층(141b) 상에 또는 내에 형성되어 연결 범프(CB)와 접촉하는 재배선 도체(146)의 일부를 구분하기 위한 용어이며, 실시예에 따라서 재배선 패턴(142) 및 재배선 비아(143)와 동일하거나 유사한 특징을 가질 수 있다. 재배선 도체(146)는 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함하는 금속 물질을 포함할 수 있다. 재배선 도체(146)는 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들어, 그라운드 패턴, 파워 패턴, 신호 패턴을 포함할 수 있다. 재배선 비아(143)는 비아홀의 내부에 금속 물질이 충전된 필드(filled) 비아 또는 비아홀의 내벽을 따라 금속 물질이 형성된 컨포멀(conformal) 비아일 수 있다.
상술한 바와 같이, 본 발명은, 안테나 부재(122)와 제1 반도체 칩(151)(예를 들어, RFIC) 사이의 전송 라인을 미세 피치로 구현하기 위해서 포토리소그래피 공정을 이용하여 재배선 도체(146)를 형성하기 때문에, 재배선 구조체(140)의 재배선 비아(143)는 소성 공정으로 형성된 안테나 구조체(120)의 연결 비아(123)와 다른 형태를 가질 수 있다. 예를 들어, 연결 비아(123)는 서로 대향하는 측면들이 실질적으로 평행하게 연장된 형상(예를 들어, 포스트 형상)을 갖고, 재배선 비아(143)는 서로 대향하는 측면들이 제2 면(S2)을 향해서 테이퍼진 형상을 가질 수 있다.
적어도 하나의 반도체 칩(151, 152)은 안테나 구조체(120)와 반대의 재배선 구조체(140) 상에 배치되고, 재배선 도체(146)를 통해서 안테나 부재(122)와 전기적으로 연결되는 제1 반도체 칩(151), 및 재배선 도체(146)를 통해서 제1 반도체 칩(151)에 전기적으로 연결되는 제2 반도체 칩(152)을 포함할 수 있다. 예를 들어, 제1 반도체 칩(151)은 RF 신호를 안테나 구조체(120)로 전달하고 안테나 구조체(120)로부터 RF 신호를 전달받을 수 있는 RFIC(Radio-Frequency Integrated Circuit) 칩을 포함하고, 제2 반도체 칩(152)은 제1 반도체 칩(151)에 공급되는 전원을 제어하는 PMIC(Power Management Integrated Circuit) 칩을 포함할 수 있다. 제1 및 제2 반도체 칩들(151, 152)은 재배선 구조체(140) 상에 표면 실장되고, 제2 봉합재(132)에 의해 봉합될 수 있다. 예를 들어, 제1 및 제2 반도체 칩들(151, 152)은 연결 범프(CB)를 통해서 재배선 도체(146)에 전기적으로 연결될 수 있다. 연결 범프(CB)는 저융점 금속, 예를 들면, 주석(Sn)이나 주석(Sn)을 포함하는 합금(Sn-Ag-Cu)을 포함할 수 있다. 연결 범프(CB)는 랜드(land), 볼(ball), 또는 핀(pin) 형태일 수 있다. 예를 들어, 연결 범프(CB)는 구리 필라(pillar) 또는 솔더볼(Solder ball)일 수 있다.
수동 소자(160)는 재배선 구조체(140) 상에서 제1 및 제2 반도체 칩(151, 152)과 인접하게 배치되고, 재배선 도체(146)를 통해서 제1 및 제2 반도체 칩(151, 152)과 전기적으로 연결될 수 있다. 수동 소자(160)는 필요에 따라 복수의 수동 소자들(160)로 제공될 수 있다. 수동 소자(160)는 제1 반도체 칩(151) 및/또는 제2 반도체 칩(152)로 임피던스를 제공할 수 있다. 예를 들어, 수동 소자(160)는 캐패시터, 인덕터, 칩저항기 중 적어도 일부를 포함할 수 있다. 수동 소자(160)는 제1 및 제2 반도체 칩(151, 152)과 마찬가지로 재배선 구조체(140) 상에 표면 실장되고, 제2 봉합재(132)에 의해 봉합될 수 있다.
차폐층(170)은 제2 봉합재(132)의 표면 또는 외면을 둘러싸며, 제2 봉합재(132) 내부의 전자 부품들을 외부 전자파로부터 보호할 수 있다. 차폐층(170)은 재배선 구조체(140)의 접지 패턴(144G)과 연결되어 그라운드 신호를 인가받을 수 있다. 예를 들어, 차폐층(170)과 접촉된 접지 패턴(144G)은 도시되지 도면에 않은 영역에서 재배선 도체(146)와 연결될 수 있다. 차폐층(170)은 철(Fe), 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 차폐층(170)은 단층 또는 다층의 금속 물질층을 포함할 수 있다. 예를 들어, 차폐층(170)은 SUS(Stainless Use Steel) 및 구리를 포함하는 2중층이거나 SUS, 구리, 및 SUS가 상기 제2 봉합재(132)의 표면에서부터 순차적으로 적층된 3중층일 수 있다.
커넥터(180)는 반도체 패키지(100A)를 외부 장치와 연결하기 위한 것으로, 재배선 구조체(140) 상에서 제2 봉합재(132) 및 차페층(170)과 이격되고, 재배선 도체(146)를 통해서 제1 및 제2 반도체 칩(151, 152)과 전기적으로 연결될 수 있다. 커넥터(180)는 케이블(예: 동축케이블, 연성PCB)의 접속을 위한 구조를 가질 수 있다. 커넥터(180)는 케이블로부터 IF 신호, 기저대역(baseband) 신호 및/또는 전원을 제공받거나 IF 신호 및/또는 기저대역 신호를 케이블로 제공할 수 있다. 커넥터(180)는 재배선 구조체(140) 상에 표면 실장될 수 있다.
이하, 도 2 내지 4b를 참조하여, 전송손실을 감소시키기 위한 재배선 도체(146)의 구체적인 특징에 대하여 설명한다.
도 2는 도 1a의 A 영역을 도시하는 부분확대도이고, 도 3은 재배선 패턴(142)의 표면 조도(Ra)에 따른 주파수(Freq)에 대한 S-파라미터(S21)를 나타내는 그래프이다. 도 3은 표면 조도(Ra) 1, 0.6, 0.2, 0.1, 0.01, 및 0에서 주파수(Freq) 증가에 따른 S-파라미터(S21) 값의 변화를 나타낸 그래프이다(특정 조건의 전송라인 기준). S-파라미터(S21)는 입력신호와 출력신호의 비를 의미하며, S-파라미터(S21)가 음의 값으로 커질수록 전송손실률(이하, "S21")이 증가하는 것으로 이해될 수 있다.
도 2 및 3을 참조하면, 일 실시예에서, 제1 반도체 칩(151)과 연결 비아(123) 사이의 전송라인(FL)을 구성하는 재배선 도체(146)는 절연층(141) 상에 배치된 재배선 패턴(142) 및 절연층(141)을 관통하여 재배선 패턴(142)과 연결 비아(123)를 전기적으로 연결하는 재배선 비아(143)를 포함하고, 이때, 재배선 패턴(142)은 약 0.1㎛ 이하, 예를 들어, 0.001㎛ 내지 0.1㎛, 0.01㎛ 내지 0.1㎛, 0.01㎛ 내지 0.09㎛, 0.01㎛ 내지 0.08㎛, 0.01㎛ 내지 0.07㎛, 0.01㎛ 내지 0.06㎛, 0.01㎛ 내지 0.05㎛ 등의 범위의 표면 조도(Ra)를 가질 수 있다. 도 3에 도시된 것과 같이, 표면 조도(Ra)가 감소할수록 전송손실률(S21)이 감소되며, 특히, 25GHz 이상의 고주파 영역에서 전송손실률(S21)의 증가폭이 감소함을 알 수 있다. 상술한 바와 같이, 본 발명은, 제1 반도체 칩(151)과 연결 비아(123) 사이의 전송라인을 미세 피치로 구현하며, 전송라인의 표면 조도(Ra)를 약 0.1㎛ 이하로 형성함으로써, 고주파 전류의 표피 효과에 의한 전송손실을 최소화할 수 있다. 도 2는 설명의 편의를 위해서, 재배선 패턴(142)의 표면조도(Ra)를 과장하여 도시한 반면, UBM 패드(133) 및 접지 부재(124)의 표면조도는 구체적으로 도시하지 않은 것으로 이해될 수 있다.
도 4a는 도 2의 일부 요소들의 결합 관계를 도시하는 사시도이고, 도 4b는 솔더 접합 구조에서 패드부(142P)의 크기에 따른 주파수(Freq)에 대한 S-파라미터(S21)를 나타내는 그래프이다. 도 4a는 제1 반도체 칩(151)과 연결 비아(123) 사이의 전송라인(FL)을 구성하는 재배선 도체(146)의 일부 요소들을 도시한다. 도 4b는 패드부(142P)의 직경(142D) 150㎛(a1) 및 120㎛(a2)에서 주파수(Freq) 증가에 따른 S-파라미터(S21) 값의 변화를 나타낸 그래프이다. S-파라미터(S21)는 입력신호와 출력신호의 비를 의미하며, S-파라미터(S21)가 음의 값으로 커질수록 전송손실률(이하, "S21")이 증가하는 것으로 이해될 수 있다.
도 4a 및 4b를 참조하면, 일 실시예의 재배선 도체(146)는 연결 범프(CB)와 접하는 UBM 패드(144), UBM 패드(144) 아래의 UBM 비아(145), UBM 비아(145) 아래의 복수의 패드부들(142P) 및/또는 XY 평면 상에서 복수의 패드부들(142P)을 연결하는 라인부(142L)를 갖는 재배선 패턴(142), 및 서로 다른 레벨의 복수의 패드부들(142P)을 연결하는 재배선 비아(143)를 포함할 수 있다. 여기서, 라인부(142L)는 패드부(142P)의 직경보다 작은 선폭으로 연장되는 부분으로 정의될 수 있다. 이때, 패드부(142P)는 약 150㎛ 이하, 예를 들어, 약 40㎛ 내지 약 150㎛, 약 50㎛ 내지 약 150㎛, 약 60㎛ 내지 약 150㎛, 약 100㎛ 내지 약 130㎛ 범위 등의 직경(142D)을 가질 수 있다. 도 4b에 도시된 것과 같이, 패드부(142P)의 직경(142D)이 감소한 경우(a2), 솔더 접합 구조에서 전송손실률(S21)이 감소되는 것을 알 수 있다. 특히, 25GHz 이상의 고주파 영역에서 패드부(142P)의 직경(142D) 감소에 따른 전송손실률(S21)이 감소 효과가 대폭 증가하는 것을 알 수 있다. 상술한 바와 같이, 본 발명은, 포토리소그래피 공정을 이용하여 재배선 패턴(142)의 패드부(142P)의 직경(142D)을 줄임으로써, 표면 실장된 제1 반도체 칩(151)과 안테나 구조체(120) 사이의 전송손실을 최소화할 수 있다.
또한, 유사한 관점에서, 패드부(142P)의 직경(142D)과 재배선 비아(143)의 직경(143D)의 차이가 최소화되어 전송손실을 더욱 감소시킬 수 있다. 예를 들어, 패드부(142P)의 직경(142D)은 재배선 비아(143)의 최대 직경(143D)에 대하여 약 3 이하, 예를 들어, 약 1 내지 약 3, 약 1 내지 약 2.5, 약 1 내지 약 2의 비율 등을 가질 수 있다.
도 5a 및 5b는 각각 본 발명에 적용 가능한 안테나 구조체(120a, 120b)의 일례를 도시하는 사시도이고, 도 6은 유전상수(Dk)에 따른 유전정접(Df)에 대한 안테나 이득을 나타내는 그래프이다. 도 6은 유전상수(Dk) 3.4 및 7.8에서 유전정접(Df)에 대한 안테나 이득의 변화를 나타낸 그래프이다(주파수가 약 28GHz, 임피던스가 약 50Ω, 및 유전층의 두께가 약 300㎛인 조건).
도 5a 내지 6을 참조하면, 안테나 구조체(120a, 120b)는 제1 면(S1), 제1 면(S1)의 반대에 위치한 제2 면(S2), 및 제1 면(S1)및 제2 면(S2) 사이의 측면(110S)을 갖고, 유전층(121), 유전층(121)에 의해 둘러싸이며 RF 신호를 송신 또는 수신하도록 구성된 안테나 부재(122), 유전층(121)을 관통하여 안테나 부재(122)와 전송라인(도 2의 'FL')을 연결하는 연결 비아(123), 및 연결 비아(123)의 하부를 둘러싸는 접지 부재(124)를 포함할 수 있다. 일례로, 안테나 구조체(120a, 120b)는 소성 가공, 예를 들어, 저온동시소성 세라믹(Low Temperature Cofired Ceramics: LTCC)을 이용하여 형성될 수 있으나, 안테나 구조체(120a, 120b)의 형성방법이 특별히 제한되는 것은 아니다.
유전층(121)은 재배선 구조체(140)의 절연층(141), 제1 및 제2 봉합재(131, 132) 보다 큰 유전상수(Dielectric Constant, Dk)를 가지는 물질로 구성될 수 있다. 도 6에 도시된 것과 같이, 동일한 유전상수(Dk)를 갖는 물질들의 경우에도 상대적으로 낮은 유전정접(Dissipation Factor, Df)을 가질 수 있고, 이에 따라서 안테나 이득(dBi)이 증가되는 것을 알 수 있다. 도 6의 "b1" 그래프는 유전상수(Dk) 3.4를 갖는 물질들의 유전정접(Df)에 따른 안테나 이득 차이를 나타내고, 도 6의 "b2" 그래프는 유전상수(Dk) 7.8을 갖는 물질들의 유전정접(Df)에 따른 안테나 이득 차이를 나타낸다. 유사한 관점에서, 본 발명에 적용되는 안테나 구조체들(120a, 120b)은 약 6 이상의 유전상수(Dk) 및 약 0.005 이하의 유전정접(Df)을 갖는 글래스(glass), 세라믹(ceramic), 실리콘 등의 물질을 유전층(121)으로 포함할 수 있다. 예를 들어, 유전층(121)은 유전상수(Dk)가 약 6 내지 약 10, 약 6 내지 약 9, 약 6 내지 약 8 등의 범위를 가지고, 유전정접(Df)이 약 0.001 내지 약 0.005, 약 0.001 내지 약 0.004, 약 0.001 내지 약 0.003, 약 0.001 내지 약 0.0025 등의 범위를 가질 수 있다. 유전층(121)의 높이 및/또는 너비가 클수록 안테나 성능 확보 관점에서 유리할 수 있으나, 안테나 구조체(120)의 소형화 관점에서 불리할 수 있다. 본 발명은, 안테나 구조체(120a, 120b) 상에 포토리소그래피 공정을 이용한 전송라인(도 2의 'FL')을 형성함으로써, 미세 배선 형성에 대한 제약없이 안테나 구조체(120)의 유전층(121)으로 고유전율 재료를 사용할 수 있다. 따라서, 안테나 성능 확보와 동시에 안테나 구조체(120a, 120b)의 크기를 축소시킬 수 있다.
안테나 부재(122)는 RF 신호를 송신 또는 수신하며, 관통 비아(123)를 통해서 전송라인(도 2의 'FL')과 연결될 수 있다. 관통 비아(123)의 길이와 유전층(121)의 두께로 인해, 안테나 부재(122)의 RF신호 송수신 동작을 위한 경계조건은 자유롭게 설계될 수 있으며, 불필요한 경계조건(예: 층간 간격, 층간 삽입물 등)은 제거될 수 있다. 이에 따라, 관통 비아(123)와 유전층(121)은 안테나 부재(122)의 RF신호 송수신 동작에 유리한 경계조건(예를 들어, 작은 제조공차, 짧은 전기적 길이, 매끄러운 표면, 큰 여유공간, 유전상수 조절 등)을 제공할 수 있으므로, 안테나 구조체(120)의 성능을 향상시킬 수 있다. 안테나 부재(122)의 개수는 안테나 구조체(120)의 대역폭 설계규격이나 사이즈 설계규격에 따라 달라질 수 있다.
접지 부재(124)는 관통 비아(123)의 하부를 포위하도록 유전층(121) 내에 배치되며, 접지 부재(124)의 하면은 유전층(121)의 하면과 공면(coplanar)을 형성할 수 있다. 접지 부재(124)는 플레이트 형상을 가지며, 안테나 구조체(120a)의 하면에 배치되어 안테나 부재들(122)의 격리도를 향상시킬 수 있다. 실시예에 따라서, 접지 부재(124)는 안테나 구조체(120a)의 하면 뿐만 아니라 측면까지 연장되어 안테나 부재의 RF 신호 송수신을 위한 경계조건을 제공할 수 있다(도 5a 참조).
실시예에 따라서, 접지 부재(124)는 서로 이격된 복수의 플레이트들로 구성될 수 있고, 안테나 구조체(120b)는 각각의 접지 부재(124)에 대응하는 복수의 안테나 셀(AC)로 구성될 수 있다. 접지 부재(124)는 안테나 셀(AC)의 격리도를 향상시킬 수 있으며, 안테나 셀(AC)의 하면 뿐만 아니라 측면까지 연장되어 안테나 부재(122)의 RF 신호 송수신을 위한 경계조건을 제공할 수 있다(도 5b 참조).
또한, 안테나 구조체(120)은 안테나 부재(122)의 상부에 배치된 디렉터(director) 부재(125)를 더 포함할 수 있다. 디렉터 부재(125)는 대응되는 안테나 부재(122)의 대역폭이 확장되도록 경계조건을 제공할 수 있다. 예를 들어, 디렉터 부재(125)의 개수는 안테나 구조체(120)의 대역폭 설계규격이나 사이즈 설계규격에 따라 0개일 수도 있고 2개 이상일 수도 있다. 디렉터 부재(125)가 형성된 층의 개수는 1개로 한정되지 않는다. 안테나 부재(122)와 디렉터 부재(125)는 사각형, 원형 등 다양한 평면 형상을 가질 수 있다. 도면에서 디렉터 부재(125)는 안테나 구조체(120)의 제1 면(S1)과 공면에 있는 것으로 도시되었으나, 디렉터 부재(125)는 유전층(121)에 매립되어 제1 면(S1)과 이격될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지(100B)를 도시하는 단면도이다.
도 7을 참조하면, 일 실시예의 반도체 패키지(100B)는 팬-아웃 영역(FO) 내에 배치되어 제1 봉합재(131)에 의해 봉합되고, 안테나 구조체(120)의 측면(120S)의 반대측 방향으로 신호(예를 들어, 안테나 부재(122)와 다른 대역의 신호)를 송신 및 수신하도록 구성된 측면 안테나 구조체(190)를 더 포함하는 것을 제외하고, 도 1a 내지 6을 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 측면 안테나 구조체(190)는 안테나 구조체(120)의 각 요소들에 대응하는 요소들, 예를 들어, 유전층(191), 측면 안테나 부재(192), 연결 비아(193), 접지 부재(194), 및 측면 디렉터 부재(195)를 포함할 수 있다. 측면 안테나 부재(192) 및 측면 디렉터 부재(195)는 반도체 패키지(100B)의 측방향으로 신호를 송신 및 수신하도록 구성될 수 있다. 측면 안테나 구조체(190)의 접지 부재(193)는 측면 안테나 부재(192)의 격리도를 향상시킬 수 있다. 접지 부재(193)의 위치 및 형상은 특별히 제한되지 않으며, 도면에 도시된 것과 달리, 연결 비아(193)를 둘러싸거나 측면 안테나 부재(192)와 평행하도록 형성될 수 있다. 본 실시예에서, 측면 안테나 구조체(190)와 안테나 구조체(120)는 하나의 관통홀(110H) 내에 배치되었으나, 실시예에 따라서, 각각 대응하는 관통홀에 분리되어 배치될 수도 있다. 본 실시예에서, 측면 안테나 구조체(190)는 안테나 구조체(120)와 비교하여 신호의 대역 및 방사면이 상이한 안테나 패턴을 포함하는 것으로 이해될 수 있으며, 그 구조나 형상이 도 7에 도시된 것에 제한되는 것은 아니다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지(100C)를 도시하는 단면도이다.
도 8을 참조하면, 일 실시예의 반도체 패키지(100C)는 안테나 구조체(120) 주변의 프레임(도 1a의 '110')이 생략된 것을 제외하고, 도 1a 내지 7을 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 본 실시예의 반도체 패키지(100C)도 안테나 구조체(120)와 제1 반도체 칩(151) 사이의 전송라인을 미세 피치의 재배선 도체(146)로 형성함으로써, 고주파 신호의 전송손실을 최소화할 수 있다. 안테나 구조체(120)의 제2 면(S2) 상에 배치된 재배선 구조체(140)는 제2 면(S2)에 수직한 방향(Z축 방향)으로 안테나 구조체(120)와 중첩되는 팬-인 영역(FI) 및 팬-인 영역(FI)의 외측으로 연장된 팬-아웃 영역(FO)을 가질 수 있다. 실시예에 따라서, 제1 봉합재(131)의 하면(131LS)은 연마 공정에 의해 평탄화될 수 있고, 안테나 구조체(120)의 제1 면(S1)을 덮는 제1 봉합재(131)의 두께가 적절하게 조절될 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지(100D)를 도시하는 단면도이다.
도 9를 참조하면, 일 실시예의 반도체 패키지(100D)는 XY 평면상에서 안테나 구조체(120)와 동일한 폭을 갖는 재배선 구조체(140a)를 포함하는 것을 제외하고, 도 1a 내지 7을 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 본 실시예에서, 반도체 패키지(100D)는 이른바 팬-인 패키지 형태를 가질 수 있다. 안테나 구조체(120)의 폭 또는 평면적이 제1 및 제2 반도체 칩들(151, 152), 수동 소자들(160), 및 커넥터(180)를 실장하기에 충분한 경우, 재배선 구조체(140a)는 안테나 구조체(120)의 제2 면(S2)에 대응하는 크기를 갖도록 형성될 수 있다. 이 경우, 다른 실시예들 대비 안테나 구조체(120) 자체의 성능을 우수하게 확보할 수 있으며, 안테나 구조체(120)와 제1 반도체 칩(151) 사이의 전송라인을 미세 피치의 재배선 도체(146)로 형성함으로써, 고주파 신호의 전송손실을 최소화할 수 있다.
도 10a 내지 10e는 도 1a의 반도체 패키지(100A)의 제조 과정을 설명하기 위해서 공정 순서에 따라 도시된 단면도들이다.
도 10a를 참조하면, 먼저, 제1 캐리어(C1) 상에 프레임(110) 및 안테나 구조체(120)를 부착하고, 이들을 봉합하는 제1 봉합재(131)를 형성할 수 있다. 제1 캐리어(C1)는 프레임(110) 및 안테나 구조체(120)를 고정 및 지지하며, 예를 들어, UV (Ultraviolet) 조사에 의해 점착성을 상실하는 점착 테이프를 포함할 수 있다. 프레임(110)은 안테나 구조체(120)가 수용되는 관통홀(110H)을 가지며, 예를 들어, 프리프레그와 같은 절연 물질로 이루어질 수 있다. 안테나 구조체(120)는 RF 신호가 방사되는 제1 면(S1) 및 접지 부재(124)가 배치된 제2 면(S2)을 갖고, 제2 면(S2)이 제1 캐리어(C1)을 마주하도록 배치될 수 있다. 제1 봉합재(131)는 절연 물질, 예를 들어, ABF를 제1 캐리어(C1) 상에 도포 또는 압착한 후 경화시켜 형성될 수 있다. 프레임(110)은 제1 봉합재(131)의 두께 균일성을 확보하여 제1 봉합재(131)의 두께를 최소화할 수 있다. 예를 들어, 프레임(110)은 안테나 구조체(120)와 실질적으로 동일한 높이를 가질 수 있다. 이후, 제1 캐리어(C1)를 제거하고 안테나 구조체(120)를 반전시켜 도 10b의 제2 캐리어(C2) 상에 배치할 수 있다.
도 10b를 참조하면, 제2 캐리어(C2) 상에 프레임(110) 및 안테나 구조체(120)를 배치하고, 빌드업 절연층(141a), 재배선 패턴(142) 및 재배선 비아(143)을 형성할 수 있다. 안테나 구조체(120)는 제1 봉합재(131)에 의해 커버되는 제1 면(S1)이 제2 캐리어(C2)를 향하도록 배치될 수 있다. 빌드업 절연층(141a)은 예를 들어, PID와 같은 감광성 수지를 도포 및 경화하여 형성될 수 있다. 재배선 패턴(142) 및 재배선 비아(143)는 포토리소그래피 공정, 도금 공정, 에칭 공정 등을 이용하여 형성될 수 있다. 재배선 패턴(142) 및 재배선 비아(143)는 구리(Cu) 등의 금속 물질을 포함할 수 있다. 재배선 패턴(142) 및 재배선 비아(143)는 안테나 구조체(120)의 연결 비아(123) 및 접지 부재(124)와 전기적으로 연결되도록 형성될 수 있다.
도 10c를 참조하면, 이어서, 최외측 절연층(141b), UBM 패드(144) 및 UBM 비아(145)를 형성할 수 있다. 최외측 절연층(141b)은 예를 들어, ABF를 빌드업 절연층(141a) 상에 도포 및 경화하여 형성될 수 있다. UBM 패드(144) 및 UBM 비아(145)는 에칭 공정, 도금 공정 등을 이용하여 형성될 수 있다. 예를 들어, UBM 비아(145)는 레이저 드릴을 이용하여 형성된 최외측 절연층(141b)의 비아홀 내부에 구리(Cu) 등의 금속 물질을 도금하여 형성될 수 있다. 실시예에 따라서, 최외측 절연층(141b)은 빌드업 절연층(141a)과 같은 감광성 수지를 포함할 수 있으며, 이 경우, UBM 패드(144)의 표면 조도를 보다 미세하게 형성할 수 있다. UBM 비아(145)는 재배선 패턴(142)의 패드부(도 4a의 '142P')와 연결되도록 형성될 수 있다.
도 10d를 참조하면, 완성된 재배선 구조체(140) 상에 제1 및 제2 반도체 칩(151, 152), 복수의 수동 소자들(160), 및 커넥터(180)를 실장할 수 있다. 제1 및 제2 반도체 칩(151, 152), 복수의 수동 소자들(160), 및 커넥터(180)는 연결 범프(CB)를 통해서 재배선 도체(146)에 전기적으로 연결될 수 있다. 여기서, 제1 반도체(151)는 RFIC 칩이고, 제2 반도체 칩(152)은 PMIC 칩일 수 있다. 복수의 수동 소자들(160)은 캐패시터, 인덕터, 칩 저항기 등을 포함할 수 있다. 커넥터(180)는 케이블(예: 동축케이블, 연성PCB)의 접속을 위한 구조를 가질 수 있다. 상술한 바와 같이, 본 발명은, 미세 배선 공정을 이용하여 안테나 구조체(120) 상에 재배선 구조체(140)를 직접 형성함으로써, 제1 반도체 칩(151)과 안테나 부재(122) 사이에서 RF 신호의 전송손실을 최소화할 수 있다.
도 10e를 참조하면, 제1 및 제2 반도체 칩(151, 152) 및 복수의 수동 소자들(160)을 봉합하는 제2 봉합재(132)를 형성할 수 있다. 제2 봉합재(132)는 몰딩용 절연 물질, 예를 들어, EMC를 국부적으로 도포 및 경화하여 형성될 수 있다. 일 예에서, 제2 봉합재(132)는 제1 봉합재(131)와 다른 종류의 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제2 봉합재(132)는 접지 패턴(144G)의 적어도 일부를 노출시키도록 형성될 수 있다. 이후 제2 봉합재(132)의 표면(132S) 상에 차폐층(도 1a의 '170')이 형성될 수 있다. 차폐층(170)은 접지 패턴(144G)에 접하도록 형성될 수 있으며, 재배선 도체(146)의 접지 패턴에 전기적으로 연결될 수 있다. 차폐층(도 1a의 '170')은 SUS와 같은 금속 물질을 포함하며, 예를 들어, 커넥터(180)를 마스킹한 후 스퍼터링 공정에 의해 형성될 수 있다. 이와 같이, 본 발명에 따르면, 포토리소그래피 공정을 이용하여 안테나 구조체(120) 상에 재배선 구조체(140)를 직접 형성함으로써, RF 신호의 전송라인의 길이 및 전송손실이 최소화된 반도체 패키지를 제공할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지(100)가 전자기기(1)에 실장된 상태를 도시하는 사용상태도이다.
도 11을 참조하면, 전자기기(1)은 세트 커버(10), 보드(20), 제3 반도체 칩(30)을 포함할 수 있다. 전자기기(1)은 예를 들어, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 고주파 신호를 처리하는 임의의 다른 전자기기일 수도 있다.
세트 커버(10)는 보드(20)를 수용하며, 반도체 패키지(100)가 실장되는 슬롯을 가질 수 있다. 보드(20)는 예를 들어, 제3 반도체 칩(30)이 실장되는 인쇄회로기판일 수 있으며, 케이블(40)과 제3 반도체 칩(30)을 전기적으로 연결하는 연결 배선(21)을 포함할 수 있다. 케이블(40)은 예를 들어, 동축케이블, 연성PCB 등을 포함할 수 있다.
제3 반도체 칩(30)은, 예를 들어, 중앙 처리 장치(Central Processing Unit, CPU), 그래픽 처리 장치 (Graphics Processing Unit, GPU), 필드 프로그램어블 게이트 어레이(Field Programmable Gate Array, FPGA), 디지털 신호 처리 장치(Digital Signal Processor, DSP), 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, 주문형 반도체(Application-Specific Integrated Circuit, ASIC), 어플리케이션 프로세서(Applicationi Processor, AP), 베이스밴드드 프로세서(Badeband Processor, BP) 등과 같은 로직 칩을 포함할 수 있다. 일례로, 제3 반도체 칩(30)은 BP 칩일 수 있고, 반도체 패키지(100)의 RFIC 칩(도 1a의 '151')에 저주파 신호를 송신하거나 RFIC 칩(도 1a의 '151')에 의해 변조된 저주파 신호를 수신하여 처리할 수 있다.
반도체 패키지(100)는 도 1a 내지 9를 참조하여 설명한 반도체 패키지들(100A, 100B, 100C, 100D) 또는 이들이 조합된 형태를 갖도록 구성될 수 있다. 반도체 패키지(100)는 세트 커버(10)이 외측 방향으로 고주파 신호를 송신 및 수신하도록 세트 커버(10) 내에 고정될 수 있고, 케이블(40)을 통하여 보드(20)의 연결 배선(21)에 전기적으로 연결될 수 있다. 이와 같이, 본 발명에 따른 반도체 패키지(100)는 전자기기(1)의 외곽에 배치되어 고주파 신호(예를 들어, RF 신호)를 송신 및 수신하도록 구성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 제1 면, 상기 제1 면의 반대에 위치한 제2 면, 및 상기 제1 및 제2 면 사이의 측면을 갖고, 유전층, 상기 유전층 내에서 상기 제1 면을 통해서 신호를 송신 및 수신하도록 구성된 안테나 부재, 상기 안테나 부재로부터 상기 제2 면을 향해서 연장되는 연결 비아, 및 상기 유전층 내에서 상기 제2 면에 인접하게 배치되고, 상기 안테나 부재 및 상기 연결 비아와 이격되는 접지 부재를 포함하는 안테나 구조체;
    상기 안테나 구조체의 상기 측면을 둘러싸는 프레임;
    상기 안테나 구조체 및 상기 프레임의 적어도 일부를 덮는 제1 봉합재;
    상기 제2 면 상에 배치되고, 상기 안테나 구조체 및 상기 프레임과 접하는 절연층, 및 상기 절연층 내에서 상기 접지 부재 및 상기 연결 비아에 전기적으로 연결되도록 구성되는 재배선 도체를 포함하는 재배선 구조체;
    상기 재배선 구조체 상에 배치되고, 상기 재배선 도체를 통해서 상기 안테나 부재와 전기적으로 연결되는 제1 반도체 칩;
    상기 재배선 구조체 상에서 상기 제1 반도체 칩을 봉합하는 제2 봉합재; 및
    상기 제2 봉합재의 표면을 둘러싸는 차폐층을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 재배선 도체는 상기 절연층 상에 배치된 재배선 패턴 및 상기 절연층을 관통하여 상기 재배선 패턴과 상기 연결 비아를 전기적으로 연결하는 재배선 비아를 포함하고,
    상기 재배선 패턴은 0.1㎛ 이하의 표면 조도(Ra)를 갖는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 재배선 도체는 상기 절연층 상에 배치된 재배선 패턴 및 상기 절연층을 관통하여 상기 재배선 패턴과 상기 연결 비아를 전기적으로 연결하는 재배선 비아를 포함하고,
    상기 재배선 비아는 상기 제2 면을 향해서 측면이 테이퍼진 형상을 갖는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 재배선 도체는 상기 절연층 내의 패드부 및 상기 절연층을 관통하여 상기 패드부에 연결되는 재배선 비아를 포함하고,
    상기 패드부의 직경은 상기 재배선 비아의 최대 직경에 대하여 3 이하의 비율을 갖는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 절연층은 상기 유전층의 유전상수(Dk) 보다 작은 유전상수를 갖는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 유전층은 6 이상의 유전상수(Dk)를 갖는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 봉합재는 상기 안테나 구조체의 상기 제1 면을 덮는 커버 영역을 가지며,
    상기 커버 영역은 상기 제1 면에 수직한 방향으로 10㎛ 내지 50㎛ 범위의 높이를 갖는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 반도체 칩은 상기 재배선 구조체 상에 표면실장되는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제1 반도체 칩과 상기 재배선 구조체를 연결하는 연결 범프를 더 포함하고,
    상기 재배선 도체는 상기 연결 범프와 접촉하는 UBM 패드, 상기 UBM 패드의 아래에 위치하는 패드부, 및 상기 UBM 패드와 상기 패드부를 연결하는 UBM 비아를 포함하고,
    상기 패드부는 150㎛ 이하의 직경을 갖는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 재배선 구조체 상에서 상기 제2 봉합재에 의해 봉합되고, 상기 재배선 도체를 통해서 상기 제1 반도체 칩과 전기적으로 연결되는 제2 반도체 칩을 더 포함하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 재배선 구조체 상에서 상기 제2 봉합재 및 상기 차폐층과 이격되고, 상기 재배선 도체를 통해서 상기 제1 및 제2 반도체 칩과 전기적으로 연결되는 커넥터를 더 포함하는 반도체 패키지.
  12. 제10 항에 있어서,
    상기 제1 반도체 칩은 RFIC 칩을 포함하고,
    상기 제2 반도체 칩은 PMIC 칩을 포함하는 반도체 패키지.
  13. 제10 항에 있어서,
    상기 재배선 구조체 상에서 상기 제1 및 제2 반도체 칩과 인접하게 배치되고, 상기 재배선 도체를 통해서 상기 제1 및 제2 반도체 칩과 전기적으로 연결되는 복수의 수동 소자들을 더 포함하는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 복수의 수동 소자들은 캐패시터, 인덕터, 및 칩 저항기를 포함하는 반도체 패키지.
  15. 제1 면, 상기 제1 면의 반대에 위치한 제2 면, 및 상기 제1 및 제2 면 사이의 측면을 갖고, 유전층, 상기 제1 면을 통해서 신호를 송신 및 수신하도록 구성된 안테나 부재, 상기 안테나 부재로부터 상기 제2 면을 향해서 연장되는 연결 비아, 및 상기 유전층 내에서 상기 제2 면에 인접하게 배치되고, 상기 안테나 부재 및 상기 연결 비아와 이격되는 접지 부재를 포함하는 안테나 구조체;
    상기 제2 면 상에 배치되고, 상기 유전층과 접하는 절연층, 및 상기 절연층 내에서 상기 접지 부재 및 상기 연결 비아에 전기적으로 연결되도록 구성되는 재배선 도체를 포함하는 재배선 구조체;
    상기 안테나 구조체의 상기 제1 면 및 상기 측면을 덮는 제1 봉합재;
    상기 안테나 구조체와 반대의 상기 재배선 구조체 상에 배치되고, 상기 재배선 도체에 전기적으로 연결되는 반도체 칩; 및
    상기 반도체 칩을 봉합하는 제2 봉합재를 포함하고,
    상기 재배선 구조체는 상기 제2 면에 수직한 방향으로 상기 안테나 구조체와 중첩되는 팬-인 영역 및 상기 팬-인 영역의 외측으로 연장된 팬-아웃 영역을 갖는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 절연층은 감광성 수지를 포함하고,
    상기 유전층은 세라믹을 포함하는 반도체 패키지.
  17. 제15 항에 있어서,
    상기 팬-아웃 영역 내에 배치되어 상기 제1 봉합재에 의해 봉합되고, 상기 안테나 구조체의 상기 측면의 반대측 방향으로 신호를 송신 및 수신하도록 구성된 측면 안테나 부재를 포함하는 측면 안테나 구조체를 더 포함하는 반도체 패키지.
  18. 제15 항에 있어서,
    상기 팬-아웃 영역 내에 배치되어 상기 안테나 구조체의 상기 측면을 둘러싸는 프레임을 더 포함하는 반도체 패키지.
  19. 제1 면, 상기 제1 면의 반대에 위치한 제2 면, 및 상기 제1 및 제2 면 사이의 측면을 갖고, 유전층, 상기 제1 면을 통해서 신호를 송신 및 수신하도록 구성된 안테나 부재, 상기 안테나 부재로부터 상기 제2 면을 향해서 연장되는 연결 비아, 및 상기 유전층 내에서 상기 제2 면에 인접하게 배치되고, 상기 안테나 부재 및 상기 연결 비아와 이격되는 접지 부재를 포함하는 안테나 구조체;
    상기 제2 면 상에 배치되고, 상기 유전층 상에 배치된 절연층, 상기 절연층 상의 재배선 패턴, 및 상기 절연층을 관통하여 상기 재배선 패턴을 상기 접지 부재 및 상기 안테나 부재에 전기적으로 연결하는 재배선 비아를 포함하는 재배선 구조체; 및
    상기 안테나 구조체와 반대의 상기 재배선 구조체 상에 배치되고, 상기 재배선 패턴에 전기적으로 연결되는 제1 및 제2 반도체 칩을 포함하고,
    상기 연결 비아는 서로 대향하는 측면들이 실질적으로 평행하게 연장된 형상을 갖고,
    상기 재배선 비아는 서로 대향하는 측면들이 상기 제2 면을 향해서 테이퍼진 형상을 갖는 반도체 패키지.
  20. 제19 항에 있어서,
    상기 재배선 패턴은 상기 재배선 비아와 접촉하는 패드부를 포함하고,
    상기 패드부의 직경은 상기 재배선 비아의 최대 직경에 대하여 3 이하의 비율을 갖는 반도체 패키지.
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