CN117174669A - 电子封装件及其制法 - Google Patents

电子封装件及其制法 Download PDF

Info

Publication number
CN117174669A
CN117174669A CN202210619214.1A CN202210619214A CN117174669A CN 117174669 A CN117174669 A CN 117174669A CN 202210619214 A CN202210619214 A CN 202210619214A CN 117174669 A CN117174669 A CN 117174669A
Authority
CN
China
Prior art keywords
antenna
layer
electronic
package
insulating spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210619214.1A
Other languages
English (en)
Inventor
柯仲禹
陈亮斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Publication of CN117174669A publication Critical patent/CN117174669A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H01Q21/065—Patch antenna array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6688—Mixed frequency adaptations, i.e. for operation at different frequencies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/202—Electromagnetic wavelength ranges [W]
    • H01L2924/2027—Radio 1 mm - km 300 GHz - 3 Hz

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Details Of Aerials (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一种电子封装件及其制法，包括于一包含电子元件的封装模组上整合多组天线结构及一散热体，以利用该散热体将该电子元件所产生的热能导引出该封装模组，使该电子封装件于配置多组天线结构时，可提升该电子元件的散热性。

Description

电子封装件及其制法
技术领域
本发明有关一种电子封装件，尤指一种具天线结构的电子封装件及其制法。
背景技术
目前无线通讯技术已广泛应用于各式消费性电子产品(如手机、平板电脑等)，以利接收或发送各种无线信号。此外，为满足消费性电子产品的携带及上网便利性，无线通讯模组的制造与设计朝轻、薄、短、小的需求作开发，其中，平面天线(Patch Antenna)因具有体积小、重量轻与制造容易等特性而广泛利用在电子产品的无线通讯模组中。
目前5G的相关应用技术于未来将全面商品化，其应用频率范围约在1GHz～1000GHz之间的高频频段，其商业应用模式为5G搭配4G LTE，并于户外架设一蜂巢式基站以配合设于室内的小基站，故5G行动通讯会于基站内使用大量天线以符合5G系统的大容量快速传输且低延迟的要求。
图1A为现有具有天线结构的半导体封装件1的立体示意图。如图1所示，该半导体封装件1包括：其包括：一具有多个电极垫110的半导体芯片11、多个导电柱13、一包覆该半导体芯片11与该多个导电柱13的包覆层15、配置于该包覆层15相对两侧以通过该多个导电柱13相互电性连接的承载结构10与线路结构16、多个设于该承载结构10上以接置电路板8的导电元件17、一通过结合层12设于该线路结构16上的绝缘间隔体14、多个通过结合层12设于该线路结构16上的第一天线体18b、以及多个设于该绝缘间隔体14上的第二天线体19b。
该半导体芯片11的电极垫110上设有导电凸块112，以电性连接该承载结构10的线路，且于制程中，可依需求以保护膜114包覆该些导电凸块112。
该承载结构10布设有该第一天线层18a，且该线路结构16布设有该第二天线层19a，使该第一天线体18b对应该第一天线层18a的位置以形成低频天线结构18，且该第二天线体19b对应该第二天线层19a的位置以形成被该低频天线结构18环绕的高频天线结构19，如图1B所示，并使该半导体芯片11控制该低频天线结构18与该高频天线结构19的运作。
然而，现有半导体封装件1中，其半导体芯片11嵌埋于该包覆层15中，导致散热性不佳，影响该半导体芯片11提供运作5G系统所需的电性功能，甚至无法达到5G系统的天线运作的需求。
再者，现有半导体封装件1中，其导电柱13设置于该半导体芯片11外围处，使该高频天线结构19无法迭合于该些导电柱13上方，故当该高频天线结构19的信号需通过该些导电柱13传递至该电路板8时，该信号需经由该线路结构16扇出至该高频天线结构19的垂直投影区域Z的外围处，使该高频天线结构19传递天线信号的路径(如图1A所示的信号路径L1)过长，导致天线信号的传递速度过慢。
因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明提供一种电子封装件及其制法，以至少部分地解决现有技术中的问题。
本发明的电子封装件，包括：封装模组，其于内部配置有至少一电子元件及多个电性连接该至少一电子元件的馈入线路，其中，该多个馈入线路定义有第一天线层及第二天线层；散热体，其设于该封装模组的部分表面上并延伸至该封装模组中以导热连接该至少一电子元件；第一天线体，其对应该第一天线层的位置而设于封装模组的部分表面上，且使该第一天线体与该第一天线层之间保持距离，以令该第一天线体与该第一天线层形成第一天线结构；绝缘间隔体，其设于该封装模组的部分表面上；以及第二天线体，其对应该第二天线层的位置设于该绝缘间隔体上，且使该第二天线体与该第二天线层位于该绝缘间隔体的相对两侧，以令该第二天线体与该第二天线层形成第二天线结构。
本发明还提供一种电子封装件的制法，包括：提供一封装模组，其内部配置有至少一电子元件及多个电性连接该至少一电子元件的馈入线路，其中，该多个馈入线路定义有第一天线层及第二天线层；将绝缘间隔体设于该封装模组的部分表面上；形成散热体于该封装模组的部分表面上，并使该散热体延伸至该封装模组中以导热连接该至少一电子元件；以及对应该第一天线层的位置而于该封装模组的部分表面上形成第一天线体，且对应该第二天线层的位置而于该绝缘间隔体上形成第二天线体，其中，使该第一天线体与该第一天线层之间保持距离，以令该第一天线体与该第一天线层形成第一天线结构，且使该第二天线体与该第二天线层位于该绝缘间隔体的相对两侧，以令该第二天线体与该第二天线层形成第二天线结构。
前述的制法中，该散热体的制程包括：于该封装模组中形成凹部，以外露出该至少一电子元件；以及将金属材形成于该凹部中并凸出该封装模组的表面，使该金属材成为该散热体。
前述的电子封装件及其制法中，该散热体呈环状。
前述的电子封装件及其制法中，该散热体环绕该绝缘间隔体。
前述的电子封装件及其制法中，该绝缘间隔体为介电层。
前述的电子封装件及其制法中，该第一天线体与该第一天线层以耦合方式传输信号。
前述的电子封装件及其制法中，该第二天线体与该第二天线层以耦合方式传输信号。
前述的电子封装件及其制法中，该封装模组包含有一包覆该至少一电子元件的包覆层，以令该第一天线体与该第一天线层位于该包覆层的相对两侧。进一步，该封装模组还包含有埋设于该包覆层中的多个导电柱，以及配置于该包覆层相对两侧以通过该多个导电柱相互电性连接的第一线路结构与第二线路结构，以令该第一线路结构布设有该第一天线层，且该第二线路结构布设有该第二天线层，并使该绝缘间隔体与该第一天线体设于该第二线路结构的一表面上。例如，该包覆层中埋设有多个该电子元件，以令该多个导电柱位于至少两该电子元件之间；或者，该第二天线结构迭合于该多个导电柱之上。
前述的电子封装件及其制法中，该散热体接触该至少一电子元件。
由上可知，本发明的电子封装件及其制法中，主要通过该散热体将该电子元件所产生的热能导引出该封装模组，使该电子元件可依需求进行散热，故相比于现有技术，该电子封装件于配置多组天线结构时，可提升该电子元件的散热性，使该电子封装件可提供运作5G系统所需的电性功能，以达到5G系统的天线运作的需求。
再者，通过该第二天线结构迭合于该多个导电柱之上，以利于缩短该第二天线结构传递天线信号至该电路板的路径，使天线信号的传递速度得以加快。
附图说明
图1A为现有半导体封装件的剖面示意图。
图1B为图1A的上视平面示意图。
图2A至图2H为本发明的电子封装件的制法的剖面示意图。
图3为图2H的上视平面示意图。
主要组件符号说明
1 半导体封装件
10 承载结构
11 半导体芯片
110 电极垫
112,212 导电凸块
114 保护膜
12,214 结合层
13,23 导电柱
14,24 绝缘间隔体
15,25 包覆层
16 线路结构
17,27 导电元件
18 低频天线结构
18a,28a 第一天线层
18b,28b 第一天线体
19 高频天线结构
19a,29a 第二天线层
19b,29b 第二天线体
2 电子封装件
2a 封装模组
20 第一线路结构
200 第一绝缘层
201 第一线路层
21 电子元件
21a 作用面
21b 非作用面
22 散热体
23b 端面
25a 第一表面
25b 第二表面
26 第二线路结构
260 第二绝缘层
261 第二线路层
28 第一天线结构
29 第二天线结构
8 电路板
9 承载板
90 离型层
91 黏着层
A 凹部
L1,L2 信号路径
P,Z 垂直投影区域
S 空旷区。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至图2H为本发明的电子封装件2的制法的剖面示意图。
如图2A所示，提供一设于承载板9上的第一线路结构20，且该第一线路结构20上形成有多个导电柱23。
于本实施例中，该第一线路结构20例如为基板构造，该基板构造为具有核心层型式或无核心层型式，其中，该第一线路结构20可包括至少一第一绝缘层200与至少一设于该第一绝缘层200上的第一线路层201。例如，该第一线路层201为线路重布层(Redistribution layer，简称RDL)规格，其组成材质为铜，且形成该第一绝缘层200的材质如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)或其它等的介电材。
再者，该第一线路结构20还配置有电性连接该第一线路层201的第一天线层28a。例如，该第一天线层28a与该第一线路层201一起通过RDL制程制作。
另外，该承载板9例如为半导体材质(如硅或玻璃)的板体，其上以涂布方式依序形成有一离型层90与一黏着层91，以供该第一线路结构20设于该黏着层91上。
另外，该导电柱23例如为柱状体、线状体或球状体，其立设于该第一线路层201上并电性连接该第一线路层201，其中，形成该导电柱23的材质为如铜或金的金属材或焊锡材，但并不限于上述。
如图2B所示，设置至少一电子元件21于该第一线路结构20上。
所述的电子元件21为主动元件、被动元件或其二者组合，且该主动元件例如为半导体芯片，而该被动元件例如为电阻、电容及电感。
于本实施例中，该电子元件21为半导体芯片，其具有相对的作用面21a与非作用面21b，且该作用面21a具有多个电极垫(图略)，使该电子元件21采用覆晶方式以其电极垫通过多个导电凸块212结合至该第一线路结构20上，以电性连接该第一线路层201。进一步，可依需求以如底胶的结合层214包覆该些导电凸块212。
再者，若设置多个该电子元件21，则可令该多个导电柱23位于至少两该电子元件21之间，以于多个电子元件21所分布的群组外围形成一不含导电材的空旷区S。
如图2C所示，形成一包覆层25于该第一线路结构20上，以令该包覆层25包覆该电子元件21、结合层214与该多个导电柱23，其中，该包覆层25具有相对的第一表面25a与第二表面25b，且其以第一表面25a结合该第一线路结构20。接着，通过整平制程，使该包覆层25的第二表面25b齐平该导电柱23的端面23b(或该电子元件21的非作用面21b)，令该导电柱23的端面23b(或该电子元件21的非作用面21b)外露于该包覆层25的第二表面25b。
于本实施例中，该包覆层25为绝缘材，如聚酰亚胺(PI)、干膜(dry film)、环氧树脂(epoxy)或封装材(molding compound)，其可用压合(lamination)或模压(molding)的方式形成于该第一线路结构20上。
再者，该整平制程通过研磨方式，移除该导电柱23的部分材质与该包覆层25的部分材质(甚至于移除该电子元件21的非作用面21b的部分材质)，使该包覆层25的第二表面25b与该导电柱23的端面23b(或该电子元件21的非作用面21b)共平面。
如图2D所示，形成一第二线路结构26于该包覆层25的第二表面25b上，且令该第二线路结构26电性连接该些导电柱23，使该第二线路结构26堆迭于该第一线路结构20上以形成一封装模组2a。
于本实施例中，该第二线路结构26包含有一第二绝缘层260及设于该第二绝缘层260上的如RDL的第二线路层261，以令该第二线路层261电性连接该多个导电柱23。或者，该第二线路结构26亦可包括多个第二绝缘层260及多个第二线路层261。
再者，形成该第二线路层261的材质为铜，且形成该第二绝缘层260的材质如聚对二唑苯(PBO)、聚酰亚胺(PI)、预浸材(PP)的介电材。
另外，该第二线路结构26还配置有电性连接该第二线路层261的第二天线层29a。例如，该第二天线层29a与该第二线路层261一起通过RDL制程制作。
应可理解地，有关封装模组2a的种类繁多，并不限于上述，特此述明。
如图2E所示，于该第二线路结构26上形成一绝缘间隔体24，并于该第二线路结构26中形成外露出该电子元件21的凹部A。
于本实施例中，该绝缘间隔体24为介电层，如聚酰亚胺(polyimide，简称PI)、干膜(dry film)或封装材(molding compound)等介电材，但并不限于上述。例如，先将一介电层涂布于该第二线路结构26的全部表面上，再以蚀刻方式移除该介电层的部分材质，以形成该绝缘间隔体24。
再者，该凹部A贯穿该第二线路结构26，以外露该电子元件21的非作用面21b；应可理解地，若该包覆层25覆盖该电子元件21的非作用面21b，则该凹部A需延伸至该包覆层25的第二表面25b内，以令该电子元件21的非作用面21b外露于该凹部A。
如图2F所示，于该凹部A中形成散热体22，以令该散热体22导热连接该电子元件21，并使该散热体22凸出该第二线路结构26(或该封装模组2a的表面)。
于本实施例中，该散热体22包含如铜的金属材，且该凹部A为环形沟槽，使该散热体22呈环状，以围绕该绝缘间隔体24，如图3所示。
如图2G所示，于该第二线路结构26的第二绝缘层260的部分表面上形成对应该第一天线层28a配置的第一天线体28b，以令该第一天线体28b与第一天线层28a之间保持距离(如对应该空旷区S)而形成第一天线结构28，且于该绝缘间隔体24上形成对应该第二天线层29a配置的第二天线体29b，以令该第二天线体29b与第二天线层29a位于该绝缘间隔体24的相对两侧而形成第二天线结构29，并使该第一天线体28b环绕该第二天线体29b，如图3所示。
于本实施例中，以6吉赫(GHz)频段为界线，该第一天线结构28为低频段天线，即6GHz以下(俗称Sub-6GHz)，且该第二天线结构29为高频段天线，即高于6GHz。例如，该电子元件21通过该第一天线结构28收发Sub-6GHz(约410～7125兆赫(MHz))频率的低频5G毫米波信号，且该电子元件21通过该第二天线结构29收发24～53吉赫(GHz)频率的高频5G毫米波(mmWave)信号。
再者，该第一天线体28b与第一天线层28a以耦合方式传输信号，并使该第一天线层28a作为该第一天线结构28的馈入线路，且该第二天线体29b与第二天线层29a亦以耦合方式传输信号，并使该第二天线层29a作为该第二天线结构29的馈入线路。例如，该天线层与该天线体可由交变电压、交变电流或辐射变化产生辐射能量，且该辐射能量为电磁场，以令该天线层与该天线体能相互电磁耦合，使天线信号能于该天线层与该天线体之间传递。另外，第一天线层28a与第一天线体28b之间无其它金属层，如该空旷区S上下所对应的区间。
另外，配合该高频段天线的介质区域(如该绝缘间隔体24与第二绝缘层260)，其介电系数需小于3，例如，SiLK、MSQ、PI(含纳米空气、氟基团)或其它适当材质；另一方面，配合该低频段天线的介质区域(如第二绝缘层260、包覆层25与第一绝缘层200)，其介电系数需小于3.7，例如，环氧树脂、PI或其它适当材质。
另外，可通过溅镀(sputtering)、蒸镀(vaporing)、电镀、无电电镀、化镀或贴膜(foiling)等方式制作第一天线体28b与第二天线体29b，使该第一天线体28b位于该散热体22的环外，且该第二天线体29b位于该散热体22的环内。
如图2H所示，移除该承载板9及其上的离型层90与黏着层91，以外露该第一线路结构20，供形成多个如焊球的导电元件27于该第一线路结构20的第一线路层201上，以制得本发明的电子封装件2，使该电子封装件2于后续制程中可通过该些导电元件27接置于一电路板8上。
于本实施例中，可依需求形成一凸块底下金属层(Under Bump Metallurgy，简称UBM)于该第一线路层201上，以利于结合该导电元件27。
因此，本发明的制法主要通过该散热体22自该封装模组2a内延伸凸出该封装模组2a的设计，以将该电子元件21所产生的热能导引出该封装模组2a，使该电子元件21可依需求进行散热，故相比于现有技术，该电子封装件2于配置该第一天线结构28与第二天线结构29时，仍可符合该电子元件21所需的散热性，使该电子封装件2提供运作5G系统所需的电性功能，以达到5G系统的天线运作的需求。
再者，通过将该些导电柱23设置于两电子元件21之间，使该第二天线结构29迭合于该些导电柱23与该电子元件21上，以利于缩短该第二天线结构29传递天线信号至该电路板8(该导电元件27)的路径，使天线信号的传递速度得以加快。例如，该第二天线结构29的信号可通过其下方的该些导电柱23传递至该电路板8，而其经由该第二线路结构26的路径(如图2H所示的信号路径L2)位于该第二天线结构29的垂直投影区域P之内，而无需扇出至该第二天线结构29的垂直投影区域P的外围处，因而大幅缩减该第二天线结构29的传递天线信号的路径。
另外，通过该绝缘间隔体24的配置，以利于将该第一天线结构28与第二天线结构29整合于该封装模组2a上而不相互干涉，使该电子封装件2可依需求发出/接收不同的天线信号，故该电子封装件2可配置包含多种频率的天线结构，使单一该电子封装件2即可对应多种频率的射频产品的需求。
本发明还提供一种电子封装件2，其包括：一封装模组2a、至少一散热体22、绝缘间隔体24、第一天线体28b以及第二天线体29b。
所述的封装模组2a于内部配置有至少一电子元件21及多个电性连接该电子元件21的馈入线路，其中，该多个馈入线路定义有第一天线层28a及第二天线层29a。
所述的散热体22设于该封装模组2a的部分表面上并延伸至该封装模组2a中以导热连接该电子元件21。
所述的第一天线体28b对应该第一天线层28a的位置而设于该封装模组2a的部分表面上，且使该第一天线体28b与该第一天线层28a之间保持距离，以令该第一天线体28b与该第一天线层28a形成第一天线结构28。
所述的绝缘间隔体24设于该封装模组2a的部分表面上。
所述的第二天线体29b对应该第二天线层29a的位置设于该绝缘间隔体24上，且使该第二天线体29b与该第二天线层29a位于该绝缘间隔体24的相对两侧，以令该第二天线体29b与该第二天线层29a形成第二天线结构29。
于一实施例中，该散热体22呈环状。
于一实施例中，该散热体22环绕该绝缘间隔体24。
于一实施例中，该第一天线体28b与该第一天线层28a以耦合方式传输信号。
于一实施例中，该绝缘间隔体24为介电层。
于一实施例中，该第二天线体29b与该第二天线层29a以耦合方式传输信号。
于一实施例中，该封装模组2a包含有一包覆该电子元件21的包覆层25，以令该第一天线体28b与该第一天线层28a位于该包覆层25的相对两侧。进一步，该封装模组2a还包含有埋设于该包覆层25中的多个导电柱23，以及配置于该包覆层25相对两侧以通过该多个导电柱23相互电性连接的第一线路结构20与第二线路结构26，以令该第一线路结构20布设有该第一天线层28a，且该第二线路结构26布设有该第二天线层29a，并使该绝缘间隔体24与该第一天线体28b设于该第二线路结构20的其中一表面上。例如，该包覆层25中埋设有多个该电子元件21，以令该多个导电柱23位于至少两该电子元件21之间；或者，该第二天线结构29迭合于该导电柱23之上。
于一实施例中，该散热体22接触该电子元件21。
综上所述，本发明的电子封装件及其制法，通过该散热体的设计，以利于该电子元件散热，故应用该电子封装件的电子产品于运作多种频率的天线功能时，能保持正常的射频功能且不会因过热而产生不良状况。
再者，通过该第二天线结构迭合于该多个导电柱之上，以利于缩短该第二天线结构传递天线信号至外部电路板的路径，使天线信号的传递速度得以加快。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (21)

1.一种电子封装件，包括：
封装模组，其于内部配置有至少一电子元件及多个电性连接该至少一电子元件的馈入线路，其中，该多个馈入线路定义有第一天线层及第二天线层；
散热体，其设于该封装模组的部分表面上并延伸至该封装模组中以导热连接该至少一电子元件；
第一天线体，其对应该第一天线层的位置而设于该封装模组的部分表面上，使该第一天线体与该第一天线层之间保持距离，以令该第一天线体与该第一天线层形成第一天线结构；
绝缘间隔体，其设于该封装模组的部分表面上；以及
第二天线体，其对应该第二天线层的位置设于该绝缘间隔体上，使该第二天线体与该第二天线层位于该绝缘间隔体的相对两侧，以令该第二天线体与该第二天线层形成第二天线结构。
2.如权利要求1所述的电子封装件，其中，该散热体呈环状。
3.如权利要求1所述的电子封装件，其中，该散热体环绕该绝缘间隔体。
4.如权利要求1所述的电子封装件，其中，该绝缘间隔体为介电层。
5.如权利要求1所述的电子封装件，其中，该第一天线体与该第一天线层以及该第二天线体与该第二天线层以耦合方式传输信号。
6.如权利要求1所述的电子封装件，其中，该封装模组包含有一包覆该至少一电子元件的包覆层，以令该第一天线体与该第一天线层位于该包覆层的相对两侧。
7.如权利要求6所述的电子封装件，其中，该封装模组还包含有埋设于该包覆层中的多个导电柱，以及配置于该包覆层相对两侧以通过该多个导电柱相互电性连接的第一线路结构与第二线路结构，以令该第一线路结构布设有该第一天线层，且该第二线路结构布设有该第二天线层，并使该绝缘间隔体与该第一天线体设于该第二线路结构的一表面上。
8.如权利要求7所述的电子封装件，其中，该第二天线结构迭合于该多个导电柱之上。
9.如权利要求7所述的电子封装件，其中，该包覆层中埋设有多个该电子元件，以令该多个导电柱位于至少两该电子元件之间。
10.如权利要求1所述的电子封装件，其中，该散热体接触该至少一电子元件。
11.一种电子封装件的制法，包括：
提供一封装模组，其内部配置有至少一电子元件及多个电性连接该至少一电子元件的馈入线路，其中，该多个馈入线路定义有第一天线层及第二天线层；
将绝缘间隔体设于该封装模组的部分表面上；
形成散热体于该封装模组的部分表面上，并使该散热体延伸至该封装模组中以导热连接该至少一电子元件；以及
对应该第一天线层的位置而于该封装模组的部分表面上形成第一天线体，且对应该第二天线层的位置而于该绝缘间隔体上形成第二天线体，使该第一天线体与该第一天线层之间保持距离，以令该第一天线体与该第一天线层形成第一天线结构，且使该第二天线体与该第二天线层位于该绝缘间隔体的相对两侧，以令该第二天线体与该第二天线层形成第二天线结构。
12.如权利要求11所述的电子封装件的制法，其中，该散热体呈环状。
13.如权利要求11所述的电子封装件的制法，其中，该散热体环绕该绝缘间隔体。
14.如权利要求11所述的电子封装件的制法，其中，该绝缘间隔体为介电层。
15.如权利要求11所述的电子封装件的制法，其中，该第一天线体与该第一天线层以及该第二天线体与该第二天线层以耦合方式传输信号。
16.如权利要求11所述的电子封装件的制法，其中，该封装模组包含有一包覆该至少一电子元件的包覆层，以令该第一天线体与该第一天线层位于该包覆层的相对两侧。
17.如权利要求16所述的电子封装件的制法，其中，该封装模组还包含有埋设于该包覆层中的多个导电柱，以及配置于该包覆层相对两侧以通过该多个导电柱相互电性连接的第一线路结构与第二线路结构，以令该第一线路结构布设有该第一天线层，且该第二线路结构布设有该第二天线层，并使该绝缘间隔体与该第一天线体设于该第二线路结构的一表面上。
18.如权利要求17所述的电子封装件的制法，其中，该包覆层中埋设有多个该电子元件，以令该多个导电柱位于至少两该电子元件之间。
19.如权利要求17所述的电子封装件的制法，其中，该第二天线结构迭合于该多个导电柱之上。
20.如权利要求11所述的电子封装件的制法，其中，该散热体接触该至少一电子元件。
21.如权利要求11所述的电子封装件的制法，其中，该散热体的制程包括：
于该封装模组中形成凹部，以外露出该至少一电子元件；以及
将金属材形成于该凹部中并凸出该封装模组的表面，使该金属材成为该散热体。
CN202210619214.1A 2022-05-26 2022-06-01 电子封装件及其制法 Pending CN117174669A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW111119694A TWI793024B (zh) 2022-05-26 2022-05-26 電子封裝件及其製法
TW111119694 2022-05-26

Publications (1)

Publication Number Publication Date
CN117174669A true CN117174669A (zh) 2023-12-05

Family

ID=86689241

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210619214.1A Pending CN117174669A (zh) 2022-05-26 2022-06-01 电子封装件及其制法

Country Status (3)

Country Link
US (1) US20230402409A1 (zh)
CN (1) CN117174669A (zh)
TW (1) TWI793024B (zh)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721920B2 (en) * 2012-10-19 2017-08-01 Infineon Technologies Ag Embedded chip packages and methods for manufacturing an embedded chip package
US11195787B2 (en) * 2016-02-17 2021-12-07 Infineon Technologies Ag Semiconductor device including an antenna
KR20180090527A (ko) * 2017-02-03 2018-08-13 삼성전기주식회사 반도체 패키지와 그 제조 방법
US10483617B2 (en) * 2017-09-29 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure
US11228087B2 (en) * 2018-03-16 2022-01-18 Sj Semiconductor (Jiangyin) Corporation Antenna package structure and antenna packaging method
US11189905B2 (en) * 2018-04-13 2021-11-30 International Business Machines Corporation Integrated antenna array packaging structures and methods
US11227846B2 (en) * 2019-01-30 2022-01-18 Mediatek Inc. Semiconductor package having improved thermal interface between semiconductor die and heat spreading structure
US11205627B2 (en) * 2020-02-12 2021-12-21 Advanced Semiconductor Engineering, Inc. Semiconductor device package including emitting devices and method of manufacturing the same
US11329017B2 (en) * 2020-04-29 2022-05-10 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
KR20210156072A (ko) * 2020-06-17 2021-12-24 삼성전자주식회사 안테나 패턴을 포함하는 반도체 패키지
KR20220004449A (ko) * 2020-07-03 2022-01-11 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
CN114068436A (zh) * 2020-07-30 2022-02-18 庆鼎精密电子（淮安）有限公司 封装电路结构及其制作方法
CN114267664A (zh) * 2020-09-16 2022-04-01 鹏鼎控股(深圳)股份有限公司 封装电路结构及其制作方法

Also Published As

Publication number Publication date
TW202347676A (zh) 2023-12-01
US20230402409A1 (en) 2023-12-14
TWI793024B (zh) 2023-02-11

Similar Documents

Publication Publication Date Title
US11532575B2 (en) Integrated antenna package structure and manufacturing method thereof
US11670607B2 (en) Electronic package
TW202018903A (zh) 半導體封裝及包括其的天線模組
US11271313B2 (en) Electronic package and method for manufacturing the same
CN108962878B (zh) 电子封装件及其制法
CN111446535B (zh) 电子封装件及其制法
CN111799181B (zh) 电子封装件及其制法
CN117174669A (zh) 电子封装件及其制法
TWI815314B (zh) 電子封裝件及其製法
TWI762197B (zh) 電子封裝件及其製法
TWI769119B (zh) 電子封裝件及其製法
CN116435198B (zh) 单极化空气耦合天线封装结构及制备方法
TWI789977B (zh) 電子裝置及其製造方法
CN116230558B (zh) 单极化空气耦合天线封装结构及制备方法
CN116387799B (zh) 双极化空气耦合天线封装结构及制备方法
US20240145908A1 (en) Electronic package and manufacturing method thereof
CN116246965B (zh) 组合型空气耦合天线封装结构及制备方法
TWI789768B (zh) 天線模組及其製造方法暨電子裝置
CN112216687A (zh) 电子封装件
CN115313013A (zh) 天线结构及其电子封装件
TW201947727A (zh) 電子封裝件及其製法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination