TW202347676A - 電子封裝件及其製法 - Google Patents

電子封裝件及其製法 Download PDF

Info

Publication number
TW202347676A
TW202347676A TW111119694A TW111119694A TW202347676A TW 202347676 A TW202347676 A TW 202347676A TW 111119694 A TW111119694 A TW 111119694A TW 111119694 A TW111119694 A TW 111119694A TW 202347676 A TW202347676 A TW 202347676A
Authority
TW
Taiwan
Prior art keywords
antenna
layer
package
electronic
manufacturing
Prior art date
Application number
TW111119694A
Other languages
English (en)
Other versions
TWI793024B (zh
Inventor
柯仲禹
陳亮斌
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW111119694A priority Critical patent/TWI793024B/zh
Priority to CN202210619214.1A priority patent/CN117174669A/zh
Priority to US17/858,905 priority patent/US20230402409A1/en
Application granted granted Critical
Publication of TWI793024B publication Critical patent/TWI793024B/zh
Publication of TW202347676A publication Critical patent/TW202347676A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H01Q21/065—Patch antenna array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6688—Mixed frequency adaptations, i.e. for operation at different frequencies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/202—Electromagnetic wavelength ranges [W]
    • H01L2924/2027—Radio 1 mm - km 300 GHz - 3 Hz

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Details Of Aerials (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一種電子封裝件，係於一包含電子元件之封裝模組上整合多組天線結構及一散熱體，以利用該散熱體將該電子元件所產生之熱能導引出該封裝模組，使該電子封裝件於配置多組天線結構時，可提升該電子元件之散熱性。

Description

電子封裝件及其製法
本發明係有關一種電子封裝件，尤指一種具天線結構之電子封裝件及其製法。
目前無線通訊技術已廣泛應用於各式消費性電子產品(如手機、平板電腦等)，以利接收或發送各種無線訊號。此外，為滿足消費性電子產品的攜帶及上網便利性，無線通訊模組之製造與設計係朝輕、薄、短、小之需求作開發，其中，平面天線(Patch Antenna)因具有體積小、重量輕與製造容易等特性而廣泛利用在電子產品之無線通訊模組中。
目前5G之相關應用技術於未來將全面商品化，其應用頻率範圍約在1GHz~1000GHz之間的高頻頻段，其商業應用模式為5G搭配4G LTE，並於戶外架設一蜂巢式基站以配合設於室內的小基站，故5G行動通訊會於基站內使用大量天線以符合5G系統的大容量快速傳輸且低延遲之要求。
圖1A係習知具有天線結構之半導體封裝件1之立體示意圖。如圖1所示，該半導體封裝件1係包括：其包括：一具有複數電極墊110 之半導體晶片11、複數導電柱13、一包覆該半導體晶片11與該複數導電柱13之包覆層15、配置於該包覆層15相對兩側以藉由該複數導電柱13相互電性連接之承載結構10與線路結構16、複數設於該承載結構10上以接置電路板8之導電元件17、一藉由結合層12設於該線路結構16上之絕緣間隔體14、複數藉由結合層12設於該線路結構16上之第一天線體18b、以及複數設於該絕緣間隔體14上之第二天線體19b。
該半導體晶片11之電極墊110上設有導電凸塊112，以電性連接該承載結構10之線路，且於製程中，可依需求以保護膜114包覆該些導電凸塊112。
該承載結構10佈設有該第一天線層18a，且該線路結構16佈設有該第二天線層19a，使該第一天線體18b對應該第一天線層18a之位置以形成低頻天線結構18，且該第二天線體19b對應該第二天線層19a之位置以形成被該低頻天線結構18環繞之高頻天線結構19，如圖1B所示，並使該半導體晶片11控制該低頻天線結構18與該高頻天線結構19之運作。
惟，習知半導體封裝件1中，其半導體晶片11係嵌埋於該包覆層15中，導致散熱性不佳，影響該半導體晶片11提供運作5G系統所需之電性功能，甚至無法達到5G系統之天線運作之需求。
再者，習知半導體封裝件1中，其導電柱13設置於該半導體晶片11外圍處，使該高頻天線結構19無法疊合於該些導電柱13上方，故當該高頻天線結構19之訊號需藉由該些導電柱13傳遞至該電路板8時，該訊號需經由該線路結構16扇出至該高頻天線結構19之垂直投影區域Z 之外圍處，使該高頻天線結構19傳遞天線訊號之路徑(如圖1A所示之訊號路徑L1)過長，導致天線訊號之傳遞速度過慢。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：封裝模組，係於內部配置有至少一電子元件及複數電性連接該至少一電子元件之饋入線路，其中，該複數饋入線路係定義有第一天線層及第二天線層；散熱體，係設於該封裝模組之部分表面上並延伸至該封裝模組中以導熱連接該至少一電子元件；第一天線體，係對應該第一天線層之位置而設於封裝模組之部分表面上，且使該第一天線體與該第一天線層之間保持距離，以令該第一天線體與該第一天線層形成第一天線結構；絕緣間隔體，係設於該封裝模組之部分表面上；以及第二天線體，係對應該第二天線層之位置設於該絕緣間隔體上，且使該第二天線體與該第二天線層位於該絕緣間隔體之相對兩側，以令該第二天線體與該第二天線層形成第二天線結構。
本發明亦提供一種電子封裝件之製法，係包括：提供一封裝模組，其內部係配置有至少一電子元件及複數電性連接該至少一電子元件之饋入線路，其中，該複數饋入線路係定義有第一天線層及第二天線層；將絕緣間隔體設於該封裝模組之部分表面上；形成散熱體於該封裝模組之部分表面上，並使該散熱體延伸至該封裝模組中以導熱連接該至少一電子元件；以及對應該第一天線層之位置而於該封裝模組之部分表面上形成第 一天線體，且對應該第二天線層之位置而於該絕緣間隔體上形成第二天線體，其中，使該第一天線體與該第一天線層之間保持距離，以令該第一天線體與該第一天線層形成第一天線結構，且使該第二天線體與該第二天線層位於該絕緣間隔體之相對兩側，以令該第二天線體與該第二天線層形成第二天線結構。
前述之製法中，該散熱體之製程係包括：於該封裝模組中形成凹部，以外露出該至少一電子元件；以及將金屬材形成於該凹部中並凸出該封裝模組之表面，使該金屬材成為該散熱體。
前述之電子封裝件及其製法中，該散熱體係呈環狀。
前述之電子封裝件及其製法中，該散熱體係環繞該絕緣間隔體。
前述之電子封裝件及其製法中，該絕緣間隔體係為介電層。
前述之電子封裝件及其製法中，該第一天線體與該第一天線層係以耦合方式傳輸訊號。
前述之電子封裝件及其製法中，該第二天線體與該第二天線層係以耦合方式傳輸訊號。
前述之電子封裝件及其製法中，該封裝模組係包含有一包覆該至少一電子元件之包覆層，以令該第一天線體與該第一天線層位於該包覆層之相對兩側。進一步，該封裝模組復包含有埋設於該包覆層中之複數導電柱，以及配置於該包覆層相對兩側以藉由該複數導電柱相互電性連接之第一線路結構與第二線路結構，以令該第一線路結構佈設有該第一天線層，且該第二線路結構佈設有該第二天線層，並使該絕緣間隔體與該第一天線體設於該第二線路結構之一表面上。例如，該包覆層中係埋設有複數 該電子元件，以令該複數導電柱位於至少兩該電子元件之間；或者，該第二天線結構疊合於該複數導電柱之上。
前述之電子封裝件及其製法中，該散熱體係接觸該至少一電子元件。
由上可知，本發明之電子封裝件及其製法中，主要藉由該散熱體將該電子元件所產生之熱能導引出該封裝模組，使該電子元件可依需求進行散熱，故相較於習知技術，該電子封裝件於配置多組天線結構時，可提升該電子元件之散熱性，使該電子封裝件可提供運作5G系統所需之電性功能，以達到5G系統之天線運作之需求。
再者，藉由該第二天線結構疊合於該複數導電柱之上，以利於縮短該第二天線結構傳遞天線訊號至該電路板之路徑，使天線訊號之傳遞速度得以加快。
1:半導體封裝件
10:承載結構
11:半導體晶片
110:電極墊
112,212:導電凸塊
114:保護膜
12,214:結合層
13,23:導電柱
14,24:絕緣間隔體
15,25:包覆層
16:線路結構
17,27:導電元件
18:低頻天線結構
18a,28a:第一天線層
18b,28b:第一天線體
19:高頻天線結構
19a,29a:第二天線層
19b,29b:第二天線體
2:電子封裝件
2a:封裝模組
20:第一線路結構
200:第一絕緣層
201:第一線路層
21:電子元件
21a:作用面
21b:非作用面
22:散熱體
23b:端面
25a:第一表面
25b:第二表面
26:第二線路結構
260:第二絕緣層
261:第二線路層
28:第一天線結構
29:第二天線結構
8:電路板
9:承載板
90:離型層
91:黏著層
A:凹部
L1,L2:訊號路徑
P,Z:垂直投影區域
S:空曠區
圖1A係為習知半導體封裝件之剖面示意圖。
圖1B係為圖1A之上視平面示意圖。
圖2A至圖2H係為本發明之電子封裝件之製法的剖面示意圖。
圖3係為圖2H之上視平面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2H係為本發明之電子封裝件2之製法的剖面示意圖。
如圖2A所示，提供一設於承載板9上之第一線路結構20，且該第一線路結構20上形成有複數導電柱23。
於本實施例中，該第一線路結構20例如為基板構造，該基板構造係為具有核心層型式或無核心層型式，其中，該第一線路結構20可包括至少一第一絕緣層200與至少一設於該第一絕緣層200上之第一線路層201。例如，該第一線路層201係為線路重佈層(Redistribution layer，簡稱RDL)規格，其組成材質係為銅，且形成該第一絕緣層200之材質係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材。
再者，該第一線路結構20復配置有電性連接該第一線路層201之第一天線層28a。例如，該第一天線層28a係與該第一線路層201一起藉由RDL製程製作。
又，該承載板9係例如為半導體材質(如矽或玻璃)之板體，其上以塗佈方式依序形成有一離型層90與一黏著層91，以供該第一線路結構20設於該黏著層91上。
另外，該導電柱23係例如為柱狀體、線狀體或球狀體，其立設於該第一線路層201上並電性連接該第一線路層201，其中，形成該導電柱23之材質係為如銅或金之金屬材或銲錫材，但並不限於上述。
如圖2B所示，設置至少一電子元件21於該第一線路結構20上。
所述之電子元件21係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
於本實施例中，該電子元件21係為半導體晶片，其具有相對之作用面21a與非作用面21b，且該作用面21a具有複數電極墊(圖略)，使該電子元件21採用覆晶方式以其電極墊藉由複數導電凸塊212結合至該第一線路結構20上，以電性連接該第一線路層201。進一步，可依需求以如底膠之結合層214包覆該些導電凸塊212。
再者，若設置複數該電子元件21，則可令該複數導電柱23位於至少兩該電子元件21之間，以於複數電子元件21所分布之群組外圍形成一不含導電材之空曠區S。
如圖2C所示，形成一包覆層25於該第一線路結構20上，以令該包覆層25包覆該電子元件21、結合層214與該複數導電柱23，其中，該包覆層25係具有相對之第一表面25a與第二表面25b，且其以第一 表面25a結合該第一線路結構20。接著，藉由整平製程，使該包覆層25之第二表面25b齊平該導電柱23之端面23b(或該電子元件21之非作用面21b)，令該導電柱23之端面23b(或該電子元件21之非作用面21b)外露於該包覆層25之第二表面25b。
於本實施例中，該包覆層25係為絕緣材，如聚醯亞胺(PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該第一線路結構20上。
再者，該整平製程係藉由研磨方式，移除該導電柱23之部分材質與該包覆層25之部分材質(甚至於移除該電子元件21之非作用面21b之部分材質)，使該包覆層25之第二表面25b與該導電柱23之端面23b(或該電子元件21之非作用面21b)共平面。
如圖2D所示，形成一第二線路結構26於該包覆層25之第二表面25b上，且令該第二線路結構26電性連接該些導電柱23，使該第二線路結構26堆疊於該第一線路結構20上以形成一封裝模組2a。
於本實施例中，該第二線路結構26係包含有一第二絕緣層260及設於該第二絕緣層260上之如RDL之第二線路層261，以令該第二線路層261電性連接該複數導電柱23。或者，該第二線路結構26亦可包括複數第二絕緣層260及複數第二線路層261。
再者，形成該第二線路層261之材質係為銅，且形成該第二絕緣層260之材質係如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)之介電材。
又，該第二線路結構26復配置有電性連接該第二線路層261之第二天線層29a。例如，該第二天線層29a係與該第二線路層261一起藉由RDL製程製作。
應可理解地，有關封裝模組2a之種類繁多，並不限於上述，特此述明。
如圖2E所示，於該第二線路結構26上形成一絕緣間隔體24，並於該第二線路結構26中形成外露出該電子元件21之凹部A。
於本實施例中，該絕緣間隔體24係為介電層，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)或封裝材(molding compound)等介電材，但並不限於上述。例如，先將一介電層塗佈於該第二線路結構26之全部表面上，再以蝕刻方式移除該介電層之部分材質，以形成該絕緣間隔體24。
再者，該凹部A係貫穿該第二線路結構26，以外露該電子元件21之非作用面21b；應可理解地，若該包覆層25覆蓋該電子元件21之非作用面21b，則該凹部A需延伸至該包覆層25之第二表面25b內，以令該電子元件21之非作用面21b外露於該凹部A。
如圖2F所示，於該凹部A中形成散熱體22，以令該散熱體22導熱連接該電子元件21，並使該散熱體22凸出該第二線路結構26(或該封裝模組2a之表面)。
於本實施例中，該散熱體22係包含如銅之金屬材，且該凹部A係為環形溝槽，使該散熱體22呈環狀，以圍繞該絕緣間隔體24，如圖3所示。
如圖2G所示，於該第二線路結構26之第二絕緣層260之部分表面上形成對應該第一天線層28a配置之第一天線體28b，以令該第一 天線體28b與第一天線層28a之間保持距離(如對應該空曠區S)而形成第一天線結構28，且於該絕緣間隔體24上形成對應該第二天線層29a配置之第二天線體29b，以令該第二天線體29b與第二天線層29a位於該絕緣間隔體24之相對兩側而形成第二天線結構29，並使該第一天線體28b環繞該第二天線體29b，如圖3所示。
於本實施例中，以6吉赫(GHz)頻段為界線，該第一天線結構28係為低頻段天線，即6GHz以下(俗稱Sub-6GHz)，且該第二天線結構29係為高頻段天線，即高於6GHz。例如，該電子元件21藉由該第一天線結構28收發Sub-6GHz(約410~7125兆赫(MHz))頻率之低頻5G毫米波訊號，且該電子元件21藉由該第二天線結構29收發24~53吉赫(GHz)頻率之高頻5G毫米波(mmWave)訊號。
再者，該第一天線體28b與第一天線層28a係以耦合方式傳輸訊號，並使該第一天線層28a作為該第一天線結構28之饋入線路，且該第二天線體29b與第二天線層29a亦以耦合方式傳輸訊號，並使該第二天線層29a作為該第二天線結構29之饋入線路。例如，該天線層與該天線體係可由交變電壓、交變電流或輻射變化產生輻射能量，且該輻射能量係為電磁場，以令該天線層與該天線體能相互電磁耦合，使天線訊號能於該天線層與該天線體之間傳遞。另外，第一天線層28a與第一天線體28b之間無其它金屬層，如該空曠區S上下所對應之區間。
又，配合該高頻段天線之介質區域(如該絕緣間隔體24與第二絕緣層260)，其介電係數需小於3，例如，SiLK、MSQ、PI(含奈米空氣、氟基團)或其它適當材質；另一方面，配合該低頻段天線之介質區域(如第二絕緣層260、包覆層25與第一絕緣層200)，其介電係數需小於3.7，例如，環氧樹脂、PI或其它適當材質。
另外，可藉由濺鍍(sputtering)、蒸鍍(vaporing)、電鍍、無電電鍍、化鍍或貼膜(foiling)等方式製作第一天線體28b與第二天線體29b，使該第一天線體28b位於該散熱體22之環外，且該第二天線體29b位於該散熱體22之環內。
如圖2H所示，移除該承載板9及其上之離型層90與黏著層91，以外露該第一線路結構20，供形成複數如銲球之導電元件27於該第一線路結構20之第一線路層201上，以製得本發明之電子封裝件2，使該電子封裝件2於後續製程中可藉由該些導電元件27接置於一電路板8上。
於本實施例中，可依需求形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)於該第一線路層201上，以利於結合該導電元件27。
因此，本發明之製法主要藉由該散熱體22自該封裝模組2a內延伸凸出該封裝模組2a之設計，以將該電子元件21所產生之熱能導引出該封裝模組2a，使該電子元件21可依需求進行散熱，故相較於習知技術，該電子封裝件2於配置該第一天線結構28與第二天線結構29時，仍可符合該電子元件21所需之散熱性，使該電子封裝件2提供運作5G系統所需之電性功能，以達到5G系統之天線運作之需求。
再者，藉由將該些導電柱23設置於兩電子元件21之間，使該第二天線結構29疊合於該些導電柱23與該電子元件21上，以利於縮短該第二天線結構29傳遞天線訊號至該電路板8(該導電元件27)之路徑，使天線訊號之傳遞速度得以加快。例如，該第二天線結構29之訊號可藉由其下方之該些導電柱23傳遞至該電路板8，而其經由該第二線路結構26之路徑(如圖2H所示之訊號路徑L2)係位於該第二天線結構29之垂 直投影區域P之內，而無需扇出至該第二天線結構29之垂直投影區域P之外圍處，因而大幅縮減該第二天線結構29之傳遞天線訊號之路徑。
又，藉由該絕緣間隔體24之配置，以利於將該第一天線結構28與第二天線結構29整合於該封裝模組2a上而不相互干涉，使該電子封裝件2可依需求發出/接收不同之天線訊號，故該電子封裝件2可配置包含多種頻率之天線結構，使單一該電子封裝件2即可對應多種頻率之射頻產品之需求。
本發明復提供一種電子封裝件2，其包括：一封裝模組2a、至少一散熱體22、絕緣間隔體24、第一天線體28b以及第二天線體29b。
所述之封裝模組2a係於內部配置有至少一電子元件21及複數電性連接該電子元件21之饋入線路，其中，該複數饋入線路係定義有第一天線層28a及第二天線層29a。
所述之散熱體22係設於該封裝模組2a之部分表面上並延伸至該封裝模組2a中以導熱連接該電子元件21。
所述之第一天線體28b係對應該第一天線層28a之位置而設於該封裝模組2a之部分表面上，且使該第一天線體28b與該第一天線層28a之間保持距離，以令該第一天線體28b與該第一天線層28a形成第一天線結構28。
所述之絕緣間隔體24係設於該封裝模組2a之部分表面上。
所述之第二天線體29b係對應該第二天線層29a之位置設於該絕緣間隔體24上，且使該第二天線體29b與該第二天線層29a位於該絕緣間隔體24之相對兩側，以令該第二天線體29b與該第二天線層29a形成第二天線結構29。
於一實施例中，該散熱體22係呈環狀。
於一實施例中，該散熱體22係環繞該絕緣間隔體24。
於一實施例中，該第一天線體28b與該第一天線層28a係以耦合方式傳輸訊號。
於一實施例中，該絕緣間隔體24係為介電層。
於一實施例中，該第二天線體29b與該第二天線層29a係以耦合方式傳輸訊號。
於一實施例中，該封裝模組2a係包含有一包覆該電子元件21之包覆層25，以令該第一天線體28b與該第一天線層28a位於該包覆層25之相對兩側。進一步，該封裝模組2a復包含有埋設於該包覆層25中之複數導電柱23，以及配置於該包覆層25相對兩側以藉由該複數導電柱23相互電性連接之第一線路結構20與第二線路結構26，以令該第一線路結構20佈設有該第一天線層28a，且該第二線路結構26佈設有該第二天線層29a，並使該絕緣間隔體24與該第一天線體28b設於該第二線路結構20之其中一表面上。例如，該包覆層25中係埋設有複數該電子元件21，以令該複數導電柱23位於至少兩該電子元件21之間；或者，該第二天線結構29疊合於該導電柱23之上。
於一實施例中，該散熱體22係接觸該電子元件21。
綜上所述，本發明之電子封裝件及其製法，係藉由該散熱體之設計，以利於該電子元件散熱，故應用該電子封裝件之電子產品於運作多種頻率之天線功能時，能保持正常之射頻功能且不會因過熱而產生不良狀況。
再者，藉由該第二天線結構疊合於該複數導電柱之上，以利於縮短該第二天線結構傳遞天線訊號至外部電路板之路徑，使天線訊號之傳遞速度得以加快。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
20:第一線路結構
21:電子元件
22:散熱體
23:導電柱
24:絕緣間隔體
25:包覆層
26:第二線路結構
27:導電元件
28:第一天線結構
28a:第一天線層
28b:第一天線體
29:第二天線結構
29a:第二天線層
29b:第二天線體
8:電路板
L2:訊號路徑
P:垂直投影區域

Claims (21)

  1. 一種電子封裝件，係包括：
    封裝模組，係於內部配置有至少一電子元件及複數電性連接該至少一電子元件之饋入線路，其中，該複數饋入線路係定義有第一天線層及第二天線層；
    散熱體，係設於該封裝模組之部分表面上並延伸至該封裝模組中以導熱連接該至少一電子元件；
    第一天線體，係對應該第一天線層之位置而設於該封裝模組之部分表面上，使該第一天線體與該第一天線層之間保持距離，以令該第一天線體與該第一天線層形成第一天線結構；
    絕緣間隔體，係設於該封裝模組之部分表面上；以及
    第二天線體，係對應該第二天線層之位置設於該絕緣間隔體上，使該第二天線體與該第二天線層位於該絕緣間隔體之相對兩側，以令該第二天線體與該第二天線層形成第二天線結構。
  2. 如請求項1所述之電子封裝件，其中，該散熱體係呈環狀。
  3. 如請求項1所述之電子封裝件，其中，該散熱體係環繞該絕緣間隔體。
  4. 如請求項1所述之電子封裝件，其中，該絕緣間隔體係為介電層。
  5. 如請求項1所述之電子封裝件，其中，該第一天線體與該第一天線層以及該第二天線體與該第二天線層係以耦合方式傳輸訊號。
  6. 如請求項1所述之電子封裝件，其中，該封裝模組係包含有一包覆該至少一電子元件之包覆層，以令該第一天線體與該第一天線層位於該包覆層之相對兩側。
  7. 如請求項6所述之電子封裝件，其中，該封裝模組復包含有埋設於該包覆層中之複數導電柱，以及配置於該包覆層相對兩側以藉由該複數導電柱相互電性連接之第一線路結構與第二線路結構，以令該第一線路結構佈設有該第一天線層，且該第二線路結構佈設有該第二天線層，並使該絕緣間隔體與該第一天線體設於該第二線路結構之一表面上。
  8. 如請求項7所述之電子封裝件，其中，該第二天線結構疊合於該複數導電柱之上。
  9. 如請求項7所述之電子封裝件，其中，該包覆層中係埋設有複數該電子元件，以令該複數導電柱位於至少兩該電子元件之間。
  10. 如請求項1所述之電子封裝件，其中，該散熱體係接觸該至少一電子元件。
  11. 一種電子封裝件之製法，係包括：
    提供一封裝模組，其內部係配置有至少一電子元件及複數電性連接該至少一電子元件之饋入線路，其中，該複數饋入線路係定義有第一天線層及第二天線層；
    將絕緣間隔體設於該封裝模組之部分表面上；
    形成散熱體於該封裝模組之部分表面上，並使該散熱體延伸至該封裝模組中以導熱連接該至少一電子元件；以及
    對應該第一天線層之位置而於該封裝模組之部分表面上形成第一天線體，且對應該第二天線層之位置而於該絕緣間隔體上形成第二天線體，使該第一天線體與該第一天線層之間保持距離，以令該第一天線體與該第一天線層形成第一天線結構，且使該第二天線體與該第二天線層位於該絕緣間隔體之相對兩側，以令該第二天線體與該第二天線層形成第二天線結構。
  12. 如請求項11所述之電子封裝件之製法，其中，該散熱體係呈環狀。
  13. 如請求項11所述之電子封裝件之製法，其中，該散熱體係環繞該絕緣間隔體。
  14. 如請求項11所述之電子封裝件之製法，其中，該絕緣間隔體係為介電層。
  15. 如請求項11所述之電子封裝件之製法，其中，該第一天線體與該第一天線層以及該第二天線體與該第二天線層係以耦合方式傳輸訊號。
  16. 如請求項11所述之電子封裝件之製法，其中，該封裝模組係包含有一包覆該至少一電子元件之包覆層，以令該第一天線體與該第一天線層位於該包覆層之相對兩側。
  17. 如請求項16所述之電子封裝件之製法，其中，該封裝模組復包含有埋設於該包覆層中之複數導電柱，以及配置於該包覆層相對兩側以藉由該複數導電柱相互電性連接之第一線路結構與第二線路結構，以令該第一線路結構佈設有該第一天線層，且該第二線路結構佈設有該第二天線層，並使該絕緣間隔體與該第一天線體設於該第二線路結構之一表面上。
  18. 如請求項17所述之電子封裝件之製法，其中，該包覆層中係埋設有複數該電子元件，以令該複數導電柱位於至少兩該電子元件之間。
  19. 如請求項17所述之電子封裝件之製法，其中，該第二天線結構疊合於該複數導電柱之上。
  20. 如請求項11所述之電子封裝件之製法，其中，該散熱體係接觸該至少一電子元件。
  21. 如請求項11所述之電子封裝件之製法，其中，該散熱體之製程係包括：
    於該封裝模組中形成凹部，以外露出該至少一電子元件；以及
    將金屬材形成於該凹部中並凸出該封裝模組之表面，使該金屬材成為該散熱體。
TW111119694A 2022-05-26 2022-05-26 電子封裝件及其製法 TWI793024B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW111119694A TWI793024B (zh) 2022-05-26 2022-05-26 電子封裝件及其製法
CN202210619214.1A CN117174669A (zh) 2022-05-26 2022-06-01 电子封装件及其制法
US17/858,905 US20230402409A1 (en) 2022-05-26 2022-07-06 Electronic package and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW111119694A TWI793024B (zh) 2022-05-26 2022-05-26 電子封裝件及其製法

Publications (2)

Publication Number Publication Date
TWI793024B TWI793024B (zh) 2023-02-11
TW202347676A true TW202347676A (zh) 2023-12-01

Family

ID=86689241

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111119694A TWI793024B (zh) 2022-05-26 2022-05-26 電子封裝件及其製法

Country Status (3)

Country Link
US (1) US20230402409A1 (zh)
CN (1) CN117174669A (zh)
TW (1) TWI793024B (zh)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721920B2 (en) * 2012-10-19 2017-08-01 Infineon Technologies Ag Embedded chip packages and methods for manufacturing an embedded chip package
US11195787B2 (en) * 2016-02-17 2021-12-07 Infineon Technologies Ag Semiconductor device including an antenna
KR20180090527A (ko) * 2017-02-03 2018-08-13 삼성전기주식회사 반도체 패키지와 그 제조 방법
US10483617B2 (en) * 2017-09-29 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure
US11228087B2 (en) * 2018-03-16 2022-01-18 Sj Semiconductor (Jiangyin) Corporation Antenna package structure and antenna packaging method
US11189905B2 (en) * 2018-04-13 2021-11-30 International Business Machines Corporation Integrated antenna array packaging structures and methods
US11227846B2 (en) * 2019-01-30 2022-01-18 Mediatek Inc. Semiconductor package having improved thermal interface between semiconductor die and heat spreading structure
US11205627B2 (en) * 2020-02-12 2021-12-21 Advanced Semiconductor Engineering, Inc. Semiconductor device package including emitting devices and method of manufacturing the same
US11329017B2 (en) * 2020-04-29 2022-05-10 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
KR20210156072A (ko) * 2020-06-17 2021-12-24 삼성전자주식회사 안테나 패턴을 포함하는 반도체 패키지
KR20220004449A (ko) * 2020-07-03 2022-01-11 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
CN114068436A (zh) * 2020-07-30 2022-02-18 庆鼎精密电子（淮安）有限公司 封装电路结构及其制作方法
CN114267664A (zh) * 2020-09-16 2022-04-01 鹏鼎控股(深圳)股份有限公司 封装电路结构及其制作方法

Also Published As

Publication number Publication date
TWI793024B (zh) 2023-02-11
US20230402409A1 (en) 2023-12-14
CN117174669A (zh) 2023-12-05

Similar Documents

Publication Publication Date Title
US11670607B2 (en) Electronic package
TW202018903A (zh) 半導體封裝及包括其的天線模組
US10916829B2 (en) Semiconductor package structure having antenna module
TWI700801B (zh) 電子封裝件及其製法
CN207852654U (zh) 具有天线组件的半导体封装结构
TWI778608B (zh) 電子封裝件及其天線結構
TWI698046B (zh) 電子封裝件及其製法
TWI696255B (zh) 電子封裝件及其製法
TW202228332A (zh) 天線模組
TWI793024B (zh) 電子封裝件及其製法
TWI769119B (zh) 電子封裝件及其製法
TWI815314B (zh) 電子封裝件及其製法
TWI762197B (zh) 電子封裝件及其製法
TWI789977B (zh) 電子裝置及其製造方法
TWI822226B (zh) 電子封裝件及其製法
CN116435198B (zh) 单极化空气耦合天线封装结构及制备方法
TWI789768B (zh) 天線模組及其製造方法暨電子裝置
TWI818779B (zh) 電子封裝件及其製法
US20230335453A1 (en) Packaging structure and packaging method
US20190181535A1 (en) Semiconductor packaging structure having antenna module
TW201947727A (zh) 電子封裝件及其製法