TW202207414A - 半導體元件 - Google Patents

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Abstract

一種半導體元件可包括基板、隱埋於基板中的第一半導體晶片、第一天線圖案、第二天線圖案以及外側端子。基板的底表面可包括彼此間隔開的第一區與第二區。第一半導體晶片可具有朝向基板的核芯部分的頂表面的第一主動表面。第一天線圖案可設置於基板的頂表面上且電性連接至第一半導體晶片。外側端子可設置於基板的底表面的第一區上，且第二天線圖案可設置於基板的底表面的第二區上。

Description

半導體元件
本揭露是有關於一種半導體元件，且確切而言是有關於一種包括天線的半導體元件。
為滿足最近對高效能電子元件的不斷增加的需求，需要增大用於行動元件（例如，智慧型電話）中的各種組件的電磁波的頻率及頻寬。確切而言，就毫米波及5G天線模組而言，不僅需要減小模組的大小，而且需要將天線模組中的部件之間的干擾最小化。此外，為保證套組中的安裝位置的自由度，模組的幾何特徵（例如大小、厚度等）受到諸多侷限。
本發明概念的實施例提供一種包括天線圖案的半導體元件，所述天線圖案被配置成減小盲區（shadow region）且提高訊號輻射效率。
本發明概念的實施例提供一種大小已減小的半導體元件。
本發明概念的實施例提供一種電特性得到改良的半導體元件。
根據本發明概念的實施例，一種半導體元件可包括：基板，所述基板的底表面包括彼此間隔開的第一區與第二區；第一半導體晶片，隱埋於所述基板中，所述第一半導體晶片具有朝向所述基板的核芯部分的頂表面的第一主動表面；第一天線圖案，設置於所述基板的所述頂表面上且電性連接至所述第一半導體晶片；第二天線圖案，設置於所述基板的所述底表面的所述第一區上；以及外側端子，設置於所述基板的所述底表面的所述第二區上。
根據本發明概念的實施例，一種半導體元件可包括：核芯部分，具有彼此相對的第一表面與第二表面；第一增層部分及第二增層部分，分別設置於所述第一表面及所述第二表面上，所述第一增層部分及所述第二增層部分中的每一者包括依序堆疊的多個絕緣層及多個互連層；第一半導體晶片，設置於藉由局部地移除所述核芯部分而形成的第一安裝區中且電性連接至所述第一增層部分；第一天線圖案，設置於所述第一增層部分的表面上；第二天線圖案，設置於所述第二增層部分的表面上；以及外側端子，設置於所述第二增層部分的所述表面上。所述第二天線圖案可設置於所述第二增層部分的第一區上。所述外側端子可設置於所述第二增層部分的與所述第一區不同的第二區上。
根據本發明概念的實施例，一種半導體元件可包括：第一重佈線基板；第一半導體晶片，具有與所述第一重佈線基板的頂表面接觸的第一主動表面；第二重佈線基板，設置於所述第一重佈線基板上以覆蓋所述第一半導體晶片；垂直連接端子，設置於所述第一半導體晶片的一側處以在垂直方向上將所述第一重佈線基板與所述第二重佈線基板連接至彼此；第一天線圖案，設置於所述第二重佈線基板的頂表面上且經由所述第二重佈線基板電性連接至所述第一半導體晶片；第二天線圖案，設置於所述第一重佈線基板的底表面的第一區上；以及外側端子，設置於所述第一重佈線基板的所述底表面的第二區上，所述第一區與所述第二區彼此間隔開。
現在將參考附圖更充分地闡述本發明概念的示例性實施例，所述附圖中示出示例性實施例。
圖1是說明根據本發明概念的實施例的半導體元件的剖視圖。圖2是說明根據本發明概念的實施例的半導體元件的剖視圖。圖3及圖4是說明根據本發明概念的實施例的半導體元件的平面圖。舉例而言，圖3是說明圖1的半導體元件的俯視平面圖，且圖4是說明圖1的半導體元件的仰視平面圖。
參考圖1，半導體元件可包括互連基板CS、第一半導體晶片200、第一天線圖案300及第二天線圖案400。
互連基板CS可包括：核芯部分C；上部增層部分UB，設置於核芯部分C的頂表面上；以及下部增層部分LB，設置於核芯部分C的底表面上。
核芯部分C可在特定方向上延伸（例如，水平地延伸）。當在平面圖中觀察時，核芯部分C可呈核芯圖案形式，核芯部分C是藉由移除連續核芯層的一部分而形成。自核芯層移除的區可對應於安裝區110，安裝區110中放置有第一半導體晶片200。例示性地說明具有單個開口（或凹槽）的核芯部分C，但本發明概念並不僅限於此實例。在另一實施例中，核芯部分C可包括兩個或更多個開口或凹槽。換言之，互連基板CS可包括多個開口或凹槽，當在平面圖中觀察時所述多個開口或凹槽彼此間隔開。此外，多個離散的核芯部分C可形成於半導體元件中。核芯部分C可以是絕緣材料。舉例而言，核芯部分C可由玻璃纖維、陶瓷板片、環氧樹脂材料或樹脂中的至少一種形成或包含玻璃纖維、陶瓷板片、環氧樹脂材料或樹脂中的至少一種。作為另外一種選擇，核芯部分C可由不銹鋼、鋁（Al）、鎳（Ni）、鎂（Mg）、鋅（Zn）、鉭（Ta）或其組合中的至少一種形成，或包含不銹鋼、鋁（Al）、鎳（Ni）、鎂（Mg）、鋅（Zn）、鉭（Ta）或其組合中的至少一種。
垂直連接端子102可被設置成在垂直方向上穿透核芯部分C。垂直連接端子102可將上部增層部分UB電性連接至下部增層部分LB。
第一半導體晶片200可設置於核芯部分C的安裝區110中。安裝區110可以是藉由局部地移除核芯層的連續部分以形成核芯部分C而形成的區。安裝區110可在核芯部分C的頂表面100a與底表面100b之間延伸。換言之，安裝區110可由在核芯部分C內自核芯部分C的頂表面100a延伸至核芯部分C的底表面100b的穿孔界定。作為另外一種選擇，安裝區110可呈核芯部分C的凹槽的形式，安裝區110自核芯部分C的頂表面100a局部地穿過核芯部分C朝向核芯部分C的底表面100b延伸，如圖2中所示。以下說明將基於圖1所示結構給出，但亦同樣可適用於呈凹槽形式的安裝區110。
第一半導體晶片200可與穿透孔的側壁（例如，核芯部分C的安裝區110的內側表面）間隔開預定的距離，且可被核芯部分C的安裝區110的內側表面包圍。換言之，當在平面圖中觀察時，核芯部分C可被設置成包圍第一半導體晶片200。可以面朝上方式設置第一半導體晶片200。舉例而言，第一半導體晶片200可被設置成具有朝向頂表面100a的主動表面200a。第一半導體晶片200可包括朝向核芯部分C的頂表面100a的第一晶片接墊202。第一半導體晶片200的主動表面200a可在核芯部分C的頂表面100a處暴露出，且第一半導體晶片200的非主動表面200b可在核芯部分C的底表面100b處暴露出。作為另外一種選擇，在圖2所示結構的情形中，可以主動表面200a朝向頂表面100a的方式將第一半導體晶片200安裝於安裝區110的底表面上。因此，第一半導體晶片200的主動表面200a可在鄰近頂表面100a處暴露於核芯部分C外部，且第一半導體晶片200的非主動表面200b可與核芯部分C接觸。在此意義上使用的用語「接觸」指的是直接連接（即，觸及）。在此種情形中，可使用黏合劑、黏合膜等將第一半導體晶片200附接至安裝區110的底表面。以下說明亦將基於圖1所示結構來給出。第一半導體晶片200的厚度可小於互連基板CS的總厚度。舉例而言，第一半導體晶片200的厚度可等於或小於核芯部分C的厚度。在圖1中所示的結構的情形中，第一半導體晶片200的厚度可實質上等於核芯部分C的厚度。在圖2中所示的結構的情形中，第一半導體晶片200的厚度可小於核芯部分C的厚度。被闡述為「實質上相等」的物項可恰好相等或可在可接受的變化內相等，所述可接受的變化可例如由於製造製程所致。
第一半導體晶片200可包括具有射頻積體電路（radio frequency integrated circuit，RFIC）的積體電路，所述射頻積體電路產生將由第一天線圖案300及第二天線圖案400傳輸及/或接收自第一天線圖案300及第二天線圖案400接收的射頻訊號。第一半導體晶片200可電性連接至第一天線圖案300及第二天線圖案400，且此可使得能夠在幾個方向上發射及接收對應的電磁射頻訊號（其在本文中可被稱為天線訊號）。在一些實例中，第一天線圖案300及第二天線圖案400可被配置成操作相同的射頻載波訊號。舉例而言，第一天線圖案300與第二天線圖案400可相同或共用相同的圖案，例如具有相同大小的輻射器件且形成第一天線圖案300及第二天線圖案400的輻射器件之間的間隔相同（或節距相同）。在本文中所述的實施例中第一天線圖案300及第二天線圖案400的輻射器件對應於貼片圖案302及402（但可實施其他天線類型），且可不直接電性連接至外部元件（例如，與基板接墊146的直接電性連接形成對比）。在實施例中，第一半導體晶片200的積體電路可包括多個電子元件。舉例而言，積體電路可被配置成除前述射頻積體電路之外亦包括用於操作所述射頻積體電路的各種電子元件，例如功率管理積體電路（power management integrated circuit，PMIC）、數據機、收發器、功率放大器模組（power amplifier module，PAM）、濾頻器或低雜訊放大器（low noise amplifier，LNA）。第一半導體晶片200的包括射頻積體電路及電子元件的積體電路可將自外部傳輸而來的數位訊號（例如，基頻訊號等）轉換成類比訊號（例如，高頻率射頻訊號等），且可將所述類比訊號提供至第一天線圖案300及第二天線圖案400。
在安裝區110中，核芯部分C與第一半導體晶片200之間的空間可填充有絕緣材料104。絕緣材料104可由絕緣聚合物形成或包含絕緣聚合物。
根據本發明概念的實施例，由於第一半導體晶片200隱埋於互連基板CS中，因此無需將第一半導體晶片200安裝於互連基板CS的表面上，且因此半導體元件可被設置成具有減小的大小。
下部增層部分LB及上部增層部分UB可分別覆蓋核芯部分C的底表面100b及頂表面100a。上部增層部分UB可與核芯部分C的頂表面100a及第一半導體晶片200的主動表面200a接觸。下部增層部分LB可覆蓋核芯部分C的底表面100b及第一半導體晶片200的非主動表面200b。
上部增層部分UB可包括依序堆疊於核芯部分C的頂表面100a上的多個上部絕緣層122及多個上部互連層124。上部增層部分UB可覆蓋核芯部分C的頂表面100a及第一半導體晶片200的主動表面200a。下部增層部分LB可包括依序堆疊於核芯部分C的底表面100b上的多個下部絕緣層142及多個下部互連層144。下部增層部分LB可覆蓋核芯部分C的底表面100b及第一半導體晶片200的非主動表面200b。上部絕緣層122及下部絕緣層142中的每一者可由預浸體（prepreg）、味之素增層膜（Ajinomoto build-up film，ABF）、FR-4或雙馬來醯亞胺三嗪（bismaleimide triazine，BT）中的至少一者形成，或包含預浸體、味之素增層膜、FR-4或雙馬來醯亞胺三嗪中的至少一者。上部互連層124及下部互連層144中的每一者可包括至少一個電路圖案。上部互連層124可用作將第一半導體晶片200電性連接至第一天線圖案300的連接圖案。下部互連層144可經由垂直連接端子102電性連接至上部互連層124且可用作將第一半導體晶片200電性連接至第二天線圖案400的連接圖案。上部互連層124及下部互連層144中的每一者可由以下材料中的至少一種形成或包含以下材料中的至少一種：銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其組合。
第一天線圖案300可設置於上部增層部分UB上。第一天線圖案300可以是由設置於上部增層部分UB的頂表面UBa上的多個第一貼片圖案302（例如，貼片天線）構成的平面天線陣列。第一貼片圖案302可設置於上部增層部分UB的整個頂表面UBa上，且因此第一天線圖案300可在第三方向D3上與第一半導體晶片200交疊。第一天線圖案300的第一貼片圖案302中的每一者可以是貼片天線。舉例而言，第一貼片圖案302可排列於上部增層部分UB的頂表面UBa上且可用於形成寬面輻射（broadside radiation）。第一貼片圖案302可在第一方向D1及第二方向D2上週期性地排列，如圖3中所示。第一貼片圖案302中的每一者可以是寬度遠大於厚度的板片形結構。第一天線圖案300可被配置成自第一半導體晶片200接收電性訊號及在上部增層部分UB的向上方向或側向方向上發射天線訊號。根據第一天線圖案300的結構及位置，半導體元件的天線訊號可具有全向放射性質。舉例而言，第一天線圖案300可設置於上部增層部分UB的整個頂表面UBa上，且在此種情形中，天線訊號可具有寬的輻射區及大的輻射角度。第一天線圖案300可由導電材料（例如，銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金）中的至少一種形成或包含導電材料中的至少一種，但本發明概念並不僅限於該些實例。
根據本發明概念的實施例，由於第一半導體晶片200隱埋於互連基板CS的核芯部分C中且僅經由互連基板CS的上部增層部分UB連接至第一天線圖案300，因此可減小第一半導體晶片200與第一天線圖案300之間的電連接路徑的長度。因此，可改良半導體元件的電特性。
外側端子500可設置於下部增層部分LB下方。外側端子500可設置於下部增層部分LB的底表面LBa的第一區R1上。舉例而言，外側端子500可設置於基板接墊146上，基板接墊146設置於下部增層部分LB的底表面LBa的第一區R1上。在此，基板接墊146可以是下部互連層144的自下部增層部分LB的下部絕緣層142暴露出的一部分，或可以是設置於下部增層部分LB的下部絕緣層142上且連接至下部互連層144的附加接墊。外側端子500可經由下部互連層144、垂直連接端子102及上部互連層124電性連接至第一半導體晶片200。外側端子500可包括焊料球、焊料凸塊等。
第二天線圖案400可設置於下部增層部分LB下方。第二天線圖案400可設置於下部增層部分LB的底表面LBa的第二區R2上。第一區R1及第二區R2可排列於第一方向D1上。因此，第二天線圖案400可在第一方向D1上與外側端子500間隔開。第二區R2的面積可以是第一區R1的面積的0.5倍至2.0倍。第二天線圖案400可以是由設置於下部增層部分LB的底表面LBa上的多個第二貼片圖案402構成的平面天線陣列。第二天線圖案400的第二貼片圖案402中的每一者可以是貼片天線。舉例而言，第二貼片圖案402可排列於下部增層部分LB的底表面LBa上且可用於形成寬面輻射。第二貼片圖案402可在第一方向D1及第二方向D2上週期性地排列，如圖4中所示。第二貼片圖案402中的每一者可以是寬度遠大於厚度的板片形結構。第二天線圖案400可被配置成自第一半導體晶片200接收電性訊號及在下部增層部分LB的向下方向或側向方向上發射天線訊號。第二天線圖案400可經由下部互連層144、垂直連接端子102及上部互連層124電性連接至第一半導體晶片200。第一半導體晶片200可被配置成同時或單獨地對第一天線圖案300及第二天線圖案400施加電性訊號。根據第二天線圖案400的結構及位置，半導體元件的天線訊號可具有全向放射性質。第二天線圖案400可由導電材料（例如，銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金）中的至少一種形成或包含導電材料的至少一種，但本發明概念並不僅限於該些實例。
根據本發明概念的實施例，第一半導體晶片200可隱埋於互連基板CS的核芯部分C中，第二天線圖案400可設置於除設置有外側端子500的第一區R1之外的位於互連基板CS下方的整個區上，且天線訊號可在半導體元件的向下方向上具有寬的輻射區及大的輻射角度。因此，在半導體元件的向下方向上，天線訊號的盲區可減小且訊號輻射效率可提高。
半導體元件可更包括第三天線圖案600。第三天線圖案600可設置於核芯部分C的側表面100c上。第三天線圖案600可包括八木天線（Yagi antenna）。第三天線圖案600可經由上部增層部分UB或下部增層部分LB電性連接至第一半導體晶片200。第三天線圖案600可被配置成自第一半導體晶片200接收電性訊號以及在核芯部分C的側向方向上發射天線訊號。第三天線圖案600可將天線訊號發射至形成於第一天線圖案300的輻射區與第二天線圖案400的輻射區之間的盲區中，且因此可能夠減小天線訊號的盲區。在實施例中，可不設置第三天線圖案600。
半導體元件可安裝於外部基板1000上，其中外側端子500介置於半導體元件與外部基板1000之間。半導體元件的第一半導體晶片200可經由外側端子500電性連接至外部基板1000。在實施例中，外部基板1000可以是外部電子產品的母板或主板，或者可以是直接容納半導體元件的本體。但本發明概念並不僅限於此實例，且外部基板1000可意指各種電子產品中的一者，半導體元件可容納於外部基板1000中、安裝於外部基板1000上或耦合至外部基板1000。
可以覆晶方式將半導體元件安裝於外部基板1000上。舉例而言，外部基板1000與下部增層部分LB之間的外側端子500可將外部基板1000的外部基板接墊1002連接至基板接墊146。由於第一半導體晶片200不是安裝於下部增層部分LB之下而是隱埋於核芯部分C中，因此可能夠減小外部基板1000與下部增層部分LB之間的間隙。因此，可能夠減小半導體元件的大小。外部基板1000與下部增層部分LB之間的距離可以是自第二天線圖案400發射的電磁波的波長的1/4倍至1/2倍。
圖5是說明根據本發明概念的實施例的半導體元件的剖視圖。圖6是說明根據本發明概念的實施例的半導體元件的平面圖。以下說明將聚焦於設置有外側端子的區、及第二天線圖案。為說明的簡潔起見，先前所述的器件可藉由相同的參考編號來標識，而不再對其加以贅述。
圖1至圖4說明其中第一區R1及第二區R2排列於第一方向D1上的實例，但本發明概念並不僅限於此實例。
參考圖5及圖6，第一區R1可位於下部增層部分LB的底表面LBa的中心部分處。外側端子500可設置於下部增層部分LB下方。外側端子500可設置於下部增層部分LB的底表面LBa的第一區R1上。舉例而言，外側端子500可設置於基板接墊146上，基板接墊146設置於下部增層部分LB的底表面LBa的第一區R1上。
半導體元件可安裝於外部基板1000上，其中外側端子500介置於所述半導體元件與外部基板1000之間。半導體元件的第一半導體晶片200可經由外側端子500電性連接至外部基板1000。由於外側端子500設置於位於下部增層部分LB的中心部分處的第一區R1上，因此外側端子500可更穩定地支撐半導體元件的重心，且因此可改良半導體元件的結構穩定性。
第二區R2可位於下部增層部分LB的底表面LBa的外側區處。舉例而言，當在平面圖中觀察時，第二區R2可包圍第一區R1。第二天線圖案400可設置於下部增層部分LB下方。第二天線圖案400可設置於下部增層部分LB的底表面LBa的第二區R2上。第二天線圖案400可以是由設置於下部增層部分LB的底表面LBa上的多個第二貼片圖案402構成的平面天線陣列。第二天線圖案400的第二貼片圖案402中的每一者可以是貼片天線。第二天線圖案400可被配置成自第一半導體晶片200接收電性訊號以及在下部增層部分LB的向下方向或側向方向上發射天線訊號。由於第二天線圖案400設置於位於下部增層部分LB的外側區處的第一區R1上，因此可能夠提高在下部增層部分LB的側向方向上發射的天線訊號的輻射效率，且在半導體元件的向下方向上減小天線訊號的盲區。
圖7及圖8是說明根據本發明概念的實施例的半導體元件的剖視圖。
圖1至圖4說明其中設置一個第一半導體晶片的實例，但本發明概念並不僅限於此實例。
參考圖7，核芯部分C的安裝區110中不僅可設置有第一半導體晶片200而且可設置有第二半導體晶片700。第一半導體晶片200及第二半導體晶片700可與安裝區110的內側表面間隔開預定的距離，且可被安裝區110的內側表面包圍。換言之，當在平面圖中觀察時，核芯部分C可被設置成包圍第一半導體晶片200及第二半導體晶片700兩者。第一半導體晶片200及第二半導體晶片700可在安裝區110中彼此間隔開。在實施例中，可以面朝上方式設置第一半導體晶片200，且可以面朝下方式設置第二半導體晶片700。舉例而言，第一半導體晶片200可被設置成具有朝向頂表面100a的主動表面200a，且第二半導體晶片700可被設置成具有朝向底表面100b的主動表面700a。第一半導體晶片200可包括設置於鄰近核芯部分C的頂表面100a的水平高度處的第一晶片接墊202，且第二半導體晶片700可包括設置於鄰近核芯部分C的底表面100b的水平高度處的第二晶片接墊702。第一半導體晶片200的主動表面200a可在鄰近頂表面100a處暴露於核芯部分C外部，且第二半導體晶片700的主動表面700a可在鄰近底表面100b處暴露於核芯部分C外部。
第一半導體晶片200及第二半導體晶片700中的每一者可包括具有射頻積體電路（RFIC）的積體電路。由於第一半導體晶片200電性連接至第一天線圖案300且第二半導體晶片700電性連接至第二天線圖案400，因此可能夠在各個方向上發射天線訊號。在實施例中，第一半導體晶片200及第二半導體晶片700中的每一者的積體電路可包括多個電子元件。舉例而言，積體電路可被配置成除前述射頻積體電路之外亦包括用於操作所述射頻積體電路的各種電子元件，例如功率管理積體電路（PMIC）、數據機、收發器、功率放大器模組（PAM）、濾頻器或低雜訊放大器（LNA）。
在安裝區110中，核芯部分C與第一半導體晶片200之間的空間、核芯部分C與第二半導體晶片700之間的空間及第一半導體晶片200與第二半導體晶片700之間的空間可填充有絕緣材料104。
下部增層部分LB及上部增層部分UB可分別覆蓋核芯部分C的底表面100b及頂表面100a。上部增層部分UB可接觸核芯部分C的頂表面100a、第一半導體晶片200的主動表面200a及第二半導體晶片700的非主動表面700b。下部增層部分LB可覆蓋核芯部分C的底表面100b、第一半導體晶片200的非主動表面200b及第二半導體晶片700的主動表面700a。
上部增層部分UB可包括依序堆疊於核芯部分C的頂表面100a上的上部絕緣層122及上部互連層124。上部互連層124可用作將第一半導體晶片200電性連接至第一天線圖案300的連接圖案。由於第一半導體晶片200隱埋於互連基板CS的核芯部分C中且僅經由互連基板CS的上部增層部分UB連接至第一天線圖案300，因此可減小第一半導體晶片200與第一天線圖案300之間的電連接路徑的長度。此可使得能夠改良半導體元件的電特性。
下部增層部分LB可包括依序堆疊於核芯部分C的底表面100b上的下部絕緣層142及下部互連層144。下部互連層144可用作將第二半導體晶片700電性連接至第二天線圖案400的連接圖案。由於第二半導體晶片700隱埋於互連基板CS的核芯部分C中且僅經由互連基板CS的下部增層部分LB連接至第二天線圖案400，因此可減小第二半導體晶片700與第二天線圖案400之間的電連接路徑的長度。此可使得能夠改良半導體元件的電特性。
另外，第一半導體晶片200可將電性訊號傳輸至第一天線圖案300，且第二半導體晶片700可將電性訊號傳輸至第二天線圖案400。即，第一天線圖案300及第二天線圖案400可獨立地運作，且可在必要時獨立地調整第一天線圖案300的天線訊號及第二天線圖案400的天線訊號。
在某些實施例中，第一半導體晶片200及第二半導體晶片700可分別設置於不同的安裝區上。
參考圖8，核芯部分C可包括多個安裝區110。舉例而言，安裝區110可包括彼此間隔開的第一安裝區110a與第二安裝區110b。在實施例中，第一安裝區110a與第二安裝區110b可在第一方向D1上彼此間隔開。第一安裝區110a及第二安裝區110b中的每一者可以是藉由局部地移除核芯部分C的核芯圖案而形成的區。第一安裝區110a及第二安裝區110b中的每一者可在鄰近核芯部分C的頂表面100a及底表面100b處暴露於外部。換言之，第一安裝區110a及第二安裝區110b中的每一者可以是自核芯部分C的頂表面100a延伸至核芯部分C的底表面100b的穿孔形區。作為另外一種選擇，第一安裝區110a可以是自核芯部分C的頂表面100a朝向核芯部分C的底表面100b延伸的凹槽形區，且第二安裝區110b可以是自核芯部分C的底表面100b朝向核芯部分C的頂表面100a延伸的凹槽形區。
第一半導體晶片200可設置於第一安裝區110a中，且第二半導體晶片700可設置於第二安裝區110b中。第一半導體晶片200可與第一安裝區110a的內側表面間隔開預定的距離且可被第一安裝區110a的內側表面包圍。第二半導體晶片700可與第二安裝區110b的內側表面間隔開預定的距離且可被第二安裝區110b的內側表面包圍。第一半導體晶片200的主動表面200a可在鄰近頂表面100a處暴露於核芯部分C外部，且第二半導體晶片700的主動表面700a可在鄰近底表面100b處暴露於核芯部分C外部。
下部增層部分LB及上部增層部分UB可分別覆蓋核芯部分C的底表面100b及頂表面100a。上部增層部分UB可接觸核芯部分C的頂表面100a、第一半導體晶片200的主動表面200a及第二半導體晶片700的非主動表面700b。下部增層部分LB可覆蓋核芯部分C的底表面100b、第一半導體晶片200的非主動表面200b及第二半導體晶片700的主動表面700a。
上部增層部分UB可包括依序堆疊於核芯部分C的頂表面100a上的多個上部絕緣層122及多個上部互連層124。上部互連層124可用作將第一半導體晶片200電性連接至第一天線圖案300的連接圖案。由於第一半導體晶片200隱埋於互連基板CS的核芯部分C中且僅經由互連基板CS的上部增層部分UB連接至第一天線圖案300，因此可減小第一半導體晶片200與第一天線圖案300之間的電連接路徑的長度。
下部增層部分LB可包括依序堆疊於核芯部分C的底表面100b上的多個下部絕緣層142及多個下部互連層144。下部互連層144可用作將第二半導體晶片700電性連接至第二天線圖案400的連接圖案。由於第二半導體晶片700設置於無論用於第一半導體晶片200的第一安裝區110a如何皆會被設置的第二安裝區110b中，因此可能夠自由地設置第二半導體晶片700。因此，可能夠在鄰近連接至第二半導體晶片700的第二天線圖案400處形成第二半導體晶片700或第二安裝區110b，且此可使得能夠減小第二半導體晶片700與第二天線圖案400之間的電連接路徑的長度。因此，可改良半導體元件的電特性。
圖9是說明根據本發明概念的實施例的半導體元件的剖視圖。
參考圖9，半導體元件可包括上部重佈線基板120、半導體晶片200、作為絕緣材料的模製層104、下部重佈線基板140、第一天線圖案300及第二天線圖案400。
上部重佈線基板120可包括上部介電層122及分別設置於上部介電層122中的上部重佈線圖案124。上部重佈線基板120可被配置成允許將經由第一晶片接墊202去向半導體晶片200的電性連接重佈線或重新走線至另一組件，例如第一天線圖案300。
儘管未示出，但上部重佈線基板120的頂表面上可設置有上部保護層。上部保護層可覆蓋上部重佈線基板120。
第一天線圖案300可設置於上部重佈線基板120或上部保護層上。第一天線圖案300可被配置成具有與參考圖1及圖3所述的特徵實質上相同的特徵。舉例而言，第一天線圖案300可在第一方向D1及第二方向D2上排列於上部重佈線基板120上，且可經由上部重佈線基板120電性連接至半導體晶片200。
半導體晶片200可安裝於上部重佈線基板120上。可以主動表面200a面向上部重佈線基板120的方式設置半導體晶片200。半導體晶片200可經由晶片接墊202耦合至上部重佈線基板120的上部重佈線圖案124。
模製層104可設置於上部重佈線基板120的表面上。舉例而言，模製層104可被設置成覆蓋上部重佈線基板120的底表面且環繞半導體晶片200。模製層104可覆蓋半導體晶片200的側表面及非主動表面200b。模製層104可由絕緣材料（例如，環氧樹脂模製化合物（epoxy molding compound，EMC））形成或包含絕緣材料。
通孔106可設置於模製層104中。通孔106可鄰近半導體晶片200設置以在垂直方向上穿透模製層104。通孔106可具有在朝向上部重佈線基板120的方向上減小的寬度。通孔106可穿透模製層104且可突出於模製層104的頂表面上方。舉例而言，通孔106可延伸至上部重佈線基板120的上部介電層122中且可耦合至上部重佈線圖案124。
儘管未示出，但通孔晶種層可介置於模製層104與通孔106之間。舉例而言，通孔晶種層可被設置成環繞通孔106的側表面。
下部重佈線基板140可設置於模製層104下方。下部重佈線基板140可包括設置於模製層104上的下部介電層142以及設置於下部介電層142中的每一者中的下部重佈線圖案144。
儘管未示出，但下部重佈線基板140的頂表面上可設置有下部保護層。所述下部保護層可覆蓋下部重佈線基板140。
外側端子500可設置於下部重佈線基板140或下部保護層上。外側端子500可設置於下部重佈線基板140的第一區R1上。舉例而言，外側端子500可設置於基板接墊146上，基板接墊146設置於下部重佈線基板140的底表面的第一區R1上。外側端子500可包括焊料球、焊料凸塊等。
第二天線圖案400可設置於下部重佈線基板140或下部保護層上。第二天線圖案400可設置於下部重佈線基板140的底表面的第二區R2上。第一區R1及第二區R2可排列於第一方向D1上。因此，第二天線圖案400可在第一方向D1上與外側端子500間隔開。第二天線圖案400可被配置成具有與參考圖1及圖4所述的特徵實質上相同的特徵。舉例而言，第二天線圖案400可在第一方向D1及第二方向D2上排列於下部重佈線基板140上，且可經由下部重佈線基板140、通孔106及上部重佈線基板120電性連接至半導體晶片200。
半導體元件可更包括第三天線圖案600。第三天線圖案600可設置於模製層104的側表面上。第三天線圖案600可包括八木天線。第三天線圖案600可經由上部重佈線基板120或下部重佈線基板140電性連接至半導體晶片200。
圖10是說明根據本發明概念的實施例的半導體元件的剖視圖。
參考圖10，半導體元件可包括下部基板140、連接基板100、重佈線基板120、半導體晶片200、第一天線圖案300及第二天線圖案400。
在實施例中，下部基板140可以是頂表面上設置有訊號圖案的印刷電路板（printed circuit board，PCB）。在另一實施例中，下部基板140可具有其中絕緣層與互連層交替地堆疊的結構。
外側端子500可設置於下部基板140下方。外側端子500可設置於下部基板140的第一區R1上。舉例而言，外側端子500可設置於基板接墊146上，基板接墊146設置於下部基板140的底表面的第一區R1上。外側端子500可包括焊料球、焊料凸塊等。
第二天線圖案400可設置於下部基板140下方。第二天線圖案400可設置於下部基板140的底表面的第二區R2上。第一區R1及第二區R2可排列於第一方向D1上。第二天線圖案400可被配置成具有與參考圖1及圖4所述的特徵實質上相同的特徵。舉例而言，第二天線圖案400可在第一方向D1及第二方向D2上排列於下部基板140上。
連接基板100可設置於下部基板140上。連接基板100可安裝於下部基板140的頂表面上。舉例而言，連接基板100可經由端子109（例如，焊料凸塊及焊料球）耦合至下部基板140。連接基板100可經由下部基板140電性連接至外側端子500及第二天線圖案400。
可設置穿透連接基板100且藉此連接連接基板100的底表面與頂表面的開口。連接基板100可包括基礎層107及位於基礎層107中的導電部分108。舉例而言，基礎層107可由氧化矽形成或包含氧化矽。導電部分108可設置於連接基板100外部，且開口可介置於導電部分108與連接基板100之間。導電部分108可包括：連接基板接墊，設置於連接基板100的底表面上；連接基板通孔，在垂直方向上穿透基礎層107；以及導電圖案，設置於基礎層107之間且用於對電連接路徑進行重佈線。
半導體晶片200可設置於下部基板140上。半導體晶片200可設置於連接基板100的開口中。當在平面圖中觀察時，半導體晶片200可具有小於開口的面積。在實施例中，半導體晶片200可具有面向下部基板140的非主動表面200b及與非主動表面200b相對的主動表面200a。舉例而言，半導體晶片200可包括與下部基板140相對的晶片接墊202。
模製層104可設置於下部基板140的表面上。模製層104可被設置成填充連接基板100與半導體晶片200之間的空間。模製層104可覆蓋半導體晶片200的非主動表面200b及連接基板100的底表面。模製層104可在鄰近連接基板100的底表面處暴露出導電部分108的連接基板接墊。模製層104可由絕緣聚合物（例如，味之素增層膜（ABF）或環氧樹脂系聚合物）或聚合材料（例如，熱固性樹脂）中的至少一者形成，或包含絕緣聚合物或聚合材料中的至少一者。
上部重佈線基板120可設置於連接基板100上。上部重佈線基板120可包括上部介電層122及分別設置於上部介電層122中的上部重佈線圖案124。上部重佈線基板120可允許將經由第一晶片接墊202去向半導體晶片200的電性連接重佈線或重新走線至另一組件，例如第一天線圖案300。舉例而言，上部重佈線圖案124可耦合至半導體晶片200的晶片接墊202及連接基板100的導電部分108。在實施例中，半導體晶片200可安裝於上部重佈線基板120上。圖10說明其中半導體晶片200的晶片接墊202與上部重佈線基板120的上部重佈線圖案124接觸的實例，但在實施例中，可使用端子（例如，焊料球或焊料凸塊）來連接晶片接墊202。因此，第二天線圖案400可經由下部基板140、連接基板100及上部重佈線基板120電性連接至半導體晶片200。
儘管未示出，但上部重佈線基板120的頂表面上可設置有上部保護層。所述上部保護層可覆蓋上部重佈線基板120。
第一天線圖案300可設置於上部重佈線基板120或上部保護層上。第一天線圖案300可被配置成具有與參考圖1及圖3所述的特徵實質上相同的特徵。舉例而言，第一天線圖案300可在第一方向D1及第二方向D2上排列於上部重佈線基板120上，且可經由上部重佈線基板120電性連接至半導體晶片200。
儘管圖9及圖10中未示出，但除半導體晶片200之外，上部分佈基板120與下部分佈基板140之間亦可包括第二半導體晶片，以藉此提供包括於上部分佈基板120與下部分佈基板140之間的第一半導體晶片及第二半導體晶片。第一半導體晶片及第二半導體晶片可彼此間隔開。可以面朝上方式設置第一半導體晶片，且可以面朝下方式設置第二半導體晶片。舉例而言，第一半導體晶片可被設置成具有與上部分佈基板120接觸的主動表面，且第二半導體晶片可被設置成具有與下部分佈基板140接觸的主動表面。第一半導體晶片可經由第一半導體晶片中所包括的晶片接墊耦合至上部重佈線基板120的上部重佈線圖案124。第二半導體晶片可經由第二半導體晶片中所包括的晶片接墊耦合至下部重佈線基板140的下部重佈線圖案144。第一半導體晶片可以與圖7所揭示的方式類似的方式電性連接至第一天線圖案300，且第二半導體晶片可以與圖7所揭示的方式類似的方式電性連接至第二天線圖案400。
根據本發明概念的實施例，一種半導體元件可包括隱埋於互連基板中的半導體晶片，且因此無需將半導體晶片安裝於互連基板的表面上。因此，可能夠減小半導體元件的大小。
在實施例中，半導體晶片可隱埋於互連基板的核芯部分中且可僅經由互連基板的上部增層部分連接至第一天線圖案。因此，可能夠減小半導體晶片與第一天線圖案之間的電連接路徑的長度且藉此改良半導體元件的電特性。
另外，可將第二天線圖案設置於互連基板下方的整個區上（設置有連接端子的區除外），且此可允許天線訊號在半導體元件的向下方向上具有寬的輻射區及大的輻射角度。因此，在半導體元件的向下方向上，可減小天線訊號的盲區且可提高訊號輻射效率。
雖然已特別地示出及闡述了本發明概念的示例性實施例，但熟習此項技術者將理解，可在本文中做出形式及細節上的變化，而此並不背離隨附申請專利範圍的精神及範疇。
100:連接基板 100a、UBa:頂表面 100b、LBa:底表面 100c:側表面 102:垂直連接端子 104:絕緣材料/模製層 107:基礎層 108:導電部分 109:端子 110:安裝區 110a:第一安裝區 110b:第二安裝區 120:上部重佈線基板/重佈線基板 122:上部絕緣層 124:上部互連層/上部重佈線圖案 140:下部重佈線基板/下部基板 142:下部絕緣層/下部介電層 144:下部互連層/下部重佈線圖案 146:基板接墊 200:第一半導體晶片/半導體晶片 200a、700a:主動表面 200b、700b:非主動表面 202:第一晶片接墊/晶片接墊 300:第一天線圖案 302:貼片圖案/第一貼片圖案 400:第二天線圖案 402:貼片圖案/第二貼片圖案 500:外側端子 600:第三天線圖案 700:第二半導體晶片 702:第二晶片接墊 1000:外部基板 1002:外部基板接墊 C:核芯部分 CS:互連基板 D1:第一方向 D2:第二方向 D3:第三方向 LB:下部增層部分 R1:第一區 R2:第二區 UB:上部增層部分
結合附圖閱讀以下簡要說明，將更清楚地理解示例性實施例。附圖表示本文中所述的非限制性的示例性實施例。
圖1是說明根據本發明概念的實施例的半導體元件的剖視圖。
圖2是說明根據本發明概念的實施例的半導體元件的剖視圖。
圖3及圖4是說明根據本發明概念的實施例的半導體元件的平面圖。
圖5是說明根據本發明概念的實施例的半導體元件的剖視圖。
圖6是說明根據本發明概念的實施例的半導體元件的平面圖。
圖7至圖10是剖視圖，所述剖視圖中的每一者說明根據本發明概念的實施例的半導體元件。
100a:頂表面
100b:底表面
100c:側表面
102:垂直連接端子
104:絕緣材料/模製層
110:安裝區
122:上部絕緣層
124:上部互連層/上部重佈線圖案
142:下部絕緣層/下部介電層
144:下部互連層/下部重佈線圖案
146:基板接墊
200:第一半導體晶片/半導體晶片
200a:主動表面
200b:非主動表面
202:第一晶片接墊/晶片接墊
300:第一天線圖案
400:第二天線圖案
500:外側端子
600:第三天線圖案
1000:外部基板
1002:外部基板接墊
C:核芯部分
CS:互連基板
D1:第一方向
D3:第三方向
LB:下部增層部分
LBa:底表面
R1:第一區
R2:第二區
UB:上部增層部分
UBa:頂表面

Claims (20)

  1. 一種半導體元件，包括： 基板，所述基板的底表面包括彼此間隔開的第一區與第二區； 第一半導體晶片，隱埋於所述基板中，所述第一半導體晶片具有第一主動表面，所述第一主動表面朝向所述基板的核芯部分的頂表面； 第一天線圖案，設置於所述基板的所述頂表面上且電性連接至所述第一半導體晶片； 第二天線圖案，設置於所述基板的所述底表面的所述第一區上；以及 外側端子，設置於所述基板的所述底表面的所述第二區上。
  2. 如請求項1所述的半導體元件，其中當在平面圖中觀察時，所述第一區包圍所述第二區。
  3. 如請求項1所述的半導體元件，其中所述第一天線圖案在垂直方向上與所述第一半導體晶片交疊。
  4. 如請求項1所述的半導體元件，其中所述第一天線圖案經由所述基板的上部增層部分連接至第一晶片接墊，所述第一晶片接墊設置於所述第一半導體晶片的所述第一主動表面上，且 所述第二天線圖案經由垂直連接端子連接至所述第一半導體晶片的所述第一晶片接墊，所述垂直連接端子自所述基板的所述上部增層部分的底表面延伸至所述基板的下部增層部分的頂表面。
  5. 如請求項4所述的半導體元件，其中所述上部增層部分在與所述基板的所述頂表面垂直的第一方向上設置於較所述第一半導體晶片高的水平高度處。
  6. 如請求項1所述的半導體元件，更包括隱埋於所述基板中的第二半導體晶片， 其中所述第二半導體晶片具有第二主動表面，所述第二主動表面朝向所述基板的所述核芯部分的底表面，且 所述第二天線圖案經由所述基板的下部增層部分連接至第二晶片接墊，所述第二晶片接墊設置於所述第二半導體晶片的所述第二主動表面上。
  7. 如請求項6所述的半導體元件，其中所述下部增層部分在與所述基板的所述頂表面垂直的第一方向上設置於較所述第一半導體晶片低的水平高度處。
  8. 如請求項6所述的半導體元件，其中所述第二半導體晶片在與所述基板的所述頂表面平行的第二方向上與所述第一半導體晶片間隔開，且 所述第二區在所述第二方向上與所述第一區間隔開。
  9. 如請求項1所述的半導體元件，其中所述第一區的面積是所述第二區的面積的0.5倍至2.0倍。
  10. 一種半導體元件，包括： 核芯部分，具有彼此相對的第一表面與第二表面； 第一增層部分及第二增層部分，分別設置於所述第一表面及所述第二表面上，所述第一增層部分及所述第二增層部分中的每一者包括依序堆疊的多個絕緣層及多個互連層； 第一半導體晶片，設置於藉由局部地移除所述核芯部分而形成的第一安裝區中且電性連接至所述第一增層部分； 第一天線圖案，設置於所述第一增層部分的表面上； 第二天線圖案，設置於所述第二增層部分的表面上；以及 外側端子，設置於所述第二增層部分的所述表面上， 其中所述第二天線圖案設置於所述第二增層部分的第一區上，且 所述外側端子設置於所述第二增層部分的與所述第一區不同的第二區上。
  11. 如請求項10所述的半導體元件，其中當在平面圖中觀察時，所述第一區包圍所述第二區。
  12. 如請求項10所述的半導體元件，其中所述外側端子耦合至外部基板，且 所述外部基板與所述第二增層部分之間的距離是自所述第二天線圖案發射的電磁波的波長的1/4倍至1/2倍。
  13. 如請求項10所述的半導體元件，其中所述第一天線圖案經由所述第一增層部分電性連接至所述第一半導體晶片，且 所述第二天線圖案經由所述第二增層部分、所述第一增層部分、以及垂直連接端子及通孔中的至少一者電性連接至所述第一半導體晶片。
  14. 如請求項10所述的半導體元件，更包括第二半導體晶片，所述第二半導體晶片在所述核芯部分的所述第一安裝區中被設置成與所述第一半導體晶片間隔開， 其中所述第二半導體晶片電性連接至所述第二增層部分。
  15. 如請求項14所述的半導體元件，其中所述第一天線圖案經由所述第一增層部分電性連接至所述第一半導體晶片，且 所述第二天線圖案經由所述第二增層部分電性連接至所述第二半導體晶片。
  16. 如請求項14所述的半導體元件，其中所述第二半導體晶片在與所述核芯部分的所述第一表面平行的第一方向上與所述第一半導體晶片間隔開，且 所述第二區在所述第一方向上與所述第一區間隔開。
  17. 如請求項10所述的半導體元件，更包括第三半導體晶片，所述第三半導體晶片設置於藉由移除所述核芯部分的另一部分而形成的第二安裝區中， 其中所述第三半導體晶片電性連接至所述第二增層部分。
  18. 一種半導體元件，包括： 第一重佈線基板； 第一半導體晶片，具有與所述第一重佈線基板的底表面接觸的第一主動表面； 模製層，設置於所述第一重佈線基板的所述底表面上且覆蓋所述第一半導體晶片的底表面； 第二重佈線基板，設置於所述模製層上且在與所述第一重佈線基板的所述底表面垂直的方向上設置於所述第一半導體晶片下方； 導電部分，設置於所述第一半導體晶片的一側處，以將所述第一重佈線基板與所述第二重佈線基板電性連接至彼此； 第一天線圖案，設置於所述第一重佈線基板的頂表面上且經由所述第一重佈線基板電性連接至所述第一半導體晶片； 第二天線圖案，設置於所述第二重佈線基板的底表面的第一區上；以及 外側端子，設置於所述第二重佈線基板的所述底表面的第二區上，所述第一區與所述第二區彼此間隔開。
  19. 如請求項18所述的半導體元件，更包括絕緣層，所述絕緣層設置於所述第一重佈線基板與所述第二重佈線基板之間以隱埋所述第一半導體晶片， 其中所述垂直連接端子包括通孔，所述通孔自所述第一重佈線基板的頂表面延伸至所述第二重佈線基板的底表面以在垂直方向上穿透所述絕緣層。
  20. 如請求項18所述的半導體元件，更包括連接基板，所述連接基板設置於所述第一重佈線基板與所述第二重佈線基板之間且與所述第一半導體晶片間隔開， 其中所述第一半導體晶片設置於藉由局部地移除所述連接基板而形成的安裝區中，且 所述垂直連接端子包括隱埋於所述連接基板的基礎層中的導電部分。
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