KR102609591B1 - 안테나를 포함하는 반도체 패키지 - Google Patents

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Abstract

본 발명의 기술적 사상은 배선 패턴을 포함하는 패키지 기판; 상기 패키지 기판 상의 반도체 칩; 상기 반도체 칩을 덮도록 상기 패키지 기판 상에 배치된 몰딩층; 상기 몰딩층을 관통하여 상기 몰딩층의 하면으로부터 상면까지 연장되고, 상기 패키지 기판의 상기 배선 패턴에 전기적으로 연결된 연결 도전체; 상기 몰딩층 상의 안테나 구조물; 상기 연결 도전체와 상기 안테나 구조물의 연결 패드 사이에 배치되어, 상기 연결 도전체와 상기 안테나 구조물의 상기 연결 패드 사이를 전기적으로 연결하는 도전성 연결 단자; 및 상기 연결 도전체와 상기 도전성 연결 단자 사이에 배치되고, 상기 도전성 연결 단자와 마주하는 상기 연결 도전체의 표면을 따라 연장된 도전성 계면층;을 포함하는 반도체 패키지를 제공한다.

Description

안테나를 포함하는 반도체 패키지 {SEMICONDUCTOR PACKAGE INCLUDING ANTENNA}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 무선 신호의 송수신을 위한 안테나 구조를 포함하는 반도체 패키지에 관한 것이다.
전자 장치에서, 집적 회로는 소형, 경량, 높은 신뢰성 및 대량 생산이 용이한 장점으로 인해 널리 적용된다. 집적 회로 패키지 장치는 특정 기능을 갖는 회로에 의해 요구되는 모든 구성 요소를 하나의 칩으로 통합하고, 그 칩을 패키지 기판 상에 칩을 패키징할 수 있다. 구성 요소는 반도체, 저항기 및 캐패시터와 같은 소자와, 소자 사이의 연결 도선 등을 포함할 수 있다. 칩이 무선 신호를 수신 또는 송신할 필요가 있는 경우, 안테나가 집적 회로 패키지 장치에 배치될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 안테나 구조를 포함하는 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 배선 패턴을 포함하는 패키지 기판; 상기 패키지 기판 상의 반도체 칩; 상기 반도체 칩을 덮도록 상기 패키지 기판 상에 배치된 몰딩층; 상기 몰딩층을 관통하여 상기 몰딩층의 하면으로부터 상면까지 연장되고, 상기 패키지 기판의 상기 배선 패턴에 전기적으로 연결되고, 제1 금속을 포함하는 연결 도전체; 상기 몰딩층 상의 안테나 구조물; 상기 연결 도전체와 상기 안테나 구조물의 연결 패드 사이에 배치되어 상기 연결 도전체와 상기 안테나 구조물의 상기 연결 패드 사이를 전기적으로 연결하고, 상기 제1 금속과 상이한 제2 금속을 포함하는 도전성 연결 단자; 및 상기 연결 도전체와 상기 도전성 연결 단자 사이에 배치되고, 상기 도전성 연결 단자와 마주하는 상기 연결 도전체의 표면을 따라 연장되고, 상기 제1 금속 및 상기 제2 금속을 포함하는 도전성 계면층;을 포함하고, 상기 안테나 구조물은 상기 몰딩층으로 이격되어, 상기 안테나 구조물과 상기 몰딩층 사이에는 갭이 형성된 반도체 패키지를 제공한다.예시적인 실시예들에서, 상기 제1 금속은 솔더이고, 상기 제2 금속은 구리이다.
예시적인 실시예들에서, 상기 도전성 연결 단자의 하부는 연결 도전체에 매립되고, 상기 몰딩층의 상기 상면으로부터 상기 몰딩층의 상기 하면을 향해 연장된 다.
예시적인 실시예들에서, 상기 연결 도전체의 수직 높이 및 최대 수평 폭은 상기 반도체 칩의 수직 높이보다 크고, 상기 연결 도전체의 수직 높이는 300 마이크로미터 내지 1400 마이크로미터 사이이다.
예시적인 실시예들에서, 상기 몰딩층의 상기 상면과 상기 안테나 구조물 사이의 거리는 4 마이크로미터 내지 25 마이크로미터 사이이다.
예시적인 실시예들에서, 상기 연결 도전체는 외측으로 볼록한 형태의 측벽을 가지고, 상기 연결 도전체의 하부의 수평 폭은 상기 패키지 기판에 인접할수록 작아지고, 상기 연결 도전체의 상부의 수평 폭은 상기 몰딩층의 상기 상면에 인접할수록 작아진다.
예시적인 실시예들에서, 상기 연결 도전체는 제1 도전 물질을 포함하는 코어부; 및 상기 제1 도전 물질과 상이한 제2 도전 물질을 포함하고, 상기 코어부를 감싸는 쉘부;를 포함한다.
예시적인 실시예들에서, 상기 연결 도전체는 그 측벽이 직선 형태를 가지는 기둥 형태이고, 솔더를 포함한다.
예시적인 실시예들에서, 상기 몰딩층의 상기 상면과 마주하는 상기 안테나 구조물의 하면은 서로 반대된 제1 가장자리와 제2 가장자리를 포함하고, 상기 안테나 구조물의 상기 하면의 상기 제1 가장자리와 상기 몰딩층의 상기 상면 사이의 거리와 상기 안테나 구조물의 상기 하면의 상기 제2 가장자리와 상기 몰딩층의 상기 상면 사이의 거리 사이의 비율은 80% 내지 110% 사이이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 서로 분리된 제1 영역 및 제2 영역을 포함하는 반도체 패키지로서, 배선 패턴 및 상기 제1 영역 내에 있는 안테나 패턴을 포함하는 패키지 기판; 상기 패키지 기판 상의 반도체 칩; 상기 반도체 칩을 덮도록 상기 패키지 기판 상에 배치된 몰딩층; 및 상기 몰딩층을 부분적으로 덮는 외부 도전성 차폐층;을 포함하고, 상기 외부 도전성 차폐층은 상기 제2 영역 내에 제공되되, 상기 제1 영역으로부터 이격된 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 몰딩층은 상기 패키지 기판의 상면을 전체적으로 덮고, 상기 외부 도전성 차폐층은, 상기 제2 영역 내에 있는 상기 몰딩층의 상면의 일부는 덮고, 상기 제1 영역 내에 있는 상기 몰딩층의 상기 상면의 다른 일부는 외부에 노출되도록 상기 몰딩층의 상기 상면의 상기 다른 일부는 덮지 않는다.
예시적인 실시예들에서, 상기 몰딩층은, 상기 제2 영역 내에 있는 상기 패키지 기판의 상면의 일부는 덮고, 상기 제1 영역 내에 있는 상기 패키지 기판의 상기 상면의 다른 일부는 외부에 노출되도록 상기 패키지 기판의 상기 상면의 상기 다른 일부는 덮지 않는다.
예시적인 실시예들에서, 상기 몰딩층의 상면에 접촉되고, 상기 몰딩층의 상기 상면을 적어도 부분적으로 덮는 커버 절연층을 더 포함하고, 상기 커버 절연층은 폴리이미드를 포함한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 배선 패턴을 포함하는 패키지 기판; 상기 패키지 기판 상의 반도체 칩; 상기 반도체 칩을 덮도록 상기 패키지 기판 상에 배치된 몰딩층; 상기 몰딩층 내에서 수직 방향으로 연장되고, 상기 반도체 칩의 측면을 둘러싸는 내부 도전성 차폐층; 및 상기 몰딩층 내에서 상기 수직 방향으로 연장되고, 상기 내부 도전성 차폐층과 상기 몰딩층의 외측면 사이에 배치되고, 상기 배선 패턴을 통해 상기 반도체 칩에 전기적으로 연결된 안테나 패턴;을 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 내부 도전성 차폐층은, 상기 반도체 칩의 상면을 덮는 커버부; 및 상기 반도체 칩의 상기 측면을 둘러싸도록 연장되고, 상기 커버부의 가장자리로부터 상기 패키지 기판을 향해 연장된 측벽부;를 포함한다.
본 발명의 예시적인 실시예들에 의하면, 안테나 구조물은 반도체 칩과 근접 배치되므로, 안테나 구조물과 반도체 칩 사이의 신호 전송 경로가 짧아질 수 있고, 이에 따라 신호 전송 효율이 향상될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 몰딩층의 상면을 보여주는 평면도이다.
도 3은 도 1의 "Ⅲ"로 표시된 영역을 확대하여 나타내는 확대도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 7a 내지 도 7c는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 11은 도 10의 반도체 패키지를 상방에서 바라본 평면도이다.
도 12은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 13은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 14a는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 14b는 도 14a의 B1-B1'선에 따른 단면도이다.
도 15a는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 15b는 도 15a의 B2-B2'선에 따른 단면도이다.
이하, 첨부도면을 참조하여 본 개시의 예시적인 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 예시적인 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 개시의 예시적인 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 개시에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다. 도 2는 도 1의 몰딩층(140)의 상면(149)을 보여주는 평면도이다. 도 3은 도 1의 "Ⅲ"로 표시된 영역을 확대하여 나타내는 확대도이다.
도 1을 참조하면, 반도체 패키지(10)는 패키지 기판(101), 반도체 칩(130), 몰딩층(140), 연결 도전체(155), 및 안테나 구조물(210)을 포함할 수 있다.
패키지 기판(101)은 재배선(redistribution) 공정을 통해 형성된 재배선 기판, 인쇄회로 기판(Printed Circuit Board, PCB), MCPCB(Metal Core PCB), MPCB(Metal PCB), FPCB(Flexible PCB)를 포함할 수 있다. 패키지 기판(101)은 대략 평판 형태이며, 반도체 칩(130)이 실장되는 상면(109) 및 상면(109)에 반대된 하면을 포함할 수 있다. 이하에서, 수평 방향은 패키지 기판(101)의 상면(109)에 평행한 방향(예를 들어, X방향 및/또는 Y방향)으로 정의하고, 수직 방향은 패키지 기판(101)의 상면(109)에 수직한 방향(예를 들어, Z방향)으로 정의한다. 또한, 임의의 부재의 수평 폭은 상기 수평 방향(예를 들어, X방향 및/또는 Y방향)에 따른 길이로 정의하고, 임의의 부재의 수직 높이는 상기 수직 방향(예를 들어, Z방향)에 따른 길이로 정의한다.
예시적인 실시예들에서, 패키지 기판(101)은 배선 절연층(110) 및 배선 패턴(120)을 포함하는 재배선 기판일 수 있다. 배선 절연층(110)은 수직 방향으로 적층된 복수의 절연층(111, 113, 115)을 포함할 수 있다. 예를 들어, 배선 절연층(110)은 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 배선 패턴(120)은 배선 절연층(110)에 의해 피복될 수 있다. 배선 패턴(120)은 반도체 칩(130) 등 반도체 패키지(10)에 포함된 전자 부품에 전기적으로 연결될 수 있고, 반도체 패키지(10)에 포함된 전자 부품들 사이를 전기적으로 연결할 수 있다. 배선 패턴(120)은 서로 다른 층을 이루도록 배선 절연층(110) 내에 배치된 라인 패턴들과 상기 라인 패턴들 사이를 연결하는 비아 패턴들을 포함할 수 있다. 배선 패턴(120)은 패키지 기판(101)의 하면을 통해 노출되는 외부 패드를 포함할 수 있다. 예시적인 실시예들에서, 배선 패턴(120)에 포함된 하부 패드들은 450 마이크로미터 내지 1400 마이크로미터 사이의 피치(pitch)로 배열될 수 있다. 배선 패턴(120)은 구리(Cu), 알루미늄(Al)과 같은 도전성 물질을 포함할 수 있다.
반도체 칩(130)은 서로 반대된 제1 면 및 제2 면을 포함할 수 있다. 반도체 칩(130)의 제1 면은 칩 패드(131)가 마련된 패드면일 수 있다. 반도체 칩(130)의 칩 패드(131)는 반도체 칩(130)에 형성된 반도체 소자와 전기적으로 연결될 수 있다. 구체적으로 도시되지 않았으나, 반도체 칩(130)은 반도체 칩(130)의 상기 제1 면을 덮되 칩 패드(131)를 노출시키는 개구부를 포함하는 패시베이션막을 포함할 수 있다.
반도체 칩(130)은 패키지 기판(101) 상에 플립 칩 방식으로 실장될 수 있다. 반도체 칩(130)은 칩 패드(131)가 마련된 상기 제1 면이 패키지 기판(101)을 향하도록 패키지 기판(101)의 상면(109) 상에 배치될 수 있다. 예를 들어, 반도체 칩(130)과 패키지 기판(101) 사이에는 마이크로 범프와 같은 칩 연결 단자(137)가 배치될 수 있다. 반도체 칩(130)은 칩 연결 단자(137)를 통해 배선 패턴(120)에 전기적으로 연결될 수 있다. 좀 더 구체적으로, 배선 패턴(120)은 칩 연결 단자(137)가 부착되는 상부 패드를 포함하며, 칩 연결 단자(137)는 배선 패턴(120)의 상기 상부 패드와 반도체 칩(130)의 칩 패드(131) 사이를 물질적 및 전기적으로 연결할 수 있다. 예시적인 실시예들에서, 배선 패턴(120)에 포함된 상부 패드들은 60 마이크로미터 내지 230 마이크로미터 사이의 피치로 배열될 수 있다.
반도체 칩(130)에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 예컨대, 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(130)은 안테나 구조물(210)과 전기적으로 또는 신호 전송 가능하게 연결된 통신용 반도체 칩으로서, 안테나 구조물(210)을 통해 송수신되는 무선 신호를 처리하기 위한 신호 처리 회로 등을 포함할 수 있다. 예를 들어, 반도체 칩(130)은 RFIC(Radio-Frequency Integrated Circuit)를 포함할 수 있다.
예시적인 실시예들에서, 반도체 칩(130)은 예를 들면, 메모리 칩일 수 있다. 상기 메모리 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩(130)이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다.
또는, 예시적인 실시예들에서, 반도체 칩(130)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(130)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
반도체 패키지(10)는 하나의 반도체 칩(130)을 포함할 수도 있고, 2개 이상의 반도체 칩(130)을 포함할 수도 있다. 반도체 패키지(10)에 포함된 2개 이상의 반도체 칩(130)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 예시적인 실시예들에서, 반도체 패키지(10)는 서로 다른 종류의 반도체 칩들(130) 및 각종 전자 부품들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package)일 수 있다.
몰딩층(140)은 패키지 기판(101)의 상면(109) 상에 배치되며 반도체 칩(130)의 적어도 일부를 덮을 수 있다. 예를 들어, 몰딩층(140)은 반도체 칩(130)의 측면을 덮고, 반도체 칩(130)의 상면을 덮을 수 있다. 일부 예시적인 실시예들에서, 몰딩층(140)은 반도체 칩(130)의 측면을 덮되, 반도체 칩(130)의 상면은 덮지 않을 수도 있다. 또한, 몰딩층(140)은 반도체 칩(130)과 패키지 기판(101) 사이에 채워지며, 반도체 칩(130) 아래에 있는 칩 연결 단자(137)를 둘러쌀 수 있다. 몰딩층(140)은 예를 들어 에폭시 몰딩 컴파운드로 형성될 수 있으나, 이에 한정되는 것은 아니다.
연결 도전체(155)는 몰딩층(140)을 관통할 수 있다. 연결 도전체(155)는 패키지 기판(101)의 상면(109)에 접하는 몰딩층(140)의 하면으로부터 몰딩층(140)의 상면(149)까지 연장될 수 있다. 연결 도전체(155)의 하단부는 패키지 기판(101)의 배선 패턴(120)에 연결되고, 연결 도전체(155)의 상단부는 도전성 연결 단자(193)에 연결될 수 있다.
예시적인 실시예들에서, 연결 도전체(155)의 수직 높이는 반도체 칩(130)의 수직 높이보다 클 수 있다. 예를 들어, 연결 도전체(155)의 수직 높이는 반도체 칩(130)의 수직 높이의 150% 내지 400% 사이, 또는 200% 내지 350% 사이일 수 있다. 연결 도전체(155)의 수직 높이는 몰딩층(140)의 수직 높이와 대략 동일할 수 있다. 예시적인 실시예들에서, 연결 도전체(155)의 수직 높이는 300 마이크로미터 내지 1400 마이크로미터 사이, 400 마이크로미터 내지 1200 마이크로미터 사이, 500 마이크로미터 내지 900 마이크로미터 사이, 또는 600 마이크로미터 내지 700 마이크로미터 사이일 수 있다.
연결 도전체(155)의 수평 폭은 연결 도전체(155)의 하단과 상단 사이에 있는 중간 부분에서 최대일 수 있다. 예를 들어, 연결 도전체(155)는 하단에서 상기 중간 부분으로 갈수록 점차 증가하고, 상기 중간 부분으로부터 상단으로 갈수록 점차 감소할 수 있다. 바꿔 말해서, 연결 도전체(155)의 하부는 패키지 기판(101)의 상면(109)에 인접할수록 수평 폭이 작아지고, 연결 도전체(155)의 상부는 몰딩층(140)의 상면(149)에 인접할수록 수평 폭이 작아질 수 있다.
예시적인 실시예들에서, 연결 도전체(155)의 상기 중간 부분의 수평 폭은 반도체 칩(130)의 수직 높이보다 클 수 있다. 예를 들어, 연결 도전체(155)의 상기 중간 부분의 수평 폭은 반도체 칩(130)의 높이의 1.5배 내지 3배 사이일 수 있다.
예시적인 실시예들에서, 연결 도전체(155)와 반도체 칩(130) 사이의 수평 방향(예를 들어, X방향 및/또는 Y방향)에 따른 이격 거리는 50 마이크로미터 내지 250 마이크로미터 사이, 70 마이크로미터 내지 200 마이크로미터 사이, 또는 80 마이크로미터 내지 150 마이크로미터 사이일 수 있다.
연결 도전체(155)는 솔더, 주석(Sn), 은(Ag), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예시적인 실시예들에서, 연결 도전체(155)는 솔더 볼을 이용하여 제조되어, 솔더를 포함할 수 있다.
예시적인 실시예들에서, 상기 연결 도전체(155)를 형성하기 위해, 패키지 기판(101) 상에 솔더볼을 위치시키고 리플로우 공정을 수행하는 단계, 상기 반도체 칩(130) 및 솔더볼을 덮는 몰딩 물질을 형성하는 단계, 상기 몰딩 물질에 대한 연마 공정(예를 들어, 백 그라인딩 또는 화학적 기계적 연마)를 수행하여 상기 솔더볼을 노출시키는 단계를 차례로 수행할 수 있다. 상기 연마 공정 시, 상기 솔더볼의 일부가 상기 몰딩 물질과 함께 제거될 수 있으며, 연결 도전체(155)의 상면 및 몰딩층(140)의 상면(149)은 평탄하게 연마되어 동일 평면 상에 있을 수 있다.
안테나 구조물(210)은 몰딩층(140) 상에 실장될 수 있다. 안테나 구조물(210)은 외부 기기와의 무선 통신을 위한 안테나 구조물이 내장된 안테나 모듈(antenna module) 또는 칩 안테나(chip antenna)일 수 있다. 예를 들어, 안테나 구조물(210)의 안테나 구조물은 밀리미터 파장 대역의 무선 신호를 방사하거나 수신하도록 구성될 수 있다.
안테나 구조물(210)은 몰딩층(140)과 마주하는 하면에 마련된 연결 패드(211)를 포함할 수 있다. 안테나 구조물(210)의 연결 패드(211)와 연결 도전체(155)의 상면 사이에는 도전성 연결 단자(193)가 배치될 수 있다. 안테나 구조물(210)은 도전성 연결 단자(193)를 통해 몰딩층(140) 및 연결 도전체(155) 상에 실장될 수 있다. 안테나 구조물(210)의 연결 패드(211)와 연결 도전체(155)는 도전성 연결 단자(193)를 통해 전기적 및 물리적으로 연결될 수 있다. 안테나 구조물(210)의 안테나 구조물은 안테나 구조물(210)의 연결 패드(211), 도전성 연결 단자(193), 연결 도전체(155), 및 배선 패턴(120)을 경유하는 전기적 경로를 통해, 반도체 칩(130)에 신호 전송 가능하게 연결될 수 있다.
예시적인 실시예들에서, 연결 도전체(155)와 도전성 연결 단자(193) 사이에는 도전성 계면층(conductive interface layer, 194)가 제공될 수 있다. 도전성 계면층(194)은 도전성 연결 단자(193)와 마주하는 연결 도전체(155)의 상면을 따라 연장될 수 있다. 예시적인 실시예들에서, 도전성 계면층(194)은 평면적 관점에서 연결 도전체(155)의 상면을 덮을 수 있다.
도전성 계면층(194)은 연결 도전체(155)를 구성하는 제1 금속 물질과, 도전성 연결 단자(193)를 구성하는 제2 금속 물질을 포함할 수 있다. 도전성 계면층(194)은 서로 다른 금속을 포함하는 연결 도전체(155)와 도전성 연결 단자(193)가 결합할 때 형성되는 금속간 화합물층을 포함할 수 있다. 예를 들어, 연결 도전체(155)는 솔더를 포함하고 도전성 연결 단자(193)는 구리(Cu)를 포함할 때, 도전성 계면층(194)은 솔더 및 구리를 포함할 수 있다.
예시적인 실시예들에서, 안테나 구조물(210)은 몰딩층(140)의 상면(149)으로부터 이격되며, 안테나 구조물(210)과 몰딩층(140)의 상면(149) 사이에는 갭(195)이 형성될 수 있다. 상기 갭(195)의 수직 높이는 도전성 연결 단자(193)의 수직 높이와 유사한 수준일 수 있다. 예를 들어, 상기 갭(195)은 반도체 칩(130) 등 전자 부품에서 발생된 열이 방출되는 공간으로 활용될 수 있다. 예시적인 실시예들에서, 도전성 연결 단자(193)는 기둥 또는 범프 형태이며, 구리(Cu)를 포함할 수 있다. 도전성 연결 단자(193)를 구리(Cu)를 이용하여 형성하는 경우, 솔더와 같은 물질을 이용하는 경우 보다, 상기 갭(195)의 높이의 균일성이 향상될 수 있다. 실시예들에서, 안테나 구조물(210)과 몰딩층(140)의 상면(149) 사이의 거리는 전체적으로 균일할 수 있다.
예시적인 실시예들에서, 안테나 구조물(210)의 하면이 서로 반대된 제1 가장자리(예를 들어, 안테나 구조물(210)의 하면의 좌측 가장자리)와 제2 가장자리(예를 들어, 안테나 구조물(210)의 하면의 우측 가장자리)를 포함할 때, 안테나 구조물(210)의 하면의 상기 제1 가장자리와 몰딩층(140)의 상면 사이의 거리와 안테나 구조물(210)의 하면의 상기 제2 가장자리와 몰딩층(140)의 상면 사이의 거리 사이의 비율은 80% 내지 110% 사이일 수 있다.
예시적인 실시예들에서, 도전성 연결 단자(193)의 수직 높이를 조절함으로써, 갭(195)의 높이를 조절할 수 있다. 일부 예시적인 실시예들에서, 도전성 연결 단자(193)의 수직 높이를 조절함으로써, 안테나 구조물(210)에 포함된 안테나 패턴과 RFIC에 해당하는 반도체 칩(130)과의 거리를 안테나 패턴의 특성에 부합하게 조절할 수 있다.
예시적인 실시예들에서, 도전성 연결 단자(193)의 수직 높이는 4 마이크로미터 내지 25 마이크로미터 사이, 6 마이크로미터 내지 18 마이크로미터 사이, 또는 8 마이크로미터 내지 11 마이크로미터 사이일 수 있다. 상기 갭(195)의 수직 높이, 즉 몰딩층(140)의 상면(149)과 안테나 구조물(210) 사이의 수직 방향(예를 들어, Z방향)에 따른 거리는 도전성 연결 단자(193)의 수직 높이와 유사할 수 있다. 예를 들어, 몰딩층(140)의 상면(149)과 안테나 구조물(210) 사이의 수직 방향(예를 들어, Z방향)에 따른 거리는 4 마이크로미터 내지 25 마이크로미터 사이, 6 마이크로미터 내지 18 마이크로미터 사이, 또는 8 마이크로미터 내지 11 마이크로미터 사이일 수 있다. 만일, 몰딩층(140)의 상면(149)과 안테나 구조물(210) 사이의 이격 거리가 너무 작은 경우, 갭(195)을 통한 방열 효율이 저하될 염려가 있다. 만일, 몰딩층(140)의 상면(149)과 안테나 구조물(210) 사이의 이격 거리가 너무 큰 경우, 반도체 칩(130)과 안테나 구조물(210) 사이의 신호 전송 경로가 길어져, 신호 전송 효율이 저하될 염려가 있다.
예시적인 실시예들에서, 도전성 연결 단자(193)의 수평 폭은 연결 도전체(155)의 상면의 수평 폭보다 클 수 있다. 도전성 연결 단자(193)의 중심부는 연결 도전체(155)의 상면을 덮고, 도전성 연결 단자(193)의 가장자리부는 연결 도전체(155)의 주변에 있는 몰딩층(140)의 상면(149)에 접촉될 수 있다. 상기 도전성 연결 단자(193)가 연결 도전체(155)의 상면보다 큰 수평 폭을 가지도록 형성됨에 따라, 도전성 연결 단자(193)를 통한 안테나 구조물(210)의 지지가 보다 더 견고해질 수 있다.
본 발명의 예시적인 실시예들에 의하면, 상기 연결 도전체(155)는 솔더볼을 이용하여 낮은 비용으로 제조할 수 있으므로, 반도체 패키지(10f)의 제조 비용을 크게 절감할 수 있다.
또한, 본 발명의 예시적인 실시예들에 의하면, 상기 연결 도전체(155)는 일반적인 수직 연결 구조에 비하여 큰 부피를 가지므로 공정 오차에 기인한 오정렬 이슈가 줄어들다. 또한, 연결 도전체(155)와 도전성 연결 단자(193) 사이의 접촉 면적이 증가되어 접촉 저항을 줄일 수 있고, 궁극적으로 연결 도전체(155)를 포함하는 신호 전송 경로를 통한 신호 전송 효율이 향상될 수 있다. 나아가, 안테나 구조물(210)은 반도체 칩(130)과 근접 배치되므로, 안테나 구조물(210)과 반도체 칩(130) 사이의 신호 전송 경로가 짧아질 수 있고, 이에 따라 신호 전송 효율이 향상될 수 있다.
도 4 내지 도 6은 각각 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 일부를 나타내는 단면도이다. 도 4 내지 도 6에서는 각각 도 1의 "Ⅲ"로 표시된 영역에 대응된 반도체 패키지의 일부 영역이 도시된다. 이하에서, 앞서 도 1 내지 도 3을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로 설명한다.
도 4를 도 1과 함께 참조하면, 연결 도전체(155a)는 코어부(1551) 및 쉘부(1553)를 포함하는 코어-쉘(core-shell) 구조를 가질 수 있다. 쉘부(1553)는 코어부(1551)의 적어도 일부를 감쌀 수 있다. 예를 들어, 코어부(1551)는 대체로 볼 형태이며, 쉘부(1553)는 코어부(1551)의 외면 전체를 덮을 수 있다.
상기 코어부(1551) 및 쉘부(1553)는 서로 다른 도전 물질을 포함할 수 있다. 예를 들어, 코어부(1551)는 쉘부(1553)를 구성하는 물질보다 전기 전도도가 높은 물질로 구성될 수 있다. 예를 들어, 쉘부(1553)는 다른 물질과의 접착성이 우수한 물질로 구성될 수 있다. 예시적인 실시예들에서, 코어부(1551)는 구리(Cu)를 포함하고, 쉘부(1553)는 솔더를 포함할 수 있다.
도 5를 도 1과 함께 참조하면, 연결 도전체(155b)는 코어부(1551a) 및 코어부(1551a)의 측면을 둘러싸는 쉘부(1553a)를 포함할 수 있다. 코어부(1551a)의 상부는 쉘부(1553a)에 덮이지 않을 수 있다. 상기 코어부(1551a)는 연마 공정을 통해 평탄화된 상면을 가질 수 있으며, 상기 코어부(1551a)의 상면은 도전성 연결 단자(193)에 직접 접촉될 수 있다. 또한, 코어부(1551a)의 하부는 쉘부(1553a)에 덮이지 않으며, 코어부(1551a)의 하부는 배선 패턴(120)에 직접 연결될 수 있다.
예시적인 실시예들에서, 도전성 계면층(194)은 쉘부(1553a)의 상면과 도전성 연결 단자(193) 사이에 배치되되, 코어부(1551a)의 상면과 도전성 연결 단자(193) 사이에는 배치되지 않을 수 있다.
도 6을 참조하면, 도전성 연결 단자(193)의 일부는 연결 도전체(155)의 내부로 연장되며, 연결 도전체(155)에 매립될 수 있다. 좀 더 구체적으로, 도전성 연결 단자(193)는 연결 도전체(155)에 매립되며, 몰딩층(140)의 상면(149)으로부터 하방으로 연장된 하부(1931)를 포함할 수 있다. 즉, 도전성 연결 단자(193)의 하부(1931)는 몰딩층(140)의 상면(149)으로부터 하방으로 연장되며, 몰딩층(140)의 상면(149)과 하면 사이에 있을 수 있다. 도전성 연결 단자(193)의 하부(1931)의 측벽 및 바닥면이 연결 도전체(155)에 의해 덮이므로, 도전성 연결 단자(193)와 연결 도전체(155) 간의 접촉 면적이 증대되며, 도전성 연결 단자(193)와 연결 도전체(155) 간의 접속 신뢰성이 향상될 수 있다.
예시적인 실시예들에서, 도전성 계면층(194)은 도전성 연결 단자(193)의 하부(1931)와 연결 도전체(155) 간의 계면을 따라 연장될 수 있다.
예시적인 실시예들에서, 도전성 연결 단자(193)의 하부(1931)의 수직 높이는 연결 도전체(155)의 수직 높이의 5% 내지 40% 사이일 수 있다. 일부 예시적인 실시예들에서, 도전성 연결 단자(193)의 하부(1931)의 수직 높이는, 연결 도전체(155)와 도전성 연결 단자(193) 간의 접합 공정 동안, 도전성 연결 단자(193)가 연결 도전체(155) 내부로 확산되는 정도에 의해 조절될 수 있다. 일부 예시적인 실시예들에서, 도전성 연결 단자(193)의 하부(1931)의 수직 높이를 조절하기 위해, 연결 도전체(155)와 도전성 연결 단자(193) 간의 접합 공정을 수행하기 전에 연결 도전체(155)에 홈을 형성하고, 연결 도전체(155)의 홈에 도전성 연결 단자(193)의 일부분을 삽입한 상태에서 연결 도전체(155)와 도전성 연결 단자(193) 간의 접합 공정을 수행할 수 있다.
도 7a 내지 도 7c는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도들이다. 이하에서, 앞서 설명된 것과 중복된 설명은 생략한다.
도 7a를 참조하면, 몰딩층(140)의 상면(149)과 안테나 구조물(210) 사이에는 갭퍼(gapper)(199)가 더 배치될 수 있다. 상기 갭퍼(199)는 도전성 연결 단자(193)와 유사하게, 안테나 구조물(210)의 하면과 몰딩층(140)의 상면(149) 사이에서 연장된 기둥 또는 범프 형태일 수 있다. 상기 갭퍼(199)는 도전성 연결 단자(193)와 함께, 안테나 구조물(210)을 지지하며, 안테나 구조물(210)과 몰딩층(140)의 상면(149) 사이의 거리를 유지하도록 기능할 수 있다. 상기 갭퍼(199)는 연결 도전체(155)와는 연결되지 않은 더미 패턴일 수 있다.
예시적인 실시예들에서, 상기 갭퍼(199)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 도전성 연결 단자(193)와 동일한 물질을 포함할 수 있다. 다른 예시적인 실시예들에서, 상기 갭퍼(199)는 절연성 물질을 포함할 수 있다.
예시적인 실시예들에서, 상기 갭퍼(199)는 도전성 연결 단자(193)와 몰딩층(140)의 상면의 가장자리 사이에 배치될 수 있다.
도 7b를 참조하면, 상기 갭퍼(199a)는 도전성 연결 단자들(193) 사이에 배치될 수 있다.
도 7c를 참조하면, 상기 갭퍼(199b)는 평면적 관점에서 몰딩층(140)에 덮여 있는 반도체 칩(130) 등의 전자 부품에 비중첩되도록 배치될 수 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10a)를 나타내는 단면도이다. 이하에서, 앞서 도 1 내지 도 3을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 8에 도시된 반도체 패키지(10a)에 대해 설명한다.
도 8을 참조하면, 반도체 패키지(10a)는 몰딩층(140)을 관통하되 대체로 기둥 형태를 가지는 연결 도전체(155c)를 포함할 수 있다. 연결 도전체(155c)의 측벽은 대체로 직선 형태의 프로파일을 가질 수 있다.
예시적인 실시예들에서, 상기 연결 도전체(155c)를 형성하기 위해, 패키지 기판(101) 상에 연결 도전체(155c)를 구성하는 도전체를 위치시키고 리플로우 공정을 수행하는 단계, 상기 반도체 칩(130) 및 도전체를 덮는 몰딩 물질을 형성하는 단계, 상기 몰딩 물질에 대한 연마 공정(예를 들어, 백 그라인딩 또는 화학적 기계적 연마)를 수행하여 상기 도전체를 노출시키는 단계를 차례로 수행할 수 있다. 상기 연마 공정 시, 상기 도전체의 일부가 상기 몰딩 물질과 함께 제거될 수 있으며, 연결 도전체(155c)의 상면 및 몰딩층(140)의 상면(149)은 평탄하게 연마되어 동일 평면 상에 있을 수 있다.
예시적인 실시예들에서, 연결 도전체(155c)의 수평 폭은 반도체 칩(130)의 수직 높이보다 클 수 있다. 예를 들어, 연결 도전체(155c)의 수평 폭은 반도체 칩(130)의 높이의 1.5배 내지 3배 사이일 수 있다.
도 9은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10b)를 나타내는 단면도이다. 이하에서, 앞서 도 1 내지 도 3을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 9에 도시된 반도체 패키지(10b)에 대해 설명한다.
도 9을 참조하면, 안테나 구조물(210a)은 몰딩층(140) 상에 부착된 캔 안테나(can antenna)로 구현될 수 있다. 상기 캔 안테나는 무선 통신을 수행하기에 적합한 형상을 가지는 도전체로 구성될 수 있다. 안테나 구조물(210a)은 도전성 연결 단자(193)를 통해 연결 도전체(155)의 상면 상에 부착될 수 있다.
도 9에서는, 상기 연결 도전체(155)가 도 1 내지 도 3을 참조하여 설명된 연결 도전체(155)인 것으로 예시되었으나, 다른 예시적인 실시예들에서 상기 연결 도전체(155)는 도 4 내지 도 6을 참조하여 설명된 연결 도전체들(155a, 155b, 155c)로 대체될 수도 있다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10c)를 나타내는 단면도이다. 도 11은 도 10의 반도체 패키지(10c)를 상방에서 바라본 평면도이다. 앞서 설명된 내용과 중복된 것은 생략하거나 간단히 한다.
도 10 및 도 11를 참조하면, 반도체 패키지(10)는 패키지 기판(101), 반도체 칩(130), 몰딩층(140), 안테나 구조물(150), 및 외부 도전성 차폐층(161)을 포함할 수 있다.
안테나 구조물(150)은 패키지 기판(101)의 배선 절연층(110) 내에 형성될 수 있다. 예시적인 실시예들에서, 안테나 구조물(150)은 배선 패턴(120)의 형성을 위한 재배선 공정 시 함께 형성된 도전성 물질 패턴으로 구성될 수 있다. 본 개시에서 안테나 구조물(150)은 안테나 패턴으로 지칭될 수도 있다. 이 경우, 안테나 구조물(150)은 배선 패턴(120)과 동일한 물질을 포함할 수 있다. 안테나 구조물(150)은 패키지 기판(101)의 배선 패턴(120)을 통해 반도체 칩(130)과 전기적으로 연결될 수 있다.
외부 도전성 차폐층(161)은 반도체 패키지(10c)의 최외곽 부분에 형성될 수 있다. 외부 도전성 차폐층(161)은 외부 환경과 반도체 패키지(10c)에 포함된 반도체 칩(130) 등의 전자 부품 사이의 전자파 간섭을 차폐하는 역할을 수행할 수 있다. 예를 들어, 외부 도전성 차폐층(161)의 일부는 몰딩층(140)의 측면 및 상면을 따라 연장되고, 외부 도전성 차폐층(161)의 다른 일부는 패키지 기판(101)의 측면을 따라 연장될 수 있다.
예시적인 실시예들에서, 반도체 패키지(10c)는 평면적 관점에서, 안테나 구조물(150)이 배치되는 제1 영역(R1)과 상기 제1 영역(R1)과 분리된 제2 영역(R2)을 포함할 수 있다. 외부 도전성 차폐층(161)은 제2 영역(R2)에 배치되되, 안테나 구조물(150)을 이용한 무선 신호의 전송이 차단되지 않도록 제1 영역(R1)에는 배치되지 않을 수 있다.
예시적인 실시예들에서, 안테나 구조물(150)은 제1 영역(R1) 내에 있는 패키지 기판(101)의 일부분 내에 배치되고, 반도체 칩(130) 등의 전자 부품과 외부 도전성 차폐층(161)은 제2 영역(R2) 내에 배치될 수 있다.
예시적인 실시예들에서, 외부 도전성 차폐층(161)은 제2 영역(R2) 내에 있는 몰딩층(140)의 일부분의 측면 및 상면을 덮고, 제2 영역(R2) 내에 있는 패키지 기판(101)의 측면의 적어도 일부를 덮을 수 있다.
예시적인 실시예들에서, 외부 도전성 차폐층(161)은 상기 제1 영역(R1) 내에 있는 몰딩층(140)의 상면(149)의 제1 부분이 외부에 노출되도록 몰딩층(140)의 상면(149)의 상기 제2 부분은 덮지 않을 수 있다. 외부 도전성 차폐층(161)은 제2 영역(R2) 내에 있는 몰딩층(140)의 상면(149)의 제2 부분은 덮을 수 있다.
예시적인 실시예들에서, 외부 도전성 차폐층(161)은 배선 패턴(120)에 전기적으로 연결될 수 있다. 예를 들어, 외부 도전성 차폐층(161)은 패키지 기판(101)의 측면을 통해 노출된 배선 패턴(120)의 일 부분에 접하도록 형성될 수 있다. 예시적인 실시예들에서, 외부 도전성 차폐층(161)은 배선 패턴(120)을 통해 전기적으로 접지될 수 있다.
예를 들어, 외부 도전성 차폐층(161)은 구리(Cu), 은(Ag), 백금(Pt) 등의 도전성 물질을 포함할 수 있다. 예를 들어, 외부 도전성 차폐층(161)은 물리 기상 증착, 화학 기상 증착, 무전해 도금, 전해 도금, 스프레잉 등의 공정을 통해 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 예시적인 실시예들에 의하면, 안테나 구조물(150)이 패키지 기판(101) 내에 형성되므로, 반도체 패키지(10c)를 소형화할 수 있다.
도 12은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10d)를 나타내는 단면도이다. 이하에서, 앞서 도 10 및 도 11를 참조하여 설명된 반도체 패키지(10c)와의 차이점을 중심으로, 도 12에 도시된 반도체 패키지(10d)에 대해 설명한다.
도 12을 참조하면, 반도체 패키지(10d)가 안테나 구조물(150)이 배치된 제1 영역(R1)과 상기 제1 영역(R1)에서 이격된 제2 영역(R2)을 포함할 때, 몰딩층(140)은 반도체 패키지(10d)의 제2 영역(R2)에는 배치되되 반도체 패키지(10d)의 제1 영역(R1)에는 배치되지 않을 수 있다. 몰딩층(140)은 반도체 패키지(10d)의 제2 영역(R2) 내에 있는 패키지 기판(101)의 상면(109)의 일부는 덮도록 형성되되, 반도체 패키지(10c)의 제1 영역(R1) 내에 있는 패키지 기판(101)의 상면(109)의 다른 일부는 덮지 않을 수 있다. 반도체 패키지(10d)의 제1 영역(R1) 내에 있는 패키지 기판(101)의 상면(109)의 상기 다른 일부는 외부에 노출될 수 있다.
본 발명의 예시적인 실시예들에 의하면, 안테나 구조물(150)이 제공된 반도체 패키지(10d)의 제1 영역(R1)에는 몰딩층(140)이 형성되지 않으므로, 안테나 구조물(150)을 이용한 신호 전송 효율이 향상되고 반도체 패키지(10d)의 사이즈가 감소될 수 있다.
도 13은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10e)를 나타내는 단면도이다. 이하에서, 앞서 도 10 및 도 11를 참조하여 설명된 반도체 패키지(10c)와의 차이점을 중심으로, 도 13에 도시된 반도체 패키지(10e)에 대해 설명한다.
도 13을 참조하면, 반도체 패키지(10e)는 몰딩층(140)의 상면(149) 상에 제공된 워피지 조절용 커버 절연층(166)을 포함할 수 있다. 커버 절연층(166)은 몰딩층(140)의 상면(149)에 접촉하고, 몰딩층(140)의 상면(149)을 따라 연장될 수 있다. 외부 도전성 차폐층(161)은 커버 절연층(166) 상에 제공되며, 커버 절연층(166)의 표면을 따라 연장될 수 있다. 상기 커버 절연층(166)은 반도체 패키지(10e)를 구성하는 부재들 간의 열팽창 계수의 불일치에 기인하여 발생하는 워피지를 줄일 수 있다.
예시적인 실시예들에서, 커버 절연층(166)은 폴리이미드를 포함할 수 있다.
예시적인 실시예들에서, 커버 절연층(166)의 두께는 10 마이크로미터 내지 15 마이크로미터 사이일 수 있다.
커버 절연층(166)은 몰딩층(140)의 상면(149)의 적어도 일부를 덮을 수 있다. 예시적인 실시예들에서, 커버 절연층(166)은 몰딩층(140)의 상면(149)을 전체적으로 덮을 수 있다. 예시적인 실시예들에서, 커버 절연층(166)은 몰딩층(140)의 상면(149)을 부분적으로 덮을 수도 있다.
도 14a는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10f)를 나타내는 단면도이다. 도 14b는 도 14a의 B1-B1'선에 따른 단면도이다. 이하에서, 앞서 설명된 내용과 중복된 것은 생략하거나 간단히 한다.
도 14a 및 도 14b를 참조하면, 안테나 구조물(150a)은 패키지 기판(101)의 상면(109) 상에 배치되며 몰딩층(140) 내에서 수직 방향(Z방향)으로 연장될 수 있다. 예를 들어, 안테나 구조물(150a)은 반도체 칩(130)의 측면과 반도체 패키지(10f)의 측면을 구성하는 몰딩층(140)의 측면 사이에 배치되며, 주로 반도체 패키지(10f)의 측면을 통해 무선 신호를 송수신하도록 구성될 수 있다. 안테나 구조물(150a)은 배선 패턴(120)을 통해 각각 반도체 칩(130)에 전기적으로 연결될 수 있다.
안테나 구조물(150a)은 몰딩층(140) 내에서 연장된 도전성 물질 패턴으로 구성될 수 있다. 본 개시에서 안테나 구조물(150a)은 안테나 패턴으로 지칭될 수도 있다. 안테나 구조물(150a)은 몰딩층(140)을 수직 방향(Z방향)으로 완전히 관통하는 형태이거나, 몰딩층(140)을 수직 방향(Z방향)으로 부분적으로 관통하는 형태일 수도 있다. 예를 들어, 안테나 구조물(150a) 패키지 기판(101)의 상면(109)으로부터 몰딩층(140)의 상면(149)으로부터 일정 거리 이격된 지점까지만 수직 방향(Z방향)으로 연장될 수 있다. 안테나 구조물(150a)은 배선 패턴(120)에 연결될 수 있고, 배선 패턴(120)을 통해 반도체 칩(130)에 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 안테나 구조물(150a)의 수직 높이는 반도체 칩(130)의 수직 높이보다 클 수 있다. 예시적인 실시예들에서, 안테나 구조물(150a)의 수직 높이는 몰딩층(140)의 수직 높이의 50% 내지 100% 사이일 수 있다.
예시적인 실시예들에서, 안테나 구조물(150a)은 몰딩층(140)의 측면들을 따라 연장될 수 있다. 안테나 구조물(150a)은 내부 도전성 차폐층(165)과 몰딩층(140)의 외측면 사이에 배치될 수 있다. 평면적 관점에서, 안테나 구조물(150a)은 몰딩층(140)의 외측면을 따라 연장될 수 있다.
예시적인 실시예들에서, 안테나 구조물(150a)은 평면적 관점에서 불연속적으로 연장된 사각형 링 형태일 수 있다. 예를 들어, 안테나 구조물(150a)은 4개의 측벽을 포함하며, 안테나 구조물(150a)의 4개의 측벽부를 각각 인접한 몰딩층(140)의 외측면과 대체로 평행할 수 있다. 예를 들어, 몰딩층(140)이 4개의 외측면을 가질 때, 안테나 구조물(150a)은 몰딩층(140)의 제1 외측면과 평행하게 연장된 제1 측벽부, 몰딩층(140)의 제2 외측면과 평행하게 연장된 제2 측벽부, 몰딩층(140)의 제3 외측면과 평행하게 연장된 제3 측벽부, 몰딩층(140)의 제4 외측면과 평행하게 연장된 제4 측벽부을 포함할 수 있다.
반도체 패키지(10f)는 몰딩층(140) 내에서 수직 방향(Z방향)으로 연장된 내부 도전성 차폐층(165)을 포함할 수 있다. 내부 도전성 차폐층(165)은 평면적 관점에서 반도체 칩(130) 등의 전자 부품과 안테나 구조물(150a) 사이에 배치되며, 반도체 칩(130) 등의 전자 부품을 둘러싸도록 연장된 링 형태를 가질 수 있다. 예를 들어, 내부 도전성 차폐층(165)은 평면적 관점에서 반도체 칩(130)의 측면을 둘러싸는 링 형태를 가질 수 있고, 안테나 구조물(150a)은 평면적 관점에서 내부 도전성 차폐층(165)을 둘러싸는 링 형태를 가질 수 있다. 예시적인 실시예들에서, 내부 도전성 차폐층(165)은 평면적 관점에서 사각형 링 형태를 가질 수 있다.
내부 도전성 차폐층(165)은 패키지 기판(101)의 상면(109) 상에 배치되며 몰딩층(140) 내에서 수직 방향(Z방향)으로 연장될 수 있다. 내부 도전성 차폐층(165)은 몰딩층(140)을 수직 방향(Z방향)으로 완전히 관통하는 형태이거나, 몰딩층(140)을 부분적으로 관통하는 형태일 수도 있다.
예를 들어, 내부 도전성 차폐층(165)은 구리(Cu), 알루미늄(Al)과 같은 도전성 물질을 포함할 수 있다. 예시적인 실시예들에서, 내부 도전성 차폐층(165)의 소재 및 안테나 구조물(150a)의 소재는 동일할 수 있다.
예시적인 실시예들에서, 내부 도전성 차폐층(165)의 수직 높이는 반도체 칩(130)의 수직 높이보다 클 수 있다. 예시적인 실시예들에서, 내부 도전성 차폐층(165)의 수직 높이는 몰딩층(140)의 높이의 50% 내지 100% 사이일 수 있다. 예시적인 실시예들에서, 내부 도전성 차폐층(165)의 수직 높이는 안테나 구조물(150a)의 수직 높이와 같거나 보다 클 수 있다.
예시적인 실시예들에서, 내부 도전성 차폐층(165)은 전기적으로 접지될 수 있다. 예를 들어, 내부 도전성 차폐층(165)은 전기적으로 접지된 배선 패턴(120)의 일부에 연결되어 전기적으로 접지될 수 있다.
내부 도전성 차폐층(165)은 반도체 패키지(10f)에 포함된 전자 부품과 안테나 구조물(150a) 사이의 전자파 간섭을 방지할 수 있다. 또한, 내부 도전성 차폐층(165)은 안테나 구조물(150a)에서 방사된 무선 신호 또는 안테나 구조물(150a)로 수신될 무선 신호를 반사함으로써, 안테나 구조물(150a)의 이득(gain)을 향상시킬 수 있다.
도 15a는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10g)를 나타내는 단면도이다. 도 15b는 도 15a의 B2-B2'선에 따른 단면도이다. 이하에서, 앞서 설명된 내용과 중복된 것은 생략하거나 간단히 한다.
도 15a 및 도 15b에 도시된 반도체 패키지(10g)는 내부 도전성 차폐층(165)의 구조를 제외하고는 도 14a 및 도 14b를 참조하여 설명된 반도체 패키지(10f)와 실질적으로 동일하거나 유사할 수 있다. 이하에서, 도 14a 및 도 14b을 참조하여 설명된 반도체 패키지(10f)와의 차이점을 중심으로 도 15a 및 도 15b에 도시된 반도체 패키지(10g)를 설명한다.
도 15a 및 도 15b를 참조하면, 내부 도전성 차폐층(165a)은 커버부(1651)와 측벽부(1653)를 포함할 수 있다. 커버부(1651)는 반도체 칩(130)의 상면을 덮을 수 있으며, 대체로 수평 방향(예들 들어, X방향 및/또는 Y방향)으로 연장될 수 있다. 커버부(1651)는 반도체 칩(130) 등의 전자 부품을 덮는 평면적을 가지는 플레이트 형태를 가질 수 있다. 측벽부(1653)는 평면적 관점에서 반도체 칩(130)의 측면을 포위하는 링 형태일 수 있다. 측벽부(1653)는 평면적 관점에서 반도체 칩(130)의 측면을 포위하는 링 형태이고, 안테나 구조물(150a)은 평면적 관점에서 측벽부(1653)를 포위하는 링 형태일 수 있다. 측벽부(1653)는 평면적 관점에서 커버부(1651)의 가장자리를 따라 연속적으로 연장될 수 있다. 측벽부(1653)는 커버부(1651)의 가장자리로부터 패키지 기판(101)의 상면(109)까지 수직 방향(Z방향)으로 연장될 수 있다.
예시적인 실시예들에서, 몰딩층(140a)은 내부 도전성 차폐층(165a)의 안쪽에 있는 내부 몰딩층(141)과, 내부 도전성 차폐층(165a)의 바깥쪽에 있는 외부 몰딩층(143)을 포함할 수 있다. 내부 몰딩층(141)과 외부 몰딩층(143)은 내부 도전성 차폐층(165a)에 의해 구획되고 분리될 수 있다. 일부 예시적인 실시예들에서, 몰딩층(140a)은 내부 몰딩층(141) 형성을 위한 제1 몰딩 공정과, 외부 몰딩층(143) 형성을 위한 제2 몰딩 공정을 통해 형성될 수 있다. 좀 더 구체적으로, 반도체 패키지(10g)를 형성하기 위해, 패키지 기판(101) 상에 반도체 칩(130) 등의 전자 부품을 실장하는 단계, 내부 몰딩층(141) 형성을 위한 제1 몰딩 공정 단계, 안테나 구조물(150a)을 형성하는 단계, 내부 몰딩층(141) 및 안테나 구조물(150a)을 덮는 외부 몰딩층(143)을 형성하는 단계가 차례로 수행될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 101: 패키지 기판
130: 반도체 칩 140: 몰딩층
210: 안테나 구조물

Claims (15)

  1. 배선 패턴을 포함하는 패키지 기판;
    상기 패키지 기판 상에 배치되고, 상기 패키지 기판과 마주하는 하면에 마련된 칩 패드를 포함하는 반도체 칩;
    상기 반도체 칩을 덮도록 상기 패키지 기판 상에 배치된 몰딩층;
    상기 몰딩층을 관통하여 상기 몰딩층의 하면으로부터 상기 몰딩층의 상면까지 연장되고, 상기 패키지 기판의 상기 배선 패턴에 전기적으로 연결되고, 제1 금속을 포함하는 연결 도전체;
    상기 반도체 칩의 상면 및 상기 몰딩층의 상기 상면 상에 배치되고, 상기 몰딩층의 상기 상면과 마주하는 하면에 마련된 연결 패드를 포함하는 안테나 구조물;
    상기 연결 도전체와 상기 안테나 구조물의 상기 연결 패드 사이에 배치되어 상기 연결 도전체와 상기 안테나 구조물의 상기 연결 패드 사이를 전기적으로 연결하고, 상기 제1 금속과 상이한 제2 금속을 포함하는 도전성 연결 단자; 및
    상기 연결 도전체와 상기 도전성 연결 단자 사이에 배치되고, 상기 도전성 연결 단자와 마주하는 상기 연결 도전체의 표면을 따라 연장되고, 상기 제1 금속 및 상기 제2 금속을 포함하는 도전성 계면층;
    을 포함하고,
    상기 안테나 구조물의 상기 연결 패드와 상기 반도체 칩의 상기 칩 패드는 상기 배선 패턴, 상기 연결 도전체, 및 상기 도전성 연결 단자를 통해 전기적으로 연결되고,
    상기 안테나 구조물의 상기 하면은 상기 몰딩층의 상기 상면으로부터 이격되고, 상기 안테나 구조물의 상기 하면과 상기 몰딩층의 상기 상면 사이에는 갭이 형성되고,
    상기 몰딩층의 상기 상면과 마주하는 상기 안테나 구조물의 상기 하면은 서로 반대된 제1 가장자리와 제2 가장자리를 포함하고,
    상기 안테나 구조물의 상기 하면의 상기 제1 가장자리와 상기 몰딩층의 상기 상면 사이의 거리와 상기 안테나 구조물의 상기 하면의 상기 제2 가장자리와 상기 몰딩층의 상기 상면 사이의 거리 사이의 비율은 80% 내지 110% 사이인 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 금속은 솔더이고, 상기 제2 금속은 구리인 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 도전성 연결 단자의 하부는 연결 도전체에 매립되고, 상기 몰딩층의 상기 상면으로부터 상기 몰딩층의 상기 하면을 향해 연장된 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 연결 도전체의 수직 높이 및 최대 수평 폭은 상기 반도체 칩의 수직 높이보다 크고,
    상기 연결 도전체의 수직 높이는 300 마이크로미터 내지 1400 마이크로미터 사이인 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 몰딩층의 상기 상면과 상기 안테나 구조물 사이의 거리는 4 마이크로미터 내지 25 마이크로미터 사이인 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 연결 도전체는 외측으로 볼록한 형태의 측벽을 가지고,
    상기 연결 도전체의 하부의 수평 폭은 상기 패키지 기판에 인접할수록 작아지고,
    상기 연결 도전체의 상부의 수평 폭은 상기 몰딩층의 상기 상면에 인접할수록 작아지는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 연결 도전체는
    제1 도전 물질을 포함하는 코어부; 및
    상기 제1 도전 물질과 상이한 제2 도전 물질을 포함하고, 상기 코어부를 감싸는 쉘부;
    를 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 연결 도전체는 그 측벽이 직선 형태를 가지는 기둥 형태이고, 솔더를 포함하는 반도체 패키지.
  9. 삭제
  10. 서로 분리된 제1 영역 및 제2 영역을 포함하는 반도체 패키지로서,
    배선 패턴 및 상기 제1 영역 내에 있는 안테나 패턴을 포함하는 패키지 기판;
    상기 패키지 기판 상의 반도체 칩;
    상기 반도체 칩을 덮도록 상기 패키지 기판 상에 배치된 몰딩층; 및
    상기 몰딩층을 부분적으로 덮는 외부 도전성 차폐층;
    을 포함하고,
    상기 외부 도전성 차폐층은 상기 제2 영역 내에 제공되되, 상기 제1 영역으로부터 이격되고,
    상기 몰딩층은,
    상기 제2 영역 내에 있는 상기 패키지 기판의 상면의 일부는 덮고,
    상기 제1 영역 내에 있는 상기 패키지 기판의 상기 상면의 다른 일부는 외부에 노출되도록 상기 패키지 기판의 상기 상면의 상기 다른 일부는 덮지 않는 반도체 패키지.
  11. 삭제
  12. 삭제
  13. 제 10 항에 있어서,
    상기 몰딩층의 상면에 접촉되고, 상기 몰딩층의 상기 상면을 적어도 부분적으로 덮는 커버 절연층을 더 포함하고,
    상기 커버 절연층은 폴리이미드를 포함하는 반도체 패키지.
  14. 삭제
  15. 삭제
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