JPH06151576A

JPH06151576A - Ｓｏｉ半導体装置

Info

Publication number: JPH06151576A
Application number: JP1313093A
Authority: JP
Inventors: Hitoshi Sumida; 仁志澄田; Atsuo Hirabayashi; 温夫平林
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1992-03-09
Filing date: 1993-01-29
Publication date: 1994-05-31
Anticipated expiration: 2016-07-16
Also published as: JP3189456B2

Abstract

(57)【要約】【目的】周囲の電位電動の影響が半導体素子に影響を
及ぼさず、安定した素子特性を発揮可能な誘電体分離構
造のＳＯＩ半導体装置を実現すること。【構成】誘電体分離基板を用いたＳＯＩ半導体装置１
において、分離溝６は半導体層５の表面側からシリコン
酸化膜４を貫通して半導体支持基板３に達するまで形成
されて、そこに充填された多結晶半導体層８は半導体支
持基板３に導電接続している。また、半導体支持基板３
の裏面側には、半導体支持基板３を介して多結晶半導体
層８に所定の電位を印加するための充填層電位規定用電
極１０が導電接続している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁層となる誘電体を
介して半導体層が分離されたＳＯＩ（シリコン・オン・
インシュレータ）構造の半導体装置に関し、特に、誘電
体分離基板を用いた際の素子形成領域間の素子分離構造
を含めたＳＯＩ半導体装置の構成に関するものである。

【０００２】

【従来の技術】ＭＯＳ・ＩＣ等において、接合部などの
静電容量を大幅に削減してスイッチング特性を向上さ
せ、また、３次元ＩＣ等を形成するうえにおいて、ＳＯ
Ｓ（シリコン・オン・サファイア）あるいはＳＯＩ（シ
リコン・オン・インシュレータ）といった分離法で構成
された半導体装置が開発されている。さらに、このよう
な構造の集積回路装置においては、集積度を高めなが
ら、構成する回路部分の相互間の動作の干渉を防止する
ことを目的に、半導体層内部を互いに電気的に独立した
半導体島領域に分離することが一般的である。すなわ
ち、それぞれの半導体島領域を素子形成領域として、こ
こにトランジスタやダイオードなどの回路要素、さらに
は回路部分を振り分けた構造とし、これらの回路部分を
配線膜によって相互に電気的接続している。

【０００３】このような素子形成領域の素子分離にあた
っては、従来、接合分離法が多用されていたが、この接
合分離法はｐｎ接合の逆バイアス特性を利用したもので
あるため、素子形成領域間の絶縁分離が確実でない。ま
た、半導体領域相互間に不必要なトランジスタやダイオ
ードが寄生する構造であるため、集積回路の動作中にラ
ッチアップ現象などの予測されないトラブルや誤動作が
発生することがある。

【０００４】そこで、半導体基板内部を誘電体によって
分離する誘電体分離法が広く採用されつつある。

【０００５】ＳＯＩ構造の半導体装置において、この誘
電体分離法を採用する場合は、基板となる半導体層に、
絶縁物となる誘電体を設置し、分離された誘電体分離基
板を用いる。この誘電体分離基板は半導体層を多結晶シ
リコン層で構成する場合もあるが、ここでは、２枚の半
導体基板を張り合わせた張り合わせ基板を用いて誘電体
分離基板を製造する場合について説明する。

【０００６】まず、図２３（ａ）に示すように、半導体
支持基板５１の上に絶縁膜５２を介して形成された半導
体層５３（半導体基板）の表面にエッチングマスク層５
４を形成し、それにフッ素系混合ガスを用いてドライエ
ッチングを施し、分離溝形成予定領域を窓開けする。

【０００７】つぎに、図２３（ｂ）に示すように、エッ
チングマスク層５４の窓開け部から、フッ素系混合ガス
を用いて異方性のプラズマエッチングを施して、絶縁膜
５２にまで達する分離溝５５を形成する。ここで、分離
溝５５の幅は２〜８μｍ、その深さは１０〜４０μｍで
ある。

【０００８】つぎに、エッチングマスク層５４を除去し
た後、図２３（ｃ）に示すように、半導体層５３の表面
側を、約１１５０℃の水蒸気雰囲気中で約１００分間、
熱酸化して、分離溝５５の側壁に厚さが約１μｍの側壁
絶縁膜５６を形成する。このとき、分離溝５５の外部の
半導体層５３の表面側にも絶縁膜５６ａが形成される。

【０００９】つぎに、図２３（ｄ）に示すように、熱Ｃ
ＶＤ法により、半導体層５３の表面側に多結晶半導体層
５７（充填層）を堆積して分離溝５５の内部を埋め込
む。このとき、分離溝５５の外部の半導体層５３の表面
側にも多結晶半導体層５７ａが堆積する。

【００１０】つぎに、図２４（ａ）に示すように、半導
体層５３の表面側にエッチバックまたは研磨を施して、
分離溝５５の外部の多結晶半導体層５７ａを除去する。

【００１１】しかる後に、図２４（ｂ）に示すように、
希フッ酸を用いて分離溝５５の外部の絶縁膜５６ａを除
去すると、半導体層５３に、側壁絶縁膜５６および多結
晶半導体層５７を備える分離溝５５と、絶縁膜５２とに
よって素子分離された半導体島領域を備える誘電体分離
基板５０が形成される。

【００１２】そして、図２４（ｃ）に示すように、半導
体層５３に形成された半導体島領域としての素子形成領
域５０ａ，５０ｂ，５０ｃ，５０ｄに第１のダイオード
５９ａ，ｐｎｐトランジスタ５９ｂ，ＭＯＳＦＥＴ５９
ｃおよび第２のダイオード５９ｄをそれぞれ形成して集
積回路を構成する。

【００１３】

【発明が解決しようとする課題】このような誘電体分離
基板を用いたＳＯＩ半導体装置において、素子形成領域
に構成される回路の信頼性を向上するため、また、耐圧
を向上するためには、半導体支持基板、および充填層の
電位をいかに設定するかが問題となる。

【００１４】例えば、従来の誘電体分離基板５０を用い
て集積回路を構成した場合には、素子形成領域５０ａ〜
５０ｄを囲む分離溝５５において、その内部の多結晶半
導体層５７の電位の変動が、側壁絶縁膜５６を介して素
子形成領域５０ａ〜５０ｄの電位分布に影響を与える。
このため、素子形成領域５０ａ〜５０ｄに形成されたｐ
ｎｐトランジスタ５９ｂやＭＯＳＦＥＴ５９ｃなどの半
導体素子の素子特性が変動するという問題が生ずる。

【００１５】また、分離溝５５の電位は、近接する素子
形成領域５０ａ〜５０ｄに形成された半導体素子の電位
の影響を受けて変動し、分離溝５５を介して、隣接する
素子形成領域側の半導体素子に電位の影響を及ぼす。こ
れによって、半導体素子同士が互いに素子特性を変化さ
せてしまうという問題が生ずることもある。

【００１６】そこで、従来、図２５および図２６に示す
ように、半導体支持基板の裏面に支持基板電位規定用電
極を設置して接地電位に固定し、半導体支持基板の電位
変動を抑制するようにしている。図２５は、上述した張
り合わせ基板を用いた集積回路装置の例であり、半導体
支持基板５１の裏面には裏面電極（支持基板電位規定用
電極）６６が設置され、接地電位６７が印加されてい
る。また、図２６は、多結晶シリコン層で本体を構成し
た構造の集積回路装置を示す例であり、多結晶シリコン
からなる支持基板７１の裏面には裏面電極７６が設置さ
れ、接地電位６７が印加されている。なお、７２は絶縁
膜，７３は半導体層，７５は分離溝である。

【００１７】しかしながら、図２５および図２６に示す
構成の集積回路装置においては、半導体層５３，７３を
素子形成領域に分離する絶縁膜５２，７２、および側壁
絶縁膜５６の絶縁耐圧が膜厚１μｍで６００Ｖしか得ら
れないので、さらに絶縁耐圧を向上させるためには絶縁
膜の膜厚を１μｍ以上としなければならず、絶縁膜の成
長に要する時間を考えると現実的でない。また、絶縁膜
５２，７２と半導体層５３，７３との間に埋め込み拡散
層を形成することによっても素子間の分離耐圧は向上で
きるが、埋め込み拡散層の形成は高温，長時間の熱処理
を必要とするため、埋め込み拡散層が半導体層５３，７
３に広がり、素子形成領域が狭くなってしまう。このよ
うに、従来の誘電体分離基板を用いた集積回路装置にお
いて、素子間の分離耐圧を向上させるには限界があっ
た。

【００１８】一方、耐圧という面においては、ＳＯＩ半
導体装置は、その長所である半導体層の厚みが薄いこと
により、高耐圧とすることが困難であるという問題があ
る。

【００１９】例えば、図２７に示すように、素子形成領
域５０にダイオードが形成された装置について検討す
る。図２７に示す装置は、素子形成領域５０のｎ型の半
導体層５３に、絶縁膜５６ａの窓から高濃度の不純物を
導入してｎ⁺型のカソード層６２およびｐ⁺型のアノー
ド層６３を形成し、それぞれの層にアルミニウム電極に
よりカソード電極６４並びにアノード電極６５を接続し
ている。また、シリコン製の支持基板５１の酸化シリコ
ン膜で形成された絶縁膜５２と反対側の裏面には、裏面
電極６６が設置され、接地電位６７が印加されている。
なお、支持基板５１の厚みは５００μｍ、絶縁膜５２の
厚みは１μｍであり、半導体層５３の厚みは３０μｍで
ある。

【００２０】図２８に、このようなダイオードにアノー
ド電極６５を接地電位として、カソード電極６４に正電
位を印加した際の、アノード層６３とカソード層６２に
挟まれた半導体層５３（図２７中、ａ−ｂで示す領域）
の等電位線の分布を示してある。電位は、２０１、２０
２、２０３の順に高くなっており、カソード層６２に正
電位を印加していくと、アノード層６３、および絶縁膜
５２と半導体層５３との界面から半導体層５３の内部に
それぞれ等電位線２０１ａ、２０１ｂがそれぞれ広が
る。さらに、カソード層６２に高電位を印加すると、ア
ノード層６３と絶縁膜５２との間の領域で等電位線が接
続し、カソード層６２と絶縁膜５２との領域に等電位線
が密集する。さらに、カソード層６２に高電位を印加す
ると、カソード層６２と絶縁膜５２との間の等電位線の
密度がさらに高くなり、アバランシェブレークダウンを
起こすこととなる。

【００２１】このように、図２７に示すＳＯＩ半導体装
置においては、カソード層６２と絶縁膜５２との間に挟
まれた半導体層５３に殆どの等電位線が密集し、カソー
ド層６２の近傍で電圧破壊が発生する。半導体層５３を
厚くすれば耐圧を向上させることはできるが、ＳＯＩの
利点である接合容量を低く保持することができず、ま
た、製造時間、コストが増加してしまう。

【００２２】また、素子形成領域に形成される半導体素
子の高耐圧化はＳＯＩ半導体装置の高集積化および低オ
ン抵抗化（高電流出力化）にも少なからず影響を与え
る。これは、高耐圧素子の要求耐圧を確保する上から、
ドリフト長を要求耐圧に応じて広く設定する必要があ
り、素子面積が拡大することに起因している。例えば、
図２９に示すＳＯＩ半導体装置において、ｎ型の半導体
層９３の表面の一端には、ｎ型のバッファ層９７が形成
されており、このバッファ層９７内にはさらにｐ⁺型の
コレクタ層９８が形成されている。コレクタ層９８には
コレクタ電極８９が導電接続され、コレクタ領域Ｃを構
成している。また、半導体層９３表面の他端には、ｐ型
のエミッタ層９４およびこのエミッタ層９４内に形成さ
れたｐ⁺型のコンタクト層９５と、コンタクト層９５の
端部からエミッタ層９４にかけて形成されたｎ⁺型のソ
ース層９６を有している。そして、コンタクト層９５か
らソース層９６の一部表面にはエミッタ電極８７が導電
接続しており、エミッタ領域Ｅを構成している。また、
Ｇは本装置の動作を制御するゲート領域であり、ソース
層９６，エミッタ層９４および半導体層９３に亘り、ゲ
ート酸化膜９０を介して設置されたゲート電極８８から
構成されている。このように、本装置の半導体層９３内
には、コレクタ領域Ｃ，エミッタ領域Ｅおよびゲート領
域Ｇによって横型ＩＧＢＴ（横型絶縁ゲート型バイポー
ラトランジスタ）が構築されている。かかる構成の横型
ＩＧＢＴを高耐圧構造とするためには、コレクタ領域Ｃ
とエミッタ領域Ｅとの離間距離であるドリフト長Ｌを要
求耐圧を満たす値以上に広く確保する必要があり、要求
耐圧２５０Ｖを満足するために、ドリフト長Ｌは３０μ
ｍに設定されている。また、高耐圧素子の耐圧を確保す
るためには、半導体層９３の厚さもドリフト長Ｌ以上に
厚くする必要があり、半導体層９３の厚さも３０μｍに
設定されている。また、支持基板９１（厚さ５００μ
ｍ）の絶縁膜９２（厚さ２μｍ）と反対側の裏面には裏
面電極９９が設置され、接地電位６７が印加されてい
る。

【００２３】このように、上記構成のＳＯＩ半導体装置
においては、要求耐圧を満足するために、広いドリフト
長Ｌと、ドリフト長Ｌ以上に厚い半導体層９３が必要と
なる。半導体層９３を厚くすることは、前述したよう
に、接合容量を低く保持することが困難となるなどの問
題があり、また、誘電体分離技術や埋め込み層を適用す
る上からも半導体層９３の厚みは３０μｍ程度が技術的
な限界である。また、広いドリフト長Ｌは素子分離領域
幅の増加を招いて素子の集積度を低下させると共に、オ
ン抵抗の上昇による電流出力の低下も招来することとな
る。

【００２４】そこで、本発明においては、上記の問題点
に鑑みて、素子形成領域を取り囲む領域の電位を制御す
ることにより、耐圧が高く、信頼性も高いＳＯＩ半導体
装置を実現することを目的としている。

【００２５】

【課題を解決するための手段】上記課題を解決するため
に、本発明において講じた第１の手段は、半導体基板の
表面側に第１の絶縁膜を介して形成された半導体層と、
この半導体層の表面側から第１の絶縁膜を貫通して半導
体基板に達するまで形成されて半導体層に島状の素子形
成領域を形成する分離溝と、この分離溝の側壁に形成さ
れた第２の絶縁膜と、分離溝内部に充填されて半導体基
板に導電接続する単結晶半導体層、多結晶半導体層、非
晶質半導体層または導電性材料層などの充填層とを設け
ることである。

【００２６】ここで、半導体基板または充填層には、そ
れに所定の電位を印加すべき充填層電位規定用電極を導
電接続しておくことが好ましい。

【００２７】また、分離溝を素子形成領域毎に形成し
て、隣接し合う各分離溝の間に、半導体層の非素子形成
領域たる周囲半導体領域を形成し、この周囲半導体領域
には、この領域に所定の電位を印加すべき周囲領域電位
規定用電極を導電接続しておくことが好ましい。

【００２８】一方、前述の課題を解決するために、本発
明において講じた第２の手段は、半導体基板の表面側に
第１の絶縁膜を介して形成された半導体層と、この半導
体層の表面側から第１の絶縁膜に達するまで形成されて
半導体層に島状の素子形成領域を形成する分離溝と、こ
の分離溝の側壁に形成された第２の絶縁膜と、分離溝内
部に充填された単結晶半導体層、多結晶半導体層、非晶
質半導体層または導電性材料層などの充填層とを設け、
分離溝を素子形成領域毎に形成して、隣接し合う各分離
溝の間に、半導体層の非素子形成領域たる周囲半導体領
域を形成しておくことである。

【００２９】ここで、周囲半導体領域には、この領域に
所定の電位を印加すべき周囲領域電位規定用電極を導電
接続しておくことが好ましい。

【００３０】また、分離溝に充填された充填層にも所定
の電位を印加可能な充填層電位規定用電極を導電接続し
ておくことが望ましく、また、基板に対し所定の電位を
印加可能な基板電極を導電接続しておくことが望まし
い。そして、これら所定の電位としては、この分離溝に
よって形成された素子形成領域の半導体素子に印加され
る電位のうちのいずれかの電位と同等の電位、さらには
素子形成領域に形成された半導体素子の内、出力段の高
耐圧半導体素子の高電圧印加側電極に印加される電位と
同等の電位であることが好ましい。

【００３１】また、半導体層に２以上の拡散層が構成さ
れるＳＯＩ半導体装置においては、半導体基板に導電接
続された所定の電位が印加可能な基板電極に、拡散層に
印加される２以上の電位の間の中間電位を、もしくは２
以上の電位の内の最高電位を印加することが有効であ
る。同様に、上記の素子形成領域に２以上の拡散層が構
成される場合は、充填層電位規定用電極、周囲領域電位
規定用電極に印加される所定の電位としては、拡散層に
印加される２以上の電位の間の電位を採用することが有
効である。特に、この所定の電位は、ＳＯＩ半導体装置
の最高耐圧の略半分の電位、もしくは拡散層に印加され
る最高電位と最低電位との中間電位であることが望まし
い。

【００３２】なお、本発明において、ＳＯＩ半導体装置
とはＳＯＩ基板を用いた半導体装置に限定されるもので
はなく、素子形成領域である半導体層が絶縁物となる誘
電体によって分離される誘電体分離構造を備えた半導体
装置を指すものである。

【００３３】

【作用】上記第１の手段を講じた本発明に係る誘電体分
離構造を備えた半導体装置においては、分離溝が半導体
層の表面側から第１の絶縁膜を貫通して半導体基板に達
するまで形成されて、分離溝内部の充填層が半導体基板
に導電接続しているため、いずれの分離溝も半導体基板
と同電位状態にある。従って、分離溝内部の充填層の電
位は、半導体基板の電位に固定され、変動しないので、
この電位の変動の影響を素子形成領域に形成された半導
体素子が受けない。また、素子形成領域に形成された半
導体素子の電位の影響が、分離溝内部の充填層の電位に
及ばないので、分離溝を介して隣接し合う素子形成領域
の半導体素子同士の間で、電位の影響を及ぼし合うこと
がない。すなわち、本発明においては、導電接続する半
導体基板と充填層によって素子形成領域が静電シールド
されるため、半導体素子の素子特性が安定化し、信頼性
の高いＳＯＩ半導体装置を実現することができる。

【００３４】ここで、半導体基板の裏面側などに充填層
電位規定用電極が導電接続している場合には、この半導
体基板を介して充填層に所定の電位を印加することがで
き、いずれの充填層の電位も所定の電位に固定されるた
め、分離溝内部の充填層の電位変動がなく、また、半導
体素子同士が分離溝を介して電位の影響を及ぼし合うこ
とがないので、素子特性がさらに安定する。また、分離
溝が素子形成領域毎に形成されて隣接し合う各分離溝の
間に周囲半導体領域が形成され、この領域に周囲領域電
位規定用電極が導電接続している場合には、素子形成領
域同士は、分離溝に加えて周囲半導体領域によっても素
子分離され、しかも周囲半導体領域の電位が所定の電位
に固定された状態にあるので、隣接し合う素子形成領域
の半導体素子同士の間での電位の干渉がなく、素子特性
の安定化が顕著である。

【００３５】一方、第２の手段を講じた本発明に係る誘
電体分離構造を備えた半導体装置においては、分離溝は
素子形成領域毎に形成されて、隣接し合う各分離溝の間
には、半導体層の非素子形成領域たる周囲半導体領域が
形成されているため、素子形成領域同士は、分離溝に加
えて周囲半導体領域によっても素子分離され、また、い
ずれの周囲半導体領域も同電位状態にある。従って、隣
接し合う素子形成領域の半導体素子の間で電位の干渉が
ないので、素子特性が安定である。このように、第２の
手段を講じた場合であっても、形成される回路の信頼性
を高めることができる。

【００３６】ここで、周囲半導体領域に周囲領域電位規
定用電極が導電接続している場合には、周囲半導体領域
が所定の電位に固定されて、周囲半導体領域および分離
溝の電位が変動しないため、素子形成領域の電荷分布が
変動せず、しかも、半導体素子同士の間で電位の干渉が
ないので、素子特性がさらに安定する。また、分離溝に
充填された充填層に、半導体素子に印加される電位のう
ちのいずれかの電位と同等の電位を印加する充填層電位
規定用電極が導電接続している場合には、この素子形成
領域に形成された半導体素子の電位状態に対応して、そ
の周囲にある分離溝の充填層の電位が変動し、相対的に
固定された状態にあるため、充填層の電位の変動が素子
特性に影響を及ぼすことがなく、また、隣接し合う素子
形成領域の半導体素子同士の間で、電位の干渉がないの
で、素子特性の安定化が顕著である。

【００３７】さらに、上記のような構成の半導体装置に
おいて、充填層電位規定用電極、周囲領域電位規定用電
極に印加される所定の電位として、素子形成領域に形成
された２以上の拡散層の中間電位、すなわち、拡散層に
印加される最大電位と最小電位との算術平均電位を選択
することもできる。充填層と半導体基板とが接続されて
いる場合は、これにより半導体基板の電位も中間電位と
なる。また、半導体基板が独立している場合において
も、半導体基板の電位を中間電位とすることが望まし
い。

【００３８】このように、素子形成領域、あるいは半導
体層の周囲を中間電位に設定すると、素子形成領域、あ
るいは半導体層中において、拡散層と、半導体基板、充
填層あるいは周囲半導体領域との間に広がる等電位線の
密度を、その中間電位によって分割することが可能とな
る。このため、等電位線の密度、すなわち、電界の集中
を緩和することが可能となり、耐圧性能の向上を図るこ
とができる。また、中間電位を印加することにより、素
子形成領域を取り囲む絶縁層（第１，第２の絶縁膜）に
加わる電位を低減でき、見かけ上の素子間分離耐圧を向
上させることができるので、さらに高耐圧素子の誘電体
分離適用が可能となる。中間電位は、２以上の拡散層に
印加される２以上の電位の間の電位であれば耐圧向上の
効果を得ることができる。さらに、中間電位として２以
上の電位の最大印加電圧の差、すなわち、最高耐圧の略
半分の電位を印加することにより等電位線の密度を均等
化することができ、略最大の耐圧特性を得ることが可能
となる。加えて、半導体層の素子形成領域に形成された
高耐圧素子の高電圧印加電極側電位に等しい電位を半導
体基板に印加することにより、半導体層と絶縁膜との界
面において電界強度が上昇し、絶縁膜内部で耐圧を持た
せることができる。このため、半導体層の厚さ方向への
空乏層の拡散を抑制することが可能となり、半導体層の
厚さ方向の耐圧を向上させることができる。それ故、薄
い半導体層で要求耐圧を確保することができるので、装
置の薄型化が達成される。また、半導体層の薄型化に伴
って分離溝などの基板作成工程に要する時間やコストを
削減することができ、さらに、分離溝の幅を縮小できる
ので、装置の集積度を向上させることもできる。

【００３９】

【実施例】つぎに、添付図面を参照して、本発明の実施
例について説明する。

【００４０】〔実施例１〕図１は本発明の実施例１に係
る誘電体分離構造を備えたＳＯＩ半導体装置の一部を示
す概略断面図である。

【００４１】この図において、本例の半導体装置１は、
誘電体分離基板２を用いたＳＯＩ構造の素子形成領域
に、半導体素子が形成され、これによって集積回路が構
成されている。この誘電体分離基板２は、第１のシリコ
ン基板たる半導体支持基板３と、この半導体支持基板３
にシリコン酸化膜４（第１の絶縁膜）を介して張り合わ
せされた第２のシリコン基板たるｎ型の半導体層５と、
この半導体層５の表面側からシリコン酸化膜４を貫通し
て半導体支持基板３に達するまで形成されて半導体層５
を島状の素子形成領域５ａ，５ｂ，５ｃ，５ｄに素子分
離する分離溝６と、この分離溝６の側壁に形成されたシ
リコン酸化膜たる側壁絶縁膜７（第２の絶縁膜）と、分
離溝６の内部に充填されて半導体支持基板３に導電接続
する多結晶シリコン膜たる多結晶半導体層８（充填層）
とを有する。ここで、半導体層４の各素子形成領域５ａ
〜５ｄには、第１のダイオード９ａ，ｐｎｐトランジス
タ９ｂ，ＭＯＳＦＥＴ９ｃおよび第２のダイオード９ｄ
などの半導体素子がそれぞれ形成され、これらの半導体
素子に対しては、層間絶縁膜１４の接続孔を介して各配
線層１５が導電接続している。一方、半導体支持基板３
の裏面側には、この半導体支持基板３を介して各分離溝
６の内部の多結晶半導体層８に所定の電位を印加する裏
面電極たる充填層電位規定用電極１０が形成されてい
る。

【００４２】このような構成の半導体装置１は、誘電体
分離構造を備えているため、動作が確実で安定してお
り、とくに、高い動作信頼性が要求される回路や高電圧
信号および高周波信号を扱うのに適しているという利点
を有しているのに加えて、周囲の電位変動の影響が半導
体素子に及ばないので、半導体素子の素子特性が安定で
あるという効果を奏する。すなわち、分離溝６は半導体
層５の表面側から半導体支持基板３に達するまで形成さ
れているため、分離溝６の内部の多結晶半導体層８はい
ずれも、半導体支持基板３に導電接続しているので、い
ずれの分離溝６も半導体支持基板３と同電位状態にあ
り、その電位が変動し難い。このため、素子形成領域５
ａ〜５ｄに形成されたｐｎｐトランジスタ９ｂ，ＭＯＳ
ＦＥＴ９ｃなどの半導体素子は、多結晶半導体層８の電
位変動の影響を受け難く、また、半導体素子の電位変動
の影響が多結晶半導体層８の電位に及ばないので、分離
溝６を介して隣接し合う素子形成領域の半導体素子の間
で、互いに電位の干渉がない。

【００４３】また、半導体支持基板３の裏面側に充填層
電位規定用電極１０が導電接続しているため、この充填
層電位規定用電極１０から所定の電位を印加して、多結
晶半導体層８の電位を固定できる。このため、分離溝６
の電位が変動せず、また、分離溝６を介して隣接し合う
素子形成領域の半導体素子同士の間で、電位の干渉がな
い。それ故、いずれの半導体素子も、素子特性が安定し
ている。従って、このような構造のＳＯＩ半導体装置に
構成された集積回路等においては、論理装置等にとって
重要な高信頼性を達成することが可能である。

【００４４】このような構成の半導体装置１の製造方法
のうち、誘電体分離基板２を製造する方法の一例につい
て、図２および図３を参照して説明する。図２（ａ）〜
（ｄ）および図３（ａ）〜（ｃ）はいずれも、誘電体分
離基板２の製造方法の一部を示す工程断面図である。

【００４５】まず、図２（ａ）に示すように、半導体層
５および半導体支持基板３としての２枚のシリコンウェ
ハのうち、一方側のウェハたる半導体層５に対して、加
速電圧が１２０ｋｅＶ、ドーズ量が３．５×１０¹⁴ｃｍ
^-2の条件で砒素をイオン注入し、さらに、温度が約１２
００℃の水蒸気雰囲気中で、約５時間の熱酸化を行っ
て、厚さが２μｍのシリコン酸化膜４を形成する。続い
て、半導体層５としてのウェハと、半導体支持基板３と
してのウェハとをシリコン酸化膜４を介して接触させた
状態で、Ｎ₂雰囲気中で２時間の熱処理（約１１００
℃）を施して、ＳＯＩウェハを形成した後、温度が約１
１００℃の水蒸気雰囲気中で、約４０分間の熱酸化を行
って、半導体層５の表面側に厚さが約０．５μｍの熱酸
化膜１１を形成する。続いて、熱酸化膜１１の上に第１
のマスク層１２を約１μｍの厚さに形成し、その表面側
に第２のマスク層１３を約１μｍの厚さに形成する。こ
こで、第１のマスク層１２としては、ヘリウムガスに約
２０％のシランガスを混合した混合ガスを用いて、温度
が約４００℃、時間が約８０分間、減圧条件が約４０Ｐ
ａ、ガス流量が約２５０ｃｃ／ｍｉｎの条件下での熱Ｃ
ＶＤ法により形成した多結晶シリコン膜を用いた。一
方、第２のマスク層１３としては、ヘリウムガスに約２
０％のシランガスした混合ガスと酸素ガスとを用いて、
温度が約４００℃、時間が約８０分間、減圧条件が約９
０Ｐａ、ＳｉＨ₄／Ｈｅの混合ガスのガス流量が約４０
０ｃｃ／ｍｉｎ、酸素ガスのガス流量が約６０ｃｃ／ｍ
ｉｎの条件下での熱ＣＶＤ法により形成したシリコン酸
化膜を用いた。なお、第２のマスク層１３としては、第
１のマスク層１２として用いた多結晶シリコン膜を熱酸
化したシリコン酸化膜を用いることもできる。

【００４６】つぎに、第２のマスク層１３の上にフォト
リソグラフィーによりレジストパターンを形成し、図２
（ｂ）に示すように、フッ素系混合ガスを用いた反応性
イオンエッチング法により、分離溝形成予定領域６ａの
表面にある第２のマスク層１３を除去し、さらに、塩素
系混合ガスあるいはフッ素系混合ガスを用いた反応性イ
オンエッチング法またはプラズマエッチング法により、
分離溝形成予定領域６ａの表面にある第１のマスク層１
２を除去し、さらに、フッ素系の反応性イオンエッチン
グ法により、分離溝形成予定領域６ａの表面にある熱酸
化膜１１を除去して、分離溝形成予定領域６ａを窓開け
する。

【００４７】つぎに、図２（ｃ）に示すように、第２の
マスク層１３をマスクとして、半導体層５に対して、六
フッ化硫黄と酸素との混合ガスを用いたプラズマエッチ
ング法により、シリコン酸化膜４にまで達する深さが３
０〜５０μｍの分離溝６を形成する。ここで、分離溝６
の幅は２〜８μｍである。このとき、第２のマスク層１
３も約０．８μｍ程度エッチングされる。

【００４８】つぎに、図２（ｄ）に示すように、温度が
約１１００℃の水蒸気雰囲気中で、約１５０分間の熱酸
化を行って、分離溝６の側壁に厚さが約１μｍのシリコ
ン酸化膜たる側壁絶縁膜７を形成する。このとき、半導
体層５の表面側にある第１のマスク層１３も酸化されて
厚さが約０．６μｍとなる。

【００４９】つぎに、図３（ａ）に示すように、フッ素
系の反応性イオンエッチング法により、分離溝６の底部
６ｂにあるシリコン酸化膜４を除去して、分離溝６が半
導持基板３に達するようにする。このとき、半導体層５
の表面側の第２のマスク層１３も除去され、第１のマス
ク層１２が露出すると共に、第１のマスク層１２も約
０．１μｍ程度エッチングされる。

【００５０】つぎに、図３（ｂ）に示すように、分離溝
６の内部を熱ＣＶＤ法により形成した多結晶シリコンた
る多結晶半導体層８で埋め込む。その結果、分離溝６の
底部６ｂで、多結晶半導体層８は半導体支持基板３に導
電接続する状態となる。ここで、多結晶半導体層８の形
成条件は、第１のマスク層１１の形成条件と同様な条件
である。但し、処理時間は約５４０分間である。このと
き、第１のマスク層１２の表面には、厚さが約９μｍの
多結晶半導体層８ａが形成される。

【００５１】つぎに、図３（ｃ）に示すように、分離溝
６の外部にある不要な多結晶半導体層８ａおよび第１の
マスク層１２をフッ素系のプラズマエッチングまたは研
磨により除去し、さらに、熱酸化膜１１を希フッ酸で除
去する。その結果、分離溝６の内部の多結晶半導体層８
と半導体支持基板３とが分離溝６の底部６ｂで接触する
一方、半導体層５が側壁絶縁膜７および充填層たる多結
晶半導体層８を備える分離溝６とシリコン酸化膜４とに
よって素子分離された素子形成領域５ａ〜５ｄを備える
誘電体分離基板２が形成される。

【００５２】しかる後に、半導体層５の素子形成領域５
ａ〜５ｄに対して、図１に示すように、第１のダイオー
ド９ａ，ｐｎｐトランジスタ９ｂ，ＭＯＳＦＥＴ９ｃお
よび第２のダイオード９ｄなどの半導体素子を形成する
一方、層間絶縁膜１４の接続孔を介して、半導体素子に
対して各配線層１５を導電接続する。さらに、半導体支
持基板３の裏面側には、この半導体支持基板３を介して
各分離溝６の内部の多結晶半導体層８に所定の電位を印
加するための充填層電位規定用電極１０を形成して、誘
電体分離構造によるＳＯＩ半導体装置１が製造される。

【００５３】〔実施例２〕図４は本発明の実施例２に係
る誘電体分離基板を用いたＳＯＩ半導体装置の概略断面
図、図５はその概略平面図である。

【００５４】これらの図において、本例の半導体装置２
１に用いた誘電体分離基板２２は、シリコン基板たる半
導体支持基板２３と、その表面側にシリコン酸化膜２４
（第１の絶縁膜）を介して形成されたｎ型の半導体層２
５と、この半導体層２５の表面側からシリコン酸化膜２
４に達するまで形成されて、半導体層２５に島状の素子
形成領域２５ａ，２５ｂを形成する分離溝２６ａ，２６
ｂと、この分離溝２６ａ，２６ｂの側壁に形成されたシ
リコン酸化膜たる側壁酸化膜２７ａ，２７ｂ（第２の絶
縁膜）と、分離溝２６ａ，２６ｂの内部に充填された多
結晶シリコン膜たる多結晶半導体層２８ａ，２８ｂ（充
填層）とを有する。

【００５５】また、本例の半導体装置２１においては、
分離溝２６ａ，２６ｂは素子形成領域２５ａ，２５ｂ毎
にその周囲に形成されて、隣接する分離溝から電気的に
独立した状態にある。すなわち、分離溝２６ａは素子形
成領域２５ａを素子分離している一方、分離溝２６ｂは
素子形成領域２５ｂを素子分離している。その結果、隣
接し合う各分離溝２６ａ，２６ｂの間には、半導体層２
５の非素子形成領域たる周囲半導体領域２９が形成され
ており、本例の半導体装置１においては、周囲半導体領
域２９の表面側に、この領域に所定の電位を印加すべき
周囲領域電位規定用電極３３が層間絶縁膜３２の接続孔
を介して導電接続している。ここで、分離溝２６ａ，２
６ｂは素子形成領域２５ａ，２５ｂ毎に形成されている
ため、周囲半導体領域２９は、半導体層２５上のいずれ
の素子形成領域２５ａ，２５ｂの周囲においても導通し
ている。従って、周囲領域電位規定用電極３３は周囲半
導体領域２９のいずれか１か所で導電接続するだけで、
いずれの周囲半導体領域２９にも導電接続している状態
にある。

【００５６】さらに、素子形成領域２５ａにはｎｐｎト
ランジスタ３０が形成されている一方、素子形成領域２
５ｂにはＭＯＳＦＥＴ３１が形成されており、そのう
ち、ｎｐｎトランジスタ３０のエミッタ領域３０ａに対
しては、層間絶縁膜３２の接続孔を介してエミッタ電極
３０ｂが導電接続している。このエミッタ電極３０ｂ
は、さらに、層間絶縁膜３２の接続孔を介して素子形成
領域２５ａを素子分離している分離溝２６ａの内部の多
結晶半導体層２８ａにも導電接続して、多結晶半導体層
２８ａの電位をｎｐｎトランジスタ３０のエミッタ電位
と同電位とする充填層電位規定用電極になっている。一
方、ＭＯＳＦＥＴ３１のドレイン領域３１ａに対して
は、層間絶縁膜３２の接続孔を介してドレイン電極３０
ｂが導電接続しており、このドレイン電極３１ｂは、さ
らに層間絶縁膜３２の接続孔を介して素子形成領域２５
ｂを素子分離している分離溝２６ｂの内部の多結晶半導
体層２８ｂにも導電接続して、多結晶半導体層２８ｂの
電位をＭＯＳＦＥＴ３１のドレイン電位と同電位とする
充填層電位規定用電極になっている。

【００５７】このような構成の半導体装置１において
は、分離溝２６ａ，２６ｂは素子形成領域２５ａ，２５
ｂ毎に形成されているため、隣接し合う各分離溝２６
ａ，２６ｂの間には半導体層２５の非素子形成領域たる
周囲半導体領域２９が形成されている。従って、各素子
形成領域２５ａ，２５ｂとは、互いに、分離溝２６ａ，
２６ｂによる素子分離に加えて、周囲半導体領域２９に
よっても素子分離された状態にあるため、素子形成領域
２５ａ，２５ｂ間の耐電圧（分離電圧）が高い。たとえ
ば、従来の５００Ｖ対応の半導体装置に対して、本例の
構造を採用すれば、７００Ｖ以上の分離電圧が得られ
る。しかも、ｎｐｎトランジスタ３０およびＭＯＳＦＥ
Ｔ３１などの半導体素子は、電位変動の影響を相互に及
ぼさず、干渉し合うことがない。また、いずれの領域に
おいても、周囲半導体領域２９は同電位であるため、分
離溝２６ａ，２６ｂの内部の多結晶半導体層２８ａ，２
８ｂの電位が不必要に変動しない。さらに、本例におい
ては、周囲半導体領域２９の電位は、周囲領域電位固定
電極３３を介して印加された電位に固定されているた
め、素子形成領域２５ａ，２５ｂに形成された半導体素
子同士の間で、その電位の影響を及ぼし合うことがな
く、素子特性がさらに安定化する。加えて、分離溝２６
ａの多結晶半導体層２８ａにはｎｐｎトランジスタ３０
のエミッタ電位が印加され、分離溝２６ｂの多結晶半導
体層２８ｂにはＭＯＳＦＥＴ３１のドレイン電位が印加
される状態になっているため、これらの半導体素子の電
位状態に対応して、多結晶半導体層２８ａ，２８ｂの電
位が所定の条件で変動し、相対的に固定された状態にあ
る。従って、多結晶半導体層２８ａ，２８ｂの電位の変
動が、素子形成領域２５ａ，２５ｂの電荷分布を乱すこ
とがなく、また、半導体素子同士の干渉がない。それ
故、半導体素子の素子特性に対する安定化が顕著であ
る。このように、本実施例においても、素子形成領域の
周囲の電位を安定化することができ、実施例１と同様
に、ＳＯＩ半導体装置上に構成された回路の信頼性を高
くすることができる。

【００５８】なお、このような構成の半導体装置１の製
造方法は、図２３および図２４を参照して説明した従来
の半導体装置の製造方法のうち、分離溝を形成するため
のエッチングマスク層のパターンを変更すると共に、各
半導体素子に対する電極層および配線層の形成パターン
を変更するだけで容易に形成することができる。

【００５９】なお、実施例２の誘電体分離構造を備える
半導体装置２１において採用した周囲半導体領域２９の
構造と、実施例１の誘電体分離構造を備える半導体装置
１の構造とを組み合わせて、半導体層の表面側から半導
体基板に達する分離溝と、多結晶半導体層（充填層）の
電位を固定する充填層電位規定用電極と、周囲半導体領
域の電位を規定すべき周囲領域電位規定用電極とを有す
る半導体装置を構成してもよい。

【００６０】〔実施例３〕図６（ａ）は本発明の実施例
３に係る誘電体分離基板を用いたＳＯＩ半導体装置の概
略断面図、図６（ｂ）はその概略平面図である。

【００６１】これらの図において、本例の誘電体分離構
造を備えた半導体装置４１の誘電体分離基板４２は、実
施例１の半導体装置と同様に、半導体支持基板４３の表
面側にシリコン酸化膜４４（第１の絶縁膜）を介して張
り合わせされた第２のシリコン基板たるｎ型の半導体層
４５と、この半導体層４５の表面側からシリコン酸化膜
４４を貫通して半導体支持基板４３に達するまで形成さ
れて半導体層４５に島状の素子形成領域４５ａ，４５ｂ
を形成する分離溝４６ａ，４６ｂと、この分離溝４６
ａ，４６ｂの側壁に形成された側壁酸化膜４７ａ，４７
ｂ（第２の絶縁膜）と、分離溝４６ａ，４６ｂの内部に
充填されて半導体支持基板４３に導電接続する多結晶シ
リコン膜たる多結晶半導体層４８ａ，４８ｂ（充填層）
とを有する。ここで、半導体層４４の各素子形成領域４
５ａ，４５ｂには、ｐｎｐトランジスタ４９ａおよびＭ
ＯＳＦＥＴ４９ｂがそれぞれ形成されている。また、半
導体支持基板４３の裏面側には、半導体支持基板４３を
介して各分離溝４６ａ，４６ｂの内部の多結晶半導体４
８ａ，４８ｂに所定の電位を印加する充填層電位規定用
電極７０が形成されている。

【００６２】さらに、本例の半導体装置４１において
は、分離溝４６ａ，４６ｂが、素子形成領域４５ａ，４
５ｂ毎にその周囲に形成されて、それぞれ電気的に独立
した状態にある。すなわち、分離溝４６ａは素子形成領
域４５ａを素子分離している一方、分離溝４６ｂは素子
形成領域４５ｂを素子分離している。また、隣接し合う
各分離溝４６ａ，４６ｂの間には、半導体層の非素子形
成領域たる周囲半導体領域７１が形成されており、この
周囲半導体領域７１の表面側には、層間絶縁膜７２の接
続孔を介して、周囲半導体領域７１に所定の電位を印加
すべき周囲領域電位規定用電極７３が導電接続してい
る。ここで、分離溝４６ａ，４６ｂは素子形成領域４５
ａ，４５ｂ毎に形成されているため、周囲半導体領域７
１は半導体層４５上でいずれの素子形成領域４５ａ，４
５ｂの周囲においても導通しているため、周囲領域電位
規定用電極７３は周囲半導体領域７１にいずれか１か所
で導電接続するだけで、周囲半導体領域７１の全領域の
電位を固定可能である。

【００６３】このような構成の半導体装置４１において
は、実施例１の半導体装置と同様に、分離溝４６ａ，４
６ｂの内部に充填された多結晶半導体層４８ａ，４８ｂ
はいずれも、半導体支持基板４３に導電接続して半導体
支持基板４３と同電位状態にあり、その電位が変動しな
い。しかも、素子形成領域４５ａ，４５ｂに形成された
半導体素子の電位変動の影響が、分離溝４６ａ，４６ｂ
を介して他方側の半導体素子の素子特性を変動させるこ
ともないので、素子特性が安定する。また、充填層電位
規定用電極７０を介して電位が印加され、いずれの多結
晶半導体層４８，４８ｂの電位も固定されているため、
隣接し合う半導体素子同士の間で、その電位の影響を及
ぼし合うことがないので、素子特性がさらに安定する。

【００６４】しかも、本例においては、素子形成領域４
５ａ，４ｂは、その間に２条の分離溝４６ａ，４６ｂ
と、周囲半導体領域７１とを有しているため、その間の
耐電圧が高く、しかも、半導体素子同士の間で電位の干
渉がない。さらに、周囲半導体領域７１には周囲領域電
位固定電極７３を介して所定の電位を印加可能になって
いるため、周囲半導体領域７１の電位が所定の電位に固
定され、周囲半導体領域７１の電位変動がない。従っ
て、半導体素子の素子特性に対する安定化が顕著であ
る。

【００６５】なお、いずれの実施例においても、張り合
わせ基板から誘電体分離基板を製造したが、これに限ら
ず、半導体基板の表面側に半導体層を堆積した基板から
製造してもよい。また、素子形成領域に形成される半導
体素子の種類などは、半導体装置に構成される集積回路
の種類などに応じて設計されるべき性質のものであり、
その種類に限定がない。さらに、充填層についても、多
結晶半導体層の他に、単結晶半導体層、非晶質半導体層
または導電性材料層などを採用することもできる。

【００６６】〔実施例４〕上記の実施例においては、素
子形成領域の周囲となる半導体支持基板、充填層となる
多結晶半導体層、あるいは、非素子形成領域である周囲
半導体領域を、所定の電位に固定して、素子形成領域に
形成される素子の特性の安定化を図っている。この所定
の電位を素子に印加される複数の電位の中間電位とする
ことによって、素子間の耐圧の向上を図ることもでき
る。本実施例においては、半導体支持基板を中間電位に
設定した場合に基づき説明する。なお、半導体基板に限
らず、充填層、周囲半導体領域を中間電位に設定した場
合においても同様であることは勿論である。

【００６７】図７は、先に図２７に基づき説明した誘電
体分離基板を用いたＳＯＩ半導体装置であり、その素子
形成領域５０にダイオードが形成されている。本例の装
置は、素子形成領域５０のｎ型の半導体層５３に、絶縁
膜５６ａの窓から高濃度の不純物であるリンおよびボロ
ンがイオン注入され、それぞれｎ⁺型のカソード層６２
と、ｐ⁺型のアノード層６３が形成される。さらに、そ
れぞれの層には、アルミニウム電極によりカソード電極
６４とアノード電極６５が接続され、さらに、シリコン
製の支持基板５１裏面には、裏面電極６６が設置されて
いる。従って、本例のＳＯＩ半導体装置には横型のダイ
オードが構成されていることなる。なお、絶縁膜５２
は、酸化シリコン製であり、半導体層５３の不純物濃度
は、１×１０¹⁴ｃｍ^-3である。また、絶縁膜５２の厚み
は１μｍ、半導体層５３の厚みは３０μｍであり、カソ
ード層６２とアノード層６３との間隔は、７０μｍであ
る。

【００６８】図８に、本例の半導体装置に、アノード電
極６５を接地電位として、カソード電極６４に正電位を
印加した際の、アノード層６３とカソード層６２に挟ま
れた半導体層５３（図中ａ−ｂで示す）の等電位線の分
布を示してある。アノード電極６５とカソード電極６４
に印加される電位は、図２８に示した従来の半導体装置
と同じである。しかし、本例においては、従来は接地電
位が印加されていた裏面電極６６に、正電位が印加され
る。従って、カソード電極６４に印加される正電位を除
々に上昇させると、カソード電極６４の電位が裏面電極
６６の電位と等しくなるまでは、等電位線は、アノード
層６３と絶縁膜５２との間に分布する。

【００６９】そして、カソード電極６４と裏面電極６６
との電位が等しくなると、その電位の等電位線２０２は
絶縁膜５２を通り抜けて支持基板５１に達する。

【００７０】さらに、カソード電極６４に印加される電
位を上昇させると、裏面電極６６の電位である等電位線
２０２を境界として、それ以上の高電位の等電位線はカ
ソード層６２と絶縁膜５２との間に広がる。従来におい
てアノード電極６５と裏面電極６６が同じく接地電位で
ある場合は、等電位線が全て絶縁膜５２とカソード層６
２との間に分布していた。これに対し、本例の半導体装
置においては、アノード電極６５に印加された電位と、
裏面電極６６に印加された電位との間の等電位線は、ア
ノード層６３と絶縁膜５２との間に分布し、一方、裏面
電極６６に印加された電位と、カソード電極６２に印加
された電位との間の等電位線はカソード層６２と絶縁膜
５２との間に分布する。従って、従来、カソード層６２
直下のみに分布していた等電位線をアノード層６３直下
へも分散させることが可能となり、等電位線の密度を大
幅に緩和することができる。これは、カソード層６２直
下の電界が緩和されたこととなり、アバランシェブレー
クダウンを防止し、カソード層６２近傍の耐圧性能を向
上させることにつながる。

【００７１】カソード電極６４とアノード電極６５に印
加される電位差が判っている場合は、その略半分の電
位、すなわち算術平均の電位を裏面電極に印加すること
によって、アノード層６３直下とカソード層６２直下に
均等に等電位線を分布させることが可能である。従っ
て、このような電位を裏面電極に与えることにより、本
例の半導体装置の耐圧特性を略最大に設定することが可
能となる。なお、上記においては、アノード電極６５を
接地電位としているが、裏面電極６６を接地電位とする
ことも勿論可能であり、この場合は、アノード電極６５
にカソード電極６４と反対の負の電位を印加すれば良
い。

【００７２】上記は、簡単のため、半導体支持基板５１
にのみ着目して素子形成層５３に形成される素子と、素
子形成層５３の周囲に設定される電位との関係を説明し
ている。しかし、半導体支持基板５１のみならず、実施
例１ないし３に示したような分離溝あるいは、周囲半導
体領域が形成された半導体装置においても同様である。

【００７３】図９に分離溝６が形成された半導体装置の
場合を示してある。図２４に示す従来の分離溝が形成さ
れた半導体装置においては、分離溝が支持基板と分離さ
れており、支持基板に中間電位が印加されても、分離溝
内の充填層がアノード電極と同様に接地電位となってい
ると、分離溝の側壁絶縁膜と半導体層との界面から等電
位線が広がり、カソード層とその近傍の分離溝との間に
等電位線が密集する。

【００７４】従って、この部分で絶縁破壊が発生するこ
ととなる。

【００７５】しかし、図９に示す半導体装置は、分離溝
６の底部に当たる絶縁膜４が除去されており、分離溝６
の側壁絶縁膜７で分離された充填層８は、支持基板３と
電気的に接触している。従って、充填層８の電位は、支
持基板３と同電位となる。このため、上記にて説明した
ように、支持基板３の電位をアノード電極６５の電位と
カソード電極６４の電位との中間電位とすることによっ
て、充填層８の電位も中間電位となる。このため、カソ
ード層６２と側壁絶縁膜７との間にはカソード電極６４
の電位と中間電位との間の等電位線のみが広がることと
なり、電界の集中が緩和される。このように、分離溝６
が形成されたＳＯＩ半導体装置においても、素子形成層
たる半導体層１の周囲に構成される充填層８および支持
基板３の電位を中間電位とすることによって、素子形成
層に形成される素子特性の安定化が図られ、さらに、耐
圧特性の向上を図ることができる。

【００７６】図１０は、裏面電極６６に印加される基板
電位と、素子形成領域に形成された素子の耐圧性能との
関係を、図９に示す構成の半導体装置において実験した
結果を用いて示してある。基板電位を上昇させると、素
子と支持基板の間の電界集中が緩和され、素子耐圧が向
上していくことが判る。また、高い基板電位を印加する
ことにより、従来耐圧性能を向上させることが困難なＳ
ＯＩ半導体装置においても、高い耐圧特性を得られるこ
とが判る。

【００７７】なお、図９に示す半導体装置においては、
充填層８を支持基板３と接続することにより、充填層８
に支持基板３と同じ中間電位を印加しているが、支持基
板３と絶縁された充填層であっても、充填層に中間電位
を印加可能な電極を接続することにより、上記と同様の
効果をえることができる。また、分離溝に加えて周囲半
導体領域を有する場合であっても、周囲半導体領域の電
位を中間電位に設定することにより、素子特性の安定化
による信頼性の向上と、耐圧特性の向上を実現すること
が可能である。さらに、上記においては、素子形成領域
にダイオードが構成された半導体装置に基づき説明して
いるが、トランジスタ等の素子が形成された場合であっ
ても同様の効果を得ることができることはもちろんであ
る。

【００７８】〔実施例５〕図１１に、素子間の分離耐圧
を向上可能に構成されたＳＯＩ半導体装置を示してあ
る。図１１は、先に図２６に基づき説明した誘電体分離
基板（充填支持基板）７１を用いたＳＯＩ半導体装置で
あり、その素子形成領域７１ａ〜７１ｃにはいずれもｎ
ｐｎトランジスタが形成されている。本例の装置は、半
導体層７３となるシリコン製の結晶面方位（１００）の
ｎ型基板に、表面側から異方性エッチングを施してＶ形
の溝を形成し、分離溝７５とする。分離溝７５が形成さ
れた基板の表面を酸化して絶縁膜７２となる熱酸化膜を
形成した後に、絶縁膜７２上に多結晶シリコン層７１を
厚く堆積させる。この時、分離溝７５は多結晶シリコン
層７１により充填される。続いて、ｎ型基板を裏面側か
ら研磨して分離溝７５の先端が露出するまで削ると、分
離溝７５により島状領域に区画され、絶縁膜７２により
充填支持基板（多結晶シリコン層）７１から誘電体分離
された素子形成領域が得られ、このｎ型基板を上下裏返
したものが図１１に示す誘電体分離基板７１である。こ
のようにして形成された誘電体分離基板７１の素子形成
領域７１ａ〜７１ｃに、リンおよびボロンのイオン注入
を行なってｐ型のベース層８１，ｎ⁺型のエミッタ層８
２およびｎ⁺型のコレクタ層８３を形成してｎｐｎトラ
ンジスタを構築する。さらに、誘電体分離基板７１の裏
面には、裏面電極７６が設置されている。

【００７９】このような、本例の半導体装置において
は、裏面電極７６に印加される電位が、本装置に印加さ
れる複数の電位の中間電位、すなわち、素子形成領域に
形成されるそれぞれの素子に印加される複数の電位の最
大値と最小値との算術平均の電位であることを特徴とし
ている。例えば、素子形成領域７１ｂに形成された素子
１０１には最大電圧である６００Ｖが印加され、隣接す
る素子形成領域７１ａに形成された素子１０２には最小
電圧０Ｖが印加される場合、裏面電極７６には６００Ｖ
と０Ｖとの中間電圧である３００Ｖが印加される。この
ため、最大電圧印加素子１０１と最小電圧印加素子１０
２との電位差が６００Ｖあるにも拘らず、最大電圧印加
素子１０１と誘電体分離基板７１との間の絶縁膜７２
ｂ、および最小電圧印加素子１０２と誘電体分離基板７
１との間の絶縁膜７２ａに印加される電圧は３００Ｖと
なり、膜厚さ１μｍの絶縁膜７２の耐圧の略半分である
ため、本装置の絶縁耐圧が十分確保されるので、素子特
性の安定化を図ることができる。もちろん、素子間の分
離耐圧の向上を図ることもできる。ここで、裏面電極７
６に６００Ｖが印加される構造の半導体装置の場合に
は、装置の絶縁耐圧を見かけ上、裏面電極７６の６００
Ｖに膜厚さ１μｍの絶縁膜７２の耐圧分６００Ｖを加え
た１２００Ｖとすることができ、装置の耐圧特性を最大
に設定することが可能となる。

【００８０】〔実施例６〕図１２は、本発明の実施例６
に係る誘電体分離基板を用いたＳＯＩ半導体装置の構成
を示す断面図であり、支持基板５１上に絶縁膜５２を介
して形成された半導体層５３は分離溝５５によって複数
の素子形成領域５１ａ〜５１ｃに分離されている。素子
形成領域５１ｂには、リンおよびボロンのイオン注入に
よりｐ型のベース層８４，ｎ⁺型のエミッタ層８５およ
びｎ⁺型のコレクタ層８６が形成され、ｎｐｎトランジ
スタが構築されている。本例の半導体装置においても、
半導体支持基板５１の裏面には裏面電極６６が設置され
ており、この裏面電極６６には本装置に印加される複数
の電位の中間電位が印加されている。また、本例の半導
体装置においては、半導体支持基板５１の電位と充填層
５７の電位とは独立しているため、絶縁膜５２の膜厚さ
と側壁絶縁膜５６の膜厚さとが等しく１μｍの場合、充
填層５７には図示を省略した充填層電位規定用電極によ
り、半導体支持基板５１上に形成される全素子のうち１
つの分離溝５５を介して隣接する素子に印加される電位
の中間電位が印加されている。もちろん、半導体支持基
板５１に印加される電位と、充填層５７に印加される電
位とを同等としても良い。また、絶縁膜５２および側壁
絶縁膜５６のいずれか一方の膜厚さが１μｍ以上で、素
子への印加電圧に十分な絶縁耐圧を有する場合には、電
圧の印加は必要なく、接地電位等に固定しても良い。

【００８１】このような構成の半導体装置においては、
半導体支持基板５１および充填層５７への中間電位の印
加により、素子形成領域を取り囲む絶縁膜５２および側
壁絶縁膜５６に加わる電圧を低減することができ、見か
け上の素子間分離耐圧を向上させることができる。従っ
て、装置の絶縁耐圧が十分確保されるので、素子特性の
安定化を図ることができ、さらに高耐圧素子の誘電体分
離適用が可能となる。

【００８２】そして、図１３に示すように、分離溝５５
の底部の絶縁膜５２を除去して、半導体支持基板５１の
電位と充填層５７の電位とを同電位とすれば、充填層５
７への中間電位の印加が裏面電極６６によって達成さ
れ、充填層電位規定用電極は不要となるので、半導体層
５３の表面の集積化が可能となる。

【００８３】〔実施例７〕次に、図１４ないし図２２を
参照して、本発明の実施例７について説明する。

【００８４】図１４ないし図１６は、いずれも本発明の
実施例７に係る誘電体分離基板を用いたＳＯＩ半導体装
置の構成を示す断面図であり、半導体層内には、横型Ｉ
ＧＢＴ（図１４）、横型ＭＯＳＦＥＴ（図１５）、横型
ダイオード（図１６）の高耐圧素子がそれぞれ形成され
ている。

【００８５】図１４に示すＳＯＩ半導体装置は、半導体
層９３内に、先に図２９に基づき説明したＳＯＩ半導体
装置と同様に、コレクタ領域Ｃ，エミッタ領域Ｅおよび
ゲート領域Ｇから構成される高耐圧の横型ＩＧＢＴが形
成されており、その構成は図２９に示すＳＯＩ半導体装
置と略同一であるので、共通する部分には同一参照符号
を付して、その説明を省略する。

【００８６】図１５に示すＳＯＩ半導体装置は、半導体
層９３内に、ドレイン領域Ｄ，ソース領域Ｓおよびゲー
ト領域Ｇから横型ＭＯＳＦＥＴが構成されている。すな
わち、ｎ型の半導体層９３表面の一端にはｎ型のバッフ
ァ層１０７、およびこのバッファ層１０７内に形成され
たｎ⁺型のドレイン層１０８により、ドレイン領域Ｄが
構成されており、ドレイン層１０８にはドレイン電極１
１３が導電接続されている。一方、半導体層９３表面の
他端にはｐ型のベース層１０４，このベース層１０４内
に形成されたｐ⁺型のコンタクト層１０５、およびコン
タクト層１０５の端部からベース層１０４にかけて形成
されたｎ⁺型のソース層１０６により、ソース領域Ｓが
構成されており、コンタクト層１０５およびソース層１
０６の一部にはソース電極１１１が導電接続されてい
る。そして、ソース層１０６の端部からベース層１０４
および半導体層９３に亘るゲート電極１１２がゲート酸
化膜１１０を介して設置されている。

【００８７】また、図１６に示すＳＯＩ半導体装置は、
ｎ型の半導体装置１１９表面の一端にｎ⁺型のカソード
層１２０が形成される一方、半導体層１１９の他端には
ｐ⁺型のアノード層１２１が形成され、高耐圧の横型ダ
イオードとなっている。なお、カソード層１２０にはカ
ソード電極１２２が、アノード層１２１にはアノード電
極１２３がそれぞれ導電接続されている。

【００８８】これら本実施例に係るＳＯＩ半導体装置に
おいて着目すべき点は、支持基板９１の裏面に設置され
ている裏面電極９９が、半導体層内に形成された高耐圧
素子（横型ＩＧＢＴ，ＭＯＳＦＥＴおよびダイオード）
の高電圧印加電極と接続されており、支持基板９１の電
位が高電圧印加電極側電位に設定されている点にある。
すなわち、図１４に示すＳＯＩ半導体装置においては、
横型ＩＧＢＴの高電圧印加電極であるコレクタ電極８９
と裏面電極９９とが外部配線によって接続されている。
また、図１５に示す装置においては、ドレイン電極１１
３と裏面電極９９とが、また、図１６に示す装置におい
ては、カソード電極１２２と裏面電極９９とが、いずれ
も外部配線によって接続されている。

【００８９】図１７に、図１６に示す横型ダイオードに
アノード電極１２３を接地電位として、カソード電極１
２２に高電位を印加した際の半導体層１１９内における
等電位線の分布を示してある。この等電位線の分布図
は、シミュレーションによって得たものであり、半導体
層１１９の厚さを１０μｍ，比抵抗値を４０Ω・ｃｍ、
絶縁膜９２の厚さを２μｍ、カソード層１２０とアノー
ド層１２１とのドリフト長Ｌを３０μｍ、カソード電極
１２２に印加される電圧値を３００Ｖとし、等電位線１
２４を３０Ｖ単位でプロットしてある。上述のバイアス
により、上記構成の横型ダイオードは逆バイアス状態と
なるため、アノード層１２１と半導体層１１９との接合
部分から空乏層が広がり、等電位線はアノード層１２１
と絶縁膜９２との間の領域に分布する。そして、等電位
線は絶縁膜９２の側へも及んでいる。

【００９０】また、図１８に、上記横型ダイオードの高
電圧印加時におけるダイオード内部の電子濃度の分布を
示してある。図１８において、半導体層１１９と絶縁膜
９２との界面には、電子の蓄積状態である蓄積層１２５
が形成されている。この蓄積層１２５は、ダイオードの
カソード電位に等しい高電位が印加されることによって
支持基板９１の電位が上昇するため、半導体層１１９内
の多数キャリアである電子が支持基板９１の側に引き寄
せられ、絶縁膜９２との界面部分に蓄積するために生じ
る。このような蓄積層１２５の形成は、模式的には図１
９の様に表すことができる。図１９において、半導体層
１１９のエネルギーバンド１２６（伝導帯下縁１２８，
真性フェルミ準位１３０，禁制帯下縁１３１）は、支持
基板９１への高電位印加により、絶縁膜９２のエネルギ
ー帯１２７との界面部分で下方側へ曲がっている。伝導
帯下縁１２８の上方にある電子１３２は支持基板９１
（絶縁膜９２）の側に引き寄せられ、バンドの曲がり部
分に蓄積し、電子１３２の蓄積層１２５が形成される。
なお、図１９において、１２９は半導体層１１９のフェ
ルミ準位を示すエネルギーバンドであり、また、１３３
は正孔である。このようにして形成される蓄積層１２５
は、特に、半導体層１１９の電位に対する支持基板９１
の電位上昇が大きなアノード層１２１直下の半導体層１
１９と絶縁膜９２との界面において生じ易い。

【００９１】図２０に、このようなダイオードにおける
アノード層１２１の直下の電界強度の分布を示してあ
る。支持基板９１に、ダイオードのカソード電極１２２
に印加される電位に等しい高電位を印加することによ
り、上述のように、半導体層１１９と絶縁膜９２との界
面部分、特に、アノード層１２１直下の領域に蓄積層１
２５が形成される。これにより、図２０に示すように、
アノード層１２１直下の半導体層１１９と絶縁膜９２と
の界面において電界強度が急激に上昇し、絶縁膜９２の
内部で電位を持たせることができる。この結果、アノー
ド層１２１と絶縁膜９２との間の半導体層１１９領域に
おける空乏層の広がりを抑制することが可能となり、半
導体層１１９の厚さ方向の耐圧を向上させることができ
る。従って、上記構成のダイオード等、高耐圧素子の耐
圧を維持しながら半導体層１１９の厚さを薄くすること
ができるので、ＳＯＩ半導体装置の薄型化を図ることが
できる。

【００９２】図２１に、ＳＯＩ半導体装置における半導
体層の厚さと素子耐圧との関係を示してある。図におい
て、線Ａは本実施例に係るＳＯＩ半導体装置（図１６に
示すＳＯＩ半導体装置）の半導体層１１９の厚さの変化
に伴う素子耐圧の変化を示し、線Ｂは支持基板に設置さ
れた裏面電極に接地電位が印加されている比較例（従
来）のＳＯＩ半導体装置における半導体層の厚さと素子
耐圧との関係を示している。なお、線Ｂに示す比較例の
ＳＯＩ半導体装置において、裏面電極に印加される電位
が異なる他は、図１６に示す装置と同一構成となってい
る。図において、半導体層の厚さが１０μｍの場合に、
線Ｂで示す比較例の装置の素子耐圧が約１００Ｖである
のに対し、線Ａで示す本実施例に係るＳＯＩ半導体装置
の素子耐圧は約２８０Ｖである。この値（２８０Ｖ）
は、比較例のＳＯＩ半導体装置の半導体層厚さが３０μ
ｍのときの素子耐圧（約１７０Ｖ）よりも更に高く、本
実施例のＳＯＩ半導体装置において、半導体層の厚さ方
向の耐圧が格段に向上していることが判る。それ故、本
例のＳＯＩ半導体装置によれば、半導体層が薄くても素
子耐圧を確保することができるので、２５０Ｖ程度の素
子耐圧であれば、半導体層の厚さを従来装置に比して２
０μｍ以上も薄くすることができる。

【００９３】このように、本実施例に係るＳＯＩ半導体
装置においては、半導体層内に形成される高耐圧素子の
高電圧印加電極側電位と等しい電位を支持基板に印加す
ることによって、絶縁膜内で耐圧を持たせることができ
るので、半導体層の厚さ方向の耐圧を向上させることが
可能となり、装置の薄型化が達成される。また、これは
分離溝によって複数に素子形成領域に分割された半導体
層内に、高電流出力素子およびその制御回路などが形成
されたパワーＩＣにおいても適用されるものである。そ
の一例を図２２に示してある。この図において、支持基
板９１上に絶縁膜９２を介して形成されたｎ型の半導体
層９３は、分離溝１３６によって複数の素子形成領域に
分割されており、その一領域には図１４に示す高耐圧の
横型ＩＧＢＴ１３４が形成され、また、この横型ＩＧＢ
Ｔ１３４に隣接する領域にはその制御回路部であるＣＭ
ＯＳ１３５が形成されている。ＣＭＯＳ１３５は、誘電
体分離された半導体層９３表面の一端に形成された共に
ｐ⁺型のソース層１３７，ドレイン層１３９およびこれ
らソース層１３７およびドレイン層１３９に亘る半導体
層９３の表面側に設置されたゲート電極１４１からなる
ｐチャネル型のＭＯＳＦＥＴと、半導体層９３表面の他
端に拡散形成されたｐ型のウェル層１３８内に形成され
た共にｎ⁺型のソース層１４４，ドレイン層１４５およ
びゲート電極１４１からなるｎチャネル型のＭＯＳＦＥ
Ｔによって構成されている。また、ソース層１３７，１
４４にはソース電極１４０が、ドレイン層１３９，１４
５にはドレイン電極１４２がそれぞれ導電接続されてい
る。

【００９４】このような構成のＳＯＩ半導体装置（パワ
ーＩＣ）においても、出力段の横型ＩＧＢＴ１３４のコ
レクタ電極８９と裏面電極９９とを外部配線によって接
続し、支持基板９１の電位をコレクタ電極８９の電位と
同電位にすることで、絶縁膜９２に耐圧を持たせること
ができ、半導体層９３の厚さ方向の耐圧を確保すること
ができるので、１０μｍ厚の半導体層９３で２５０Ｖ級
のパワーＩＣを作成することができる。なお、ＣＭＯＳ
１３５においては、半導体層９３の電位はソース電位に
よって固定されるので、支持基板９１の電位を横型ＩＧ
ＢＴ１３４のコレクタ電極８９と同電位にすることに伴
うＣＭＯＳ１３５の素子特性への影響はない。

【００９５】

【発明の効果】以上のとおり、本発明に係るＳＯＩ半導
体装置においては、分離溝が半導体層の表面側から半導
体基板に達するまで形成されて、分離溝内部の充填層が
半導体基板に導電接続していることに特徴を有する。従
って、本発明によれば、分離溝の内部は半導体基板と同
電位状態にあるため、その電位が固定され変動しにく
い。また、半導体素子の電位の影響が、分離溝内部の充
填層の電位に及びにくいので、分離溝を介して隣接し合
う素子形成領域の半導体素子同士が干渉し合うことがな
い。それ故、半導体素子の素子特性が安定化するという
効果を奏する。

【００９６】ここで、半導体基板または充填層に充填層
電位規定用電極が導電接続している場合には、この半導
体基板を介していずれの充填層にも所定の電位を印加し
て、その電位を固定することができるので、半導体素子
に、分離溝の電位変動などの電位変動の影響が及ばず、
素子特性がさらに安定する。また、分離溝が素子形成領
域毎に形成されて、各分離溝間に周囲半導体領域が形成
され、それに周囲領域電位規定用電極が導電接続してい
る場合には、分離溝および周囲半導体領域によって素子
分離されているので、素子形成領域間の耐電圧が高い。
しかも、周囲半導体領域の電位が固定され、隣接する素
子形成領域の半導体素子同士が干渉し合わないので、素
子特性の安定化が顕著である。

【００９７】また、本発明において、分離溝が素子形成
領域毎に形成されて、各分離溝の間に周囲半導体領域が
形成されている場合には、分離溝および周囲半導体領域
によっても素子分離され、、いずれの周囲半導体領域も
同電位状態にあるため、隣接し合う素子形成領域の半導
体素子は、分離溝内部の電位変動の影響を受けず、素子
特性が安定化する。しかも、素子形成領域間の耐電圧が
高い。

【００９８】ここで、周囲半導体領域に周囲領域電位規
定用電極が導電接続している場合には、周囲半導体領域
の電位が所定の電位に固定され、半導体素子同士の間
で、電位変動の影響を及ぼさないので、素子特性がさら
に安定する。また、充填層の表面に充填層電位規定用電
極が導電接続している場合には、この素子形成領域に形
成された半導体素子の電位状態に対応して充填層の電位
が変動し、充填層の電位が相対的に固定された状態にあ
るため、半導体素子の素子特性に対する安定化が顕著で
ある。

【００９９】さらに、半導体基板、充填層、あるいは周
囲半導体領域といった素子形成領域を取り囲む領域を、
素子形成領域において素子を形成する拡散層に印加され
る電位の中間電位に設定することもできる。この場合
は、半導体素子の素子特性の安定化を図ることが可能で
あるだけでなく、拡散層から半導体基板等の間の電界集
中を緩和することも可能であり、耐圧特性の向上を図る
こともできる。また、中間電位を印加することにより、
素子形成領域を取り囲む絶縁層に加わる電位を低減で
き、見かけ上の素子間分離耐圧を向上させることができ
るので、さらに高耐圧素子の誘電体分離適用が可能とな
る。従って、素子特性が安定した高信頼性と同時に、高
い耐圧性能を有するＳＯＩ半導体装置を実現することが
可能となる。

【０１００】加えて、半導体基板の電位を、半導体層内
に形成された高耐圧素子の高電圧印加電極側電位と同電
位とすることにより、絶縁膜内部で耐圧を持たせること
ができるので、半導体層の厚さ方向への空乏層の拡散を
抑制することが可能となり、半導体層の厚さ方向の耐圧
を向上させることができる。それ故、薄い半導体層で要
求耐圧を確保することができるので、装置の薄型化が達
成される。また、半導体層の薄型化に伴って分離溝など
の基板作成工程に要する時間やコストを削減することが
でき、さらに、分離溝の幅を縮小できるので、装置の集
積度を向上させることもできる。

【図面の簡単な説明】

【図１】本発明の実施例１に係る誘電体分離構造を備え
たＳＯＩ半導体装置の要部を示す概略断面図である。

【図２】（ａ）〜（ｄ）のいずれも、図１に示す誘電体
分離基板を用いたＳＯＩ半導体装置の製造方法の一部を
示す工程断面図である。

【図３】（ａ）〜（ｃ）のいずれも、図１に示す半導体
装置の製造方法のうち、図２に示す工程に続いて行われ
る工程の一部を示す工程断面図である。

【図４】本発明の実施例２に係る誘電体分離基板を用い
たＳＯＩ半導体装置の要部を示す概略断面図である。

【図５】図４に示す半導体装置の要部を示す概略平面図
である。

【図６】（ａ）は本発明の実施例３に係る誘電体分離基
板を用いたＳＯＩ半導体装置の要部を示す概略断面図、
（ｂ）はその概略平面図である。

【図７】本発明の実施例４に係るＳＯＩ半導体装置の構
成を示す断面図である。

【図８】図７に示す半導体装置において、支持基板に中
間電位を印加した際の等電位線の分布を示す説明図であ
る。

【図９】本発明の実施例４において、分離溝が形成され
たＳＯＩ半導体装置の構成を示す断面図である。

【図１０】実施例４に係る半導体装置の耐圧特性と基板
電位との関係を示すグラフ図である。

【図１１】本発明の実施例５に係るＳＯＩ半導体装置の
構成を示す断面図である。

【図１２】本発明の実施例６に係るＳＯＩ半導体装置の
構成を示す断面図である。

【図１３】本発明の実施例６において、支持基板と充填
層とが接続されたＳＯＩ半導体装置の構成を示す断面図
である。

【図１４】本発明の実施例７に係るＳＯＩ半導体装置の
構成を示す断面図である。

【図１５】本発明の実施例７に係るＳＯＩ半導体装置の
構成を示す断面図である。

【図１６】本発明の実施例７に係るＳＯＩ半導体装置の
構成を示す断面図である。

【図１７】図１６に示す半導体装置において、逆電圧印
加時の素子内部における等電位線の分布を示す説明図で
ある。

【図１８】図１６に示す半導体装置において、逆電圧印
加時の素子内部における電子濃度の分布を示す説明図で
ある。

【図１９】半導体層と絶縁膜との界面における蓄積層の
形成を示す説明図である。

【図２０】図１６に示す半導体装置において、アノード
層直下の電界強度の分布を示す説明図である。

【図２１】半導体層の厚さと素子耐圧との関係を示すグ
ラフ図である。

【図２２】図１４に示す半導体装置をその制御回路部と
共に集積化したパワーＩＣの構成を示す断面図である。

【図２３】（ａ）〜（ｄ）のいずれも、従来の誘電体分
離構造を備えた半導体装置の製造方法の一部を示す工程
断面図である。

【図２４】（ａ）〜（ｃ）のいずれも、従来の誘電体分
離構造を備えた半導体装置の製造方法のうち、図２３に
示す工程に続いて行われる工程の一部を示す工程断面図
である。

【図２５】従来の張り合わせ基板（ＳＯＩ基板）を用い
た集積回路装置の構成を示す断面図である。

【図２６】従来の多結晶シリコン層で本体を構成した構
造の集積回路装置を示す断面図である。

【図２７】従来のＳＯＩ半導体装置の構成を示す断面図
である。

【図２８】図２７に示す半導体装置において、支持基板
に接地電位を印加した際の等電位線の分布を示す説明図
である。

【図２９】従来のＳＯＩ半導体装置の構成を示す断面図
である。

【符号の説明】

１，２１，４１・・・半導体装置２，２２，４２・・・誘電体分離基板３，２３，４３・・・半導体支持基板（半導体基板）４，２４，４４・・・シリコン酸化膜（第１の絶縁膜）５，２５，４５・・・半導体層５ａ，５ｂ，５ｃ，５ｄ，２５ａ，２５ｂ，４５ａ，４
５ｂ・・・素子形成領域６，２６ａ，２６ｂ，４６ａ，４６ｂ・・・分離溝７，２７ａ，２７ｂ，４７ａ，４７ｂ・・・側壁絶縁膜
（第２の絶縁膜）８，２８ａ，２８ｂ，４８ａ，４８ｂ・・・多結晶半導
体層（充填層）１０，７０・・・充填層電位規定用電極２９，７１・・・周囲半導体領域３０ｂ・・・エミッタ電極（充填層電位規定用電極）３１ｂ・・・ドレイン電極（充填層電位規定用電極）３３・・・周囲領域電位規定用電極６１・・・アルミニウム電極６２・・・カソード層６３・・・アノード層６４・・・カソード電極６５・・・アノード電極６６・・・裏面電極２０１〜２０３・・・等電位線

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面側に第１の絶縁膜を介
して形成された半導体層と、この半導体層の表面側から
前記第１の絶縁膜を貫通して前記半導体基板に達するま
で形成されて前記半導体層に島状の素子形成領域を形成
する分離溝と、この分離溝の側壁に形成された第２の絶
縁膜と、前記分離溝内部に充填されて前記半導体基板に
導電接続する充填層と、を有することを特徴とするＳＯ
Ｉ半導体装置。
【請求項２】請求項１において、前記半導体基板およ
び前記充填層のうちの少なくとも一方側には、それに所
定の電位を印加すべき充填層電位規定用電極が導電接続
していることを特徴とするＳＯＩ半導体装置。
【請求項３】請求項１または請求項２において、前記
分離溝は前記素子形成領域毎に形成されて、隣接し合う
各分離溝の間には、前記半導体層の非素子形成領域たる
周囲半導体領域が形成されており、この周囲半導体領域
には、この領域に所定の電位を印加すべき周囲領域電位
規定用電極が導電接続していることを特徴とするＳＯＩ
半導体装置。
【請求項４】半導体基板の表面側に第１の絶縁膜を介
して形成された半導体層と、この半導体層の表面側から
前記第１の絶縁膜に達するまで形成されて前記半導体層
に島状の素子形成領域を形成する分離溝と、この分離溝
の側壁に形成された第２の絶縁膜と、前記分離溝内部に
充填された充填層と、を有し、前記分離溝は前記素子形
成領域毎に形成されて、隣接し合う各分離溝の間には、
前記半導体層の非素子形成領域たる周囲半導体領域が形
成されていることを特徴とするＳＯＩ半導体装置。
【請求項５】請求項４において、前記周囲半導体領域
には、この領域に所定の電位を印加すべき周囲領域電位
規定用電極が導電接続していることを特徴とするＳＯＩ
半導体装置。
【請求項６】請求項４または請求項５において、前記
分離溝に充填された充填層には、これに所定の電位を印
加すべき充填層電位規定用電極が導電接続していること
を特徴とするＳＯＩ半導体装置。
【請求項７】請求項４または請求項５において、前記
半導体基板には、これに所定の電位を印加可能な基板電
極が導電接続していることを特徴とするＳＯＩ半導体装
置。
【請求項８】請求項６または請求項７において、前記
所定の電位は、前記素子形成領域の半導体素子に印加さ
れる電位のうちのいずれかの電位と同等の電位であるこ
とを特徴とするＳＯＩ半導体装置。
【請求項９】請求項８において、前記所定の電位は、
前記素子形成領域に形成された半導体素子の内、出力段
の高耐圧半導体素子の高電圧印加側電極に印加される電
位と同等の電位であることを特徴とするＳＯＩ半導体装
置。
【請求項１０】半導体基板の表面側に、絶縁膜を介し
て形成された半導体層を有し、この半導体層に２以上の
拡散層が構成されるＳＯＩ半導体装置において、前記半
導体基板に所定の電位が印加可能な基板電極が導電接続
されており、この所定の電位は、前記拡散層に印加され
る２以上の電位の間の電位であることを特徴とするＳＯ
Ｉ半導体装置。
【請求項１１】半導体基板の表面側に、絶縁膜を介し
て形成された半導体層を有し、この半導体層に２以上の
拡散層が構成されるＳＯＩ半導体装置において、前記半
導体基板に所定の電位が印加可能な基板電極が導電接続
されており、この所定の電位は、前記拡散層に印加され
る２以上の電位の内の最高電位であることを特徴とする
ＳＯＩ半導体装置。
【請求項１２】請求項２、３、５、６および７のいず
れかの項において、前記素子形成領域には２以上の拡散
層が構成され、前記所定の電位は、前記拡散層に印加さ
れる２以上の電位の間の電位であることを特徴とするＳ
ＯＩ半導体装置。
【請求項１３】請求項１０または請求項１２におい
て、前記所定の電位は、前記ＳＯＩ半導体装置の最高耐
圧の略半分の電位であることを特徴とするＳＯＩ半導体
装置。
【請求項１４】請求項１０または請求項１２におい
て、前記所定の電位は、前記拡散層に印加される最高電
位と最低電位との中間電位であることを特徴とするＳＯ
Ｉ半導体装置。