JP3168979B2

JP3168979B2 - 半導体装置及びその製造方法

Info

Publication number: JP3168979B2
Application number: JP10825298A
Authority: JP
Inventors: 秀樹北畑
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-04-17
Filing date: 1998-04-17
Publication date: 2001-05-21
Anticipated expiration: 2018-04-17
Also published as: JPH11307645A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特にバイポーラ型
集積回路に適用して好適な半導体装置及びその製造方法
に関する。

【０００２】

【従来の技術】従来の半導体装置及びその製造方法につ
いて、図９及び図１０を参照すると、従来のバイポーラ
型半導体集積回路の製造方法を説明するために工程順に
並べた半導体チップの縦断面図が示されている。

【０００３】まず、図９（ａ）に示すように、ｐ型シリ
コン基板１上のバイポーラトランジスタを形成する領域
にのみ高濃度のｎ⁺型埋込層２を形成した後、図９
（ｂ）に示すように、ｎ^-型エピタキシャル層４を全面
に成長してコレクタ層とする。次に、図９（ｃ）に示す
ような絶縁トレンチ５により、トランジスタ領域を囲っ
て周囲との絶縁を図る。続いて、図９（ｄ）に示すよう
に、ｎ⁺型埋込層２をｎ^-型エピタキシャル層４の表面
まで電気的に低抵抗で引き出すためのｎ⁺型コレクタ引
き出し層６をイオン注入法により形成する。

【０００４】その後、図９（ｅ）に示すように、酸化膜
７を全面に成長し、ベース、及びグラフトベース層を形
成する領域にベースコンタクト８を開口する。このベー
スコンタクト８を覆うように、図１０（ｆ）に示すよう
なポリシリコンベース電極９ａを形成する。このとき、
同時に、ポリシリコン抵抗９ｂを形成しておく。図１０
（ｇ）に示すように、全面を第１の層間絶縁膜１０で覆
った後、エミッタ形成領域にエミッタコンタクト１１を
開口する。

【０００５】さらに、図１０（ｈ）に示すように、ポリ
シリコンベース電極９ａを拡散源としてｐ⁺型グラフト
ベース層１２をイオン注入法により形成し、ｐ型ベース
層１３を各々形成した後、ポリシリコンエミッタ電極１
４で覆いｐ型ベース層１３の極表面にｎ型不純物を拡散
させてエミッタ層を形成する。さらに、全面を第２の層
間絶縁膜１５で覆って、ポリシリコンベース電極９ａ
と、ポリシリコンエミッタ電極１４と、ｎ⁺型コレクタ
引き出し層６と、ポリシリコン抵抗９ｂとの電気的接続
を図るためのコンタクトホール１６を開口する。図１０
（ｉ）に示すようにコンタクトホール１６内をタングス
テンプラグ１７で埋設し、アルミ配線１８を介して各素
子間を相互接続することにより集積回路を完成する。

【０００６】以上のようにして製造されたバイポーラ型
集積回路のポリシリコン抵抗９ｂ、またはアルミ配線１
８の対基板構成は、図１１に示すような構造になる。す
なわち、ポリシリコン抵抗９ｂは、接地面となるｐ型シ
リコン基板１の裏面に対し、酸化膜７（容量Ｃ_OX）、ｎ
^-型エピタキシャル層４（コンダクタンスＧ_n、容量Ｃ
_n）、ｎ^-型エピタキシャル層４−ｐ型シリコン基板１
界面のｐｎ接合（容量Ｃ_j）、及びｐ型シリコン基板１
（コンダクタンスＧ_p、容量Ｃ_p）の直列インピーダン
スでカップリングされる。

【０００７】同様にして、アルミ配線１８は、第１の層
間絶縁膜１０と、第２の層間絶縁膜１５と、酸化膜７と
から成る絶縁膜（容量Ｃ_OX）、ｎ^-型エピタキシャル層
４（コンダクタンスＧ_n、容量Ｃ_n）、ｎ^-型エピタキ
シャル層４−ｐ型シリコン基板１界面のｐｎ接合（容量
Ｃ_j）、及びｐ型シリコン基板１（コンダクタンス
Ｇ_p、容量Ｃ_p）の直列インピーダンスでｐ型シリコン
基板１の裏面とカップリングされる。

【０００８】このインピーダンスを示す等価回路は図１
２のようになり、ある周波数に対して等価的に抵抗Ｒ
_effと容量Ｃ_effの直列インピーダンスで置き換えて考
えることができる。ここで、ｐ型シリコン基板１とｎ^-
型エピタキシャル層４は、比較的低い不純物濃度で形成
されているため、高周波において配線−基板間の直列容
量として機能する。このため、ポリシリコン抵抗９ｂや
アルミ配線１８の等価的寄生容量Ｃ_effを低減する効果
があり、特に高周波での回路動作に対して有利に作用す
る。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
半導体装置及びその製造方法における問題点は、エピタ
キシャル層の等価容量（Ｃ_n）、及びコンダクタンス成
分（Ｇ_n）が比較的大きいため、この部分を容量と見な
せる周波数が比較的高く、数十ＧＨｚ以上といったかな
りの高周波にならなければ、十分な容量低減効果が得ら
れないという問題がある。

【００１０】その第１の理由は、エピタキシャル層のイ
ンピーダンスは、その成長厚に依存するが、トランジス
タの高性能を維持するためには、その成長厚を無闇に厚
くすることができないことによる。

【００１１】その第２の理由は、エピタキシャル層のイ
ンピーダンスは、その不純物濃度にも依存するが、トラ
ンジスタの特性バラツキを安定させるためには、ｎ型が
維持でき、且つ不純物濃度バラツキが許容できる程度に
安定して得られる成長条件で成長する必要があり、不純
物濃度を無闇に薄くすることができないことによる。

【００１２】本発明は、ポリシリコン抵抗のような半導
体基板に対して絶縁された回路素子、または配線の寄生
容量に対してトランジスタ特性に影響を与えることな
く、より低い周波数で容量低減効果が得られるような基
板構造の半導体装置を容易に製造できるようにすること
により、回路動作の高速化を容易にする半導体装置及び
その製造方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、バイポーラ半導体集積回路
が構成された半導体装置において、第１導電型半導体基
板表面のバイポーラトランジスタ形成領域に設けられ、
第２導電型不純物が高濃度に添加されたコレクタ埋込層
と、第１導電型半導体基板表面のバイポーラトランジス
タを形成しない領域に設けられ、第１導電型不純物また
は第２導電型不純物が低濃度に添加され、少なくとも第
１導電型半導体基板よりも低いキャリア濃度の半導体層
を含む高抵抗埋込層と、コレクタ埋込層及び高抵抗埋込
層の形成された第１導電型半導体基板表面上に設けら
れ、第１導電型のベース層、第２導電型のエミッタ層、
及びコレクタ埋込層に接続された第２導電型のコレクタ
引き出し層が形成された第２導電型のエピタキシャル層
と、バイポーラトランジスタ形成領域を囲って高抵抗埋
込層を含む周囲との絶縁を図る、第２導電型のエピタキ
シャル層表面から第１導電型半導体基板に達し、高抵抗
埋込層よりも深い絶縁分離領域と、第２導電型のエピタ
キシャル層表面上に形成された絶縁膜と、絶縁膜上に形
成された導電性薄膜素子または配線と、を有することを
特徴とする。

【００１４】請求項２記載の発明は、請求項１記載の発
明において、高抵抗埋込層の第１導電型半導体基板内へ
の侵入深さが３μｍ以上であることを特徴とする。

【００１５】請求項３記載の発明は、請求項１記載の発
明において、高抵抗埋込層が相異なる導電型の二層以上
の半導体層からなることを特徴とする。

【００１６】請求項４記載の発明は、第１導電型半導体
基板表面のバイポーラトランジスタを形成しない領域に
設けられ、第２導電型不純物が低濃度に添加され、少な
くとも第１導電型半導体基板よりも低いキャリア濃度の
半導体層を含む高抵抗埋込層となる第１の半導体領域を
形成する工程と、第１導電型半導体基板表面のバイポー
ラトランジスタ形成領域に設けられ、第２導電型不純物
が高濃度に添加されたコレクタ埋込層となる第２の半導
体領域を形成する工程と、半導体基板表面に第２導電型
のエピタキシャル層を成長する工程と、エピタキシャル
層に第１導電型のベース層、第２導電型のエミッタ層、
及びコレクタ埋込層に接続する第２導電型のコレクタ引
き出し層を形成する工程と、エピタキシャル層表面に絶
縁膜を成長する工程と、絶縁膜上に導電性薄膜素子また
は配線を形成する工程と、を有することを特徴とする。

【００１７】請求項５記載の発明は、請求項４記載の発
明において、第１の半導体領域と第２の半導体領域とを
分離するエピタキシャル層表面から第１導電型半導体基
板に達し、高抵抗埋込層よりも深い絶縁分離領域を形成
する工程を有することを特徴とする。

【００１８】請求項６記載の発明は、請求項４記載の発
明において、高抵抗埋込層の第１導電型半導体基板内へ
の侵入深さが３μｍ以上であることを特徴とする。

【００１９】請求項７記載の発明は、請求項４記載の発
明において、第２導電型不純物をイオン注入法で添加し
た後、熱拡散させて高抵抗埋込層を形成することを特徴
とする。

【００２０】請求項８記載の発明は、請求項４記載の発
明において、高抵抗埋込層が相異なる導電型の二層以上
の半導体層からなることを特徴とする。

【００２１】〈作用〉例えば、エピタキシャル層でコレクタ層を形成するバイ
ポーラトランジスタの製造工程において、トランジスタ
を形成しない基板領域に、基板とは反対の導電型を有す
る不純物を添加して、少なくとも基板よりキャリア濃度
の低い高抵抗埋込層を形成しておくことにより、高抵抗
埋込層部分のコンダクタンス（高抵抗埋込層がｎ型の場
合はＧ_nに、ｐ型の場合はＧ_pに寄与）が小さくなり、
この領域が容量と見なせる周波数が低下し、より低い周
波数において高抵抗埋込層が直列容量として機能するた
め、全体の等価的な寄生容量が低減される。

【００２２】また、高抵抗埋込層の導電型に拘わらず、
ｐｎ接合の空乏層が高抵抗埋込層側に拡がり、接合容量
（Ｃ_j）が小さくなる。さらに、この高抵抗埋込層はト
ランジスタ形成領域には形成しないため、高抵抗埋込層
の形成がトランジスタ特性に与える影響は無い。

【００２３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１（ａ）に示すよ
うに、本発明の実施形態である半導体装置及びその製造
方法は、第１導電型半導体基板１表面のバイポーラトラ
ンジスタ形成領域に第２導電型不純物を高濃度に添加し
たコレクタ層であるｎ⁺型埋込層２を形成する際、トラ
ンジスタを形成しない半導体基板１の領域にも、第２導
電型不純物を半導体基板１の第１導電型不純物とほぼ同
じ濃度で添加することにより、少なくとも半導体基板１
よりキャリア濃度の低い領域を含む高抵抗埋込層３を形
成しておくことを特徴としている。

【００２４】但し、高抵抗埋込層３の領域は必ずしもト
ランジスタ形成領域と隣接する必要はなく、寄生容量を
低減したい領域のみに限定して形成してもよい。また、
高抵抗埋込層３の導電型は、第１導電型、第２導電型の
何れでも構わず、第１導電型層と第２導電型層の複数層
からなる多層構造で形成してもよい。

【００２５】次に、図１（ｂ）に示すように、第２導電
型のｎ^-型エピタキシャル層４を全面に成長してコレク
タ層とし、図１（ｃ）に示すようなトランジスタの絶縁
分離領域である絶縁トレンチ５を形成してトランジスタ
形成領域と高抵抗埋込層３を含む周囲との絶縁を図る。
続いて、図１（ｄ）に示すように、ｎ⁺型コレクタ引出
し層６を形成する。

【００２６】その後、図１（ｅ）に示すように酸化膜７
を全面に成長し、図２（ｆ）に示すような導電性薄膜素
子であるポリシリコン抵抗９ｂを形成する。ポリシリコ
ン抵抗９ｂは半導体基板に対し酸化膜７を介して絶縁さ
れた素子であり、抵抗素子、容量素子の電極、インダク
タンス素子などが含まれる。

【００２７】さらに、図２（ｇ）に示すような第１の層
間絶縁膜１０を形成し、図２（ｈ）に示すようなコンタ
クトホール１６を開口した上で、図２（ｉ）のような導
電性膜から成るアルミ配線１８を形成する。

【００２８】以上のようにして製造されたバイポーラ型
集積回路は、図３に示すように、導電性薄膜素子である
ポリシリコン抵抗９ｂ直下、またはアルミ配線１８直下
の半導体基板１内にｎ型高抵抗埋込層３ａが形成されて
いる構造になる。但し、本発明の実施の形態には、必ず
しもポリシリコン抵抗９ｂを含んでいる必要は無く、ア
ルミ配線１８のみでも構わない。

【００２９】次に、本発明における動作について説明す
る。高抵抗埋込層３が図３に示すように、ｎ^-型エピタ
キシャル層４と同じ第２導電型で形成された場合、薄膜
素子であるポリシリコンベース電極９ａは接地面となる
第１導電型半導体基板１の裏面に対し、酸化膜７（容量
Ｃ_OX）、ｎ^-型エピタキシャル層４とｎ型高抵抗埋込層
３ａとからなる第２導電型半導体層（コンダクタンスＧ
_n、容量Ｃ_n）、ｎ型高抵抗埋込層３ａ−半導体基板１
界面のｐｎ接合（容量Ｃ_j）、及び第１導電型半導体基
板１（コンダクタンスＧ_p、容量Ｃ_p）の直列インピー
ダンスでカップリングされる。

【００３０】同様にして、アルミ配線１８は、第１の層
間絶縁膜１０と酸化膜７とから成る絶縁膜（容量
Ｃ_OX）、ｎ^-型エピタキシャル層４とｎ型高抵抗埋込層
３ａとからなる第２導電型半導体層（コンダクタンスＧ
_n、容量Ｃ_n）、ｎ型高抵抗埋込層３ａ−半導体基板１
界面のｐｎ接合（容量Ｃ_j）、及び第１導電型半導体基
板１（コンダクタンスＧ_p、容量Ｃ_p）の直列インピー
ダンスでカップリングされる。このインピーダンスを示
す等価回路は図４のようになり、ある周波数に対して等
価的に抵抗Ｒ_effと容量Ｃ_effの直列インピーダンスで
置き換えて考えることができる。

【００３１】ここで、第２導電型のｎ型高抵抗埋込層３
ａの形成は、第２導電型半導体層の厚さを厚くするた
め、第２導電型半導体層コンダクタンス（Ｇ_n）を引き
下げる効果が有り、そのキャリア濃度は半導体基板１に
対し低く形成されているため、第１導電型の半導体基板
１の一部が第２導電型のｎ型高抵抗埋込層３ａに置き換
わることに伴う第１導電型半導体基板コンダクタンス
（Ｇ_p）の増加を見込んでも、全体のコンダクタンスを
引き下げることができる。

【００３２】これにより、半導体領域が薄膜素子−基板
間や配線−基板間の直列容量として機能する周波数が、
より低周波側にシフトする。また、第２導電型のｎ型高
抵抗埋込層３ａのキャリア濃度がｎ^-型エピタキシャル
層４のキャリア濃度より低く形成されていれば、ｎ^-型
エピタキシャル層４−半導体基板１間のｐｎ接合に比
べ、ｎ型高抵抗埋込層３ａ−半導体基板１界面のｐｎ接
合の方が、ｎ型高抵抗埋込層３ａ側への空乏層拡がりが
大きくなるため、接合容量（Ｃ_j）も小さくなる。従っ
て、より実用的な周波数領域において、薄膜素子や配線
の等価的寄生容量Ｃ_effを低減することができるので、
回路の高速動作に対して有利に作用する。

【００３３】一方、高抵抗埋込層３が図６に示すよう
に、半導体基板１と同じ第１導電型で形成された場合、
薄膜素子であるポリシリコンベース電極９ａは接地面と
なる第１導電型半導体基板１の裏面に対し、酸化膜７
（容量Ｃ_OX）、第２導電型のｎ^-型エピタキシャル層４
（コンダクタンスＧ_n、容量Ｃ_n）、ｎ^-型エピタキシ
ャル層４−ｐ型高抵抗埋込層３ｂ界面のｐｎ接合（容量
Ｃ_j）、及びｐ型高抵抗埋込層３ｂと半導体基板１から
なる第１導電型半導体層（コンダクタンスＧ_p、容量Ｃ
_p）の直列インピーダンスでカップリングされる。

【００３４】同様にして、アルミ配線は、層間絶縁膜１
０と酸化膜７とから成る絶縁膜（容量Ｃ_OX）、第２導電
型のｎ^-型エピタキシャル層４（コンダクタンスＧ_n、
容量Ｃ_n）、ｎ^-型エピタキシャル層４−ｐ型高抵抗埋
込層３ｂ界面のｐｎ接合（容量Ｃ_j）、及びｐ型高抵抗
埋込層３ｂと半導体基板１からなる第１導電型半導体層
（コンダクタンスＧ_p、容量Ｃ_p）の直列インピーダン
スでカップリングされる。このインピーダンスを示す等
価回路は図７のようになり、ある周波数に対して等価的
に抵抗Ｒ_effと容量Ｃ_effの直列インピーダンスで置き
換えて考えることができる。

【００３５】ここで、ｐ型シリコン基盤１の一部は低い
キャリア濃度のｐ型高抵抗埋込層３ｂに置き換わってい
るため、第１導電型半導体層コンダクタンス（Ｇ_p）
は、ｐ型高抵抗埋込層３ｂを形成しない状態に比べ小さ
くなっている。これにより、半導体層が薄膜素子−基板
間や配線−基板間の直列容量として機能する周波数が、
より低周波側にシフトする。また、ｎ^-型エピタキシャ
ル層４−ｐ型シリコン基板１間のｐｎ接合に比べ、ｎ^-
型エピタキシャル層４−ｐ型高抵抗埋込層３ｂ界面のｐ
ｎ接合の方が、ｐ型高抵抗埋込層３ｂ側への空乏層拡が
りが大きくなるため、接合容量（Ｃ_j）も小さくなる。
従って、この場合も、より実用的な周波数領域におい
て、薄膜素子や配線の等価的寄生容量Ｃ_effを低減する
ことができるので、回路の高速動作に対し有利に作用す
る。尚、このｐ型高抵抗埋込層３ｂはトランジスタ形成
領域には形成しないため、高抵抗埋込層３の形成がトラ
ンジスタ特性に与える影響は無い。

【００３６】次に、本発明の実施例としてのバイポーラ
型半導体集積回路の製造方法について図１、図２を参照
して詳細に説明する。まず、図１（ａ）に示すように、
ｐ型シリコン基板１表面のバイポーラトランジスタを形
成しないシリコン基板の領域に、ｎ型不純物をイオン注
入法により注入した後、熱拡散させて、キャリア濃度の
低い高抵抗埋込層３を形成し、バイポーラトランジスタ
形成領域に高濃度のｎ型不純物をイオン注入してｎ⁺型
埋込層２を形成する。高抵抗埋込層３形成時のイオン注
入条件、及び熱拡散条件は、熱拡散後のｎ型不純物濃度
が半導体基板１に添加されているｐ型不純物とほぼ同じ
濃度になるように設定しておくことで、埋込層は高抵抗
になる。

【００３７】次に、図１（ｂ）に示すように、ｎ^-型エ
ピタキシャル層４を全面に成長してコレクタ層とする。
高抵抗埋込層３の導電型はｐ型、ｎ型の何れでも構わな
いが、少なくとも半導体基板１よりもキャリア濃度が低
くなるように、ｎ型不純物のイオン注入条件を設定して
おく。尚、高抵抗埋込層３がｎ型となる場合は、ｎ^-型
エピタキシャル層４に対してもキャリア濃度が低くなる
ようにｎ型不純物のイオン注入条件を設定しておく方が
良い。

【００３８】次に、図１（ｃ）に示すような絶縁トレン
チ５により、トランジスタ領域を囲って高抵抗埋込層３
を含む周囲との絶縁を図る。続いて、図１（ｄ）に示す
ように、ｎ⁺型埋込層２をｎ^-型エピタキシャル層４の
表面まで電気的に低抵抗で引き出すためのｎ⁺型コレク
タ引き出し層６をイオン注入法で形成する。

【００３９】その後、図１（ｅ）に示すように、酸化膜
７を全面に成長し、ベース、及びグラフトベース層を形
成する領域にベースコンタクト８を開口する。このベー
スコンタクト８を覆うように、図２（ｆ）に示すような
ポリシリコンベース電極９ａを形成する。このとき、同
時に、ポリシリコン抵抗９ｂを形成しておく。図２
（ｇ）に示すように、全面を第１の層間絶縁膜１０で覆
った後、エミッタ形成領域にエミッタコンタクト１１を
開口する。

【００４０】さらに、図２（ｈ）に示すように、ポリシ
リコンベース電極９ａを拡散源としてｐ⁺型グラフトベ
ース層１２を、イオン注入法によりｐ型ベース層１３を
各々形成した後、ポリシリコンエミッタ電極１４で覆い
ｐ型ベース層１３の極表面にｎ型不純物を拡散させてエ
ミッタを形成する。さらに、全面を第２の層間絶縁膜１
５で覆って、ポリシリコンベース電極９ａ、ポリシリコ
ンエミッタ電極１４、ｎ⁺型コレクタ引き出し層６、及
びポリシリコン抵抗９ｂと電気的接続を図るためのコン
タクトホール１６を開口する。

【００４１】そして、図２（ｉ）に示すようにコンタク
トホール１６内をタングステンプラグ１７で埋設し、ア
ルミ配線１８を介して各素子間を相互接続することによ
り集積回路を完成する。

【００４２】以上のようにして製造されたバイポーラ型
集積回路のポリシリコン抵抗９ｂ、またはアルミ配線１
８の対基板構成は、図３、あるいは図６に示すような構
造になる。

【００４３】次に、動作の詳細について、高抵抗埋込層
３が図３に示すように、ｎ^-型エピタキシャル層４と同
じｎ型で形成された場合を第１の実施例として説明す
る。

【００４４】この場合、ポリシリコン抵抗９ｂは接地面
となるｐ型シリコン基板１の裏面に対し、酸化膜７（容
量Ｃ_OX）と、ｎ^-型エピタキシャル層４と、ｎ型高抵抗
埋込層３ａとからなるｎ型半導体層（コンダクタンスＧ
_n、容量Ｃ_n）、ｎ型高抵抗埋込層３ａ−ｐ型シリコン
基板１界面のｐｎ接合（容量Ｃ_j）、及びｐ型シリコン
基板１（コンダクタンスＧ_p、容量Ｃ_p）の直列インピ
ーダンスでカップリングされる。

【００４５】同様にして、アルミ配線１８は、第１の層
間絶縁膜１０と、第２の層間絶縁膜１５と、酸化膜７と
から成る絶縁膜（容量Ｃ_OX）、ｎ^-型エピタキシャル層
４と、ｎ型高抵抗埋込層３ａとからなるｎ型半導体層
（コンダクタンスＧ_n、容量Ｃ_n）、ｎ型高抵抗埋込層
３ａ−ｐ型シリコン基板１界面のｐｎ接合（容量
Ｃ_j）、及びｐ型シリコン基板１（コンダクタンス
Ｇ_p、容量Ｃ_p）の直列インピーダンスでカップリング
される。このインピーダンスを示す等価回路は図４のよ
うになり、ある周波数に対して等価的に抵抗Ｒ_effと容
量Ｃ_effの直列インピーダンスで置き換えて考えること
ができる。

【００４６】ここで、ｎ型高抵抗埋込層３ａの形成はｎ
型半導体層の厚さを厚くするため、ｎ型半導体層コンダ
クタンス（Ｇ_n）を引き下げる効果があり、そのキャリ
ア濃度はｐ型シリコン基板１に対して低く形成されてい
るため、ｐ型シリコン基板１の一部がｎ型高抵抗埋込層
３ａに置き換わることに伴うｐ型シリコン基板１のコン
ダクタンス（Ｇ_p）増加を見込んでも、全体のコンダク
タンスを引き下げることができる。これにより、半導体
領域がポリシリコン抵抗９ｂ−ｐ型シリコン基板１間や
アルミ配線１８−ｐ型シリコン基板１間の直列容量とし
て機能する周波数が、より低周波側にシフトする。

【００４７】図５は、厚さ３００μｍ、比抵抗１Ω・ｃ
ｍのｐ型シリコン基板１上に深さ３μｍ、比抵抗５Ω・
ｃｍのｎ型高抵抗埋込層３ａを形成し、厚さ１μｍ、比
抵抗１Ω・ｃｍのｎ^-型エピタキシャル層４を成長した
上に、厚さ０．２５μｍのシリコン酸化膜７を介して１
０μｍ幅のポリシリコン抵抗９ｂ、及び合計厚さ１μｍ
のシリコン酸化膜からなる層間絶縁膜としての酸化膜
７、第１の層間絶縁膜１０と第２の層間絶縁膜１５とを
介して１μｍ幅のアルミ配線１８が形成されている場合
の各単位長さ当たりの等価的寄生容量Ｃ_effの周波数依
存性を、ｎ型高抵抗埋込層３ａを形成した場合と形成し
ない場合で比較したグラフである。

【００４８】等価的寄生容量Ｃ_effは、ｎ型高抵抗埋込
層３ａの有無に拘わらず高周波側で減少する傾向はある
が、ｎ型高抵抗埋込層３ａが形成されていない従来技術
に対し、形成されている本発明の方が同じ周波数に対し
てより小さくなる。すなわち、１μｍ幅アルミ配線の寄
生容量の本発明による低減率は、１ＧＨｚで１％に過ぎ
ないが、３０ＧＨｚでは１０％、８０ＧＨｚでは１８％
になる。また、１０μｍ幅ポリシリコン抵抗の寄生容量
低減率は１ＧＨｚで１３％、３０ＧＨｚで３４％、５０
ＧＨｚで３７％になる。

【００４９】低周波での容量低減効果は主に接合容量Ｃ
_jの低減効果であり、高周波での低減効果はコンダクタ
ンスの低下によるものである。１μｍ幅アルミ配線の寄
生容量が低周波に対して１０％低減される周波数は、ｎ
型高抵抗埋込層３ａが無い場合の４８ＧＨｚに対し、ｎ
型高抵抗埋込層３ａが有る場合は、２４ＧＨｚまで低く
なる。また、１０μｍ幅ポリシリコン抵抗の寄生容量が
低周波に対して３０％低減される周波数は、ｎ型高抵抗
埋込層３ａが無い場合の３４ＧＨｚに対し、ｎ型高抵抗
埋込層３ａが有る場合は２２ＧＨｚまで低くなる。

【００５０】このように、本実施形態によれば、ポリシ
リコン抵抗９ｂやアルミ配線１８の寄生容量低減効果
が、より低い周波数で得られるようになるので、高速動
作回路の負荷が軽減され、より高周波動作の設計が可能
になり、また、同じ周波数であれば、より低消費電力で
の設計が可能になるという利点がある。

【００５１】次に、高抵抗埋込層３が図６に示すよう
に、ｐ型シリコン基板１と同じｐ型で形成された場合を
第２の実施例として説明する。この場合、ポリシリコン
抵抗９ｂは接地面となるｐ型シリコン基板１の裏面に対
し、酸化膜７（容量Ｃ_OX）、ｎ^-型エピタキシャル層４
（コンダクタンスＧ_n、容量Ｃ_n）、ｎ^-型エピタキシ
ャル層４−ｐ型高抵抗埋込層３ｂ界面のｐｎ接合（容量
Ｃ_j）、及びｐ型高抵抗埋込層３ｂとｐ型シリコン基板
１からなるｐ型半導体層（コンダクタンスＧ_p、容量Ｃ
_p）の直列インピーダンスでカップリングされる。

【００５２】同様にして、アルミ配線１８は、第１の層
間絶縁膜１０と、第２の層間絶縁膜１５と、酸化膜７と
から成る絶縁膜（容量Ｃ_OX）、ｎ^-型エピタキシャル層
４（コンダクタンスＧ_n、容量Ｃ_n）、ｎ^-型エピタキ
シャル層４−ｐ型高抵抗埋込層３ｂ界面のｐｎ接合（容
量Ｃ_j）、及びｐ型高抵抗埋込層３ｂとｐ型シリコン基
板１からなるｐ型半導体層（コンダクタンスＧ_p、容量
Ｃ_p）の直列インピーダンスでカップリングされる。こ
のインピーダンスを示す等価回路は図７のようになり、
ある周波数に対して等価的に抵抗Ｒ_effと容量Ｃ_effの
直列インピーダンスで置き換えて考えることができる。

【００５３】ここで、ｐ型シリコン基板１の一部は、低
いキャリア濃度のｐ型高抵抗埋込層３ｂに置き換わって
いるため、ｐ型半導体層のコンダクタンス（Ｇ_p）は、
ｐ型高抵抗埋込層３ｂを形成しない場合に比べ小さくな
っている。これにより、半導体層がポリシリコン抵抗９
ｂ−ｐ型シリコン基板１間やアルミ配線１８−ｐ型シリ
コン基板１間の直列容量として機能する周波数が、より
低周波側にシフトする。

【００５４】図８は、厚さ３００μｍ、比抵抗１Ω・ｃ
ｍのｐ型シリコン基板１上に深さ３μｍ、比抵抗５Ω・
ｃｍのｐ型高抵抗埋込層３ｂを形成し、厚さ１μｍ、比
抵抗１Ω・ｃｍのｎ^-型エピタキシャル層４を成長した
上に、厚さ０．２５μｍのシリコン酸化膜７を介して１
０μｍ幅のポリシリコン抵抗９ｂ、及び合計厚さ１μｍ
のシリコン酸化膜からなる酸化膜７、第１の層間絶縁膜
１０、第２の層間絶縁膜１５を介して１μｍ幅のアルミ
配線１８が形成されている場合の、各単位長さ当たりの
等価的寄生容量Ｃ_effの周波数依存性を、ｐ型高抵抗埋
込層３ｂを形成した場合と形成しない場合で比較したグ
ラフである。

【００５５】等価的寄生容量Ｃ_effは、第１の実施例と
同様に、ｐ型高抵抗埋込層３ｂの有無に拘わらず高周波
側で減少する傾向があり、ｐ型高抵抗埋込層３ｂが形成
されていない従来技術に対し、形成されている本発明の
方が同じ周波数に対してより小さくなる。すなわち、１
μｍ幅アルミ配線の寄生容量の本発明による低減率は、
１ＧＨｚで３％に過ぎないが、３０ＧＨｚでは１０％、
８０ＧＨｚでは２０％になる。

【００５６】また、１０μｍ幅ポリシリコン抵抗の寄生
容量低減率は１ＧＨｚで１３％、３０ＧＨｚで２９％、
７０ＧＨｚで３８％になる。すなわち、１μｍ幅アルミ
配線の寄生容量が低周波に対して１０％低減される周波
数は、ｎ型高抵抗埋込層３ａが無い場合の５０ＧＨｚに
対し、ｎ型高抵抗埋込層３ａを形成することにより３０
ＧＨｚまで低くなる。また、１０μｍ幅ポリシリコン抵
抗の寄生容量が低周波に対して３０％低減される周波数
は、ｎ型高抵抗埋込層３ａが無い場合の３４ＧＨｚに対
し、ｎ型高抵抗埋込層３ａを形成することにより２４Ｇ
Ｈｚまで低くなる。

【００５７】このように、第２の実施例においても、第
１の実施例とほぼ同等の効果が得られるので、高抵抗埋
込層は、ｐ型、ｎ型の何れかに限定する必要は無く、コ
ンダクタンスを引き下げるような高抵抗であることが重
要である。すなわち、高抵抗埋込層の形成方法として
は、基板と反対の導電型の不純物を基板の不純物とほぼ
同じ濃度になる条件で添加することにより、基板のキャ
リアを中和して、真性半導体に近い状態として形成する
ことが望ましい。尚、この高抵抗埋込層３はトランジス
タ形成領域には形成しないため、高抵抗埋込層の形成が
トランジスタ特性に与える影響は無い。

【００５８】次に、本発明の他の実施形態を説明する。
高抵抗埋込層３の形成方法としては、基板と反対の導電
型の不純物を基板の不純物とほぼ同じ濃度になる条件で
添加するが望ましい、基板表面にイオン注入で形成する
以上、イオン注入による不純物プルファイルの制約か
ら、均一な濃度分布で高抵抗層を形成することは困難で
あるが、熱処理を追加することにより、ある程度の均一
性は得られる。

【００５９】例えば、比抵抗１Ω・ｃｍのボロン添加ｐ
型シリコン基板の場合、ボロンは２×１０¹⁶ｃｍ^-3程度
の濃度でほぼ均一に分布している。ここにリンのイオン
注入で、深さ３μｍ程度の高抵抗埋込層を形成する場
合、１ＭｅＶ程度の加速電圧で２×１０¹²ｃｍ^-2程度注
入した後、１２００℃、１〜２時間程度の熱処理を行う
ことで形成できる。

【００６０】但し、この場合でも、リンの濃度は完全に
は均一にはならず、高抵抗層の中央付近はボロン濃度よ
り高く、より深い側と表面側はボロン濃度より低くなる
ため、高抵抗層はｐｎｐ構造で形成される。しかしなが
ら、高抵抗層内のｐ型層は基板よりもキャリア濃度が低
くなっているので、高抵抗層のｎ型層が基板に対し著し
く高いキャリア濃度にならない限り、半導体領域全体の
コンダクタンスを引き下げる効果を得ることは可能であ
る。

【００６１】

【発明の効果】以上の説明より明らかなように、本発明
による第１の効果は、高抵抗埋込層部分のコンダクタン
スが小さくなり、この領域が容量と見なせる周波数が低
下することで、より低い周波数において高抵抗埋込層が
直列容量として機能するようになり、配線や薄膜素子の
等価的寄生容量が低減される。

【００６２】また、本発明による第２の効果は、低キャ
リア濃度の高抵抗層の形成により、ｐｎ接合の空乏層が
高抵抗埋込層側に拡がるので、基板の接合容量が小さく
なり、配線や薄膜素子の寄生容量が低減される。

【００６３】また、本発明による第３の効果は、高抵抗
埋込層をトランジスタ形成領域には形成しないようにす
ることで、第１及び第２の効果がトランジスタ特性に与
える影響無しで得られることである。

【００６４】さらに、本発明による第４の効果は、基板
とは反対導電型の不純物を基板にイオン注入法で注入す
ることで、基板のキャリアを中性化して、高抵抗埋込層
を形成するようにしたため、第１及び第２の効果が、複
雑なプロセスを追加すること無く、容易に得られるよう
になる。

【図面の簡単な説明】

【図１】本発明の実施形態による半導体装置の製造工程
順に並べた半導体チップの縦断面図である。

【図２】本発明の実施形態による半導体装置の製造工程
順に並べた半導体チップの縦断面図である。

【図３】第１の実施例を説明するためのポリシリコン抵
抗部の縦断面図である。

【図４】第１の実施例を説明するためのポリシリコン抵
抗−シリコン基盤裏面間、またはアルミ配線裏面−シリ
コン基盤裏面間のインピーダンスを示す等価回路図であ
る。

【図５】第１の実施例の効果を説明するためのポリシリ
コン抵抗裏面−シリコン基盤裏面間、及びアルミ配線裏
面−シリコン基盤裏面間の等価容量の周波数依存を示す
グラフである。

【図６】第２の実施例を説明するためのポリシリコン抵
抗部の断面図である。

【図７】第２の実施例を説明するためのポリシリコン抵
抗裏面−シリコン基盤裏面間、またはアルミ配線裏面−
シリコン基盤裏面間のインピーダンスを示す等価回路図
である。

【図８】第２の実施例の効果を説明するためのポリシリ
コン抵抗裏面−シリコン基盤裏面間、及びアルミ配線裏
面−シリコン基盤裏面間の等価容量の周波数依存を示す
グラフである。

【図９】従来の半導体装置の製造工程順に並べた半導体
チップの縦断面図である。

【図１０】従来の半導体装置の製造工程順に並べた半導
体チップの縦断面図である。

【図１１】従来例を説明するためのポリシリコン抵抗部
の縦断面図である。

【図１２】従来例を説明するためのポリシリコン抵抗−
シリコン基盤裏面間、またはアルミ配線裏面−シリコン
基盤裏面間のインピーダンスを示す等価回路図である。

【符号の説明】

１ｐ型シリコン基板（第１導電型半導体基板）２ｎ⁺型埋込層（第２導電型埋込層）３高抵抗埋込層３ａｎ型高抵抗埋込層（第２導電型埋込層）３ｂｐ型高抵抗埋込層（第１導電型埋込層）４ｎ^-型エピタキシャル層（第２導電型エピタキシャ
ル層）５絶縁トレンチ（絶縁分離領域）６ｎ⁺型コレクタ引出し層７酸化膜（絶縁膜）８ベースコンタクト９ａポリシリコンベース電極９ｂポリシリコン抵抗（薄膜素子）１０第１の層間絶縁膜（層間絶縁膜）１１エミッタコンタクト１２ｐ⁺型グラフトベース層１３ｐ型ベース層１４ポリシリコンエミッタ電極１５第２の層間絶縁膜１６コンタクトホール１７タングステンプラグ１８アルミ配線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/06 H01L 29/73

Claims

(57)【特許請求の範囲】

【請求項１】バイポーラ半導体集積回路が構成された
半導体装置において、第１導電型半導体基板表面のバイポーラトランジスタ形
成領域に設けられ、第２導電型不純物が高濃度に添加さ
れたコレクタ埋込層と、前記第１導電型半導体基板表面のバイポーラトランジス
タを形成しない領域に設けられ、第１導電型不純物また
は前記第２導電型不純物が低濃度に添加され、少なくと
も前記第１導電型半導体基板よりも低いキャリア濃度の
半導体層を含む高抵抗埋込層と、前記コレクタ埋込層及び前記高抵抗埋込層の形成された
前記第１導電型半導体基板表面上に設けられ、第１導電
型のベース層、第２導電型のエミッタ層、及び前記コレ
クタ埋込層に接続された第２導電型のコレクタ引き出し
層が形成された第２導電型のエピタキシャル層と、前記バイポーラトランジスタ形成領域を囲って前記高抵
抗埋込層を含む周囲との絶縁を図る、前記第２導電型の
エピタキシャル層表面から前記第１導電型半導体基板に
達し、前記高抵抗埋込層よりも深い絶縁分離領域と、前記第２導電型のエピタキシャル層表面上に形成された
絶縁膜と、前記絶縁膜上に形成された導電性薄膜素子または配線
と、を有することを特徴とする半導体装置。
【請求項２】前記高抵抗埋込層の前記第１導電型半導
体基板内への侵入深さが３μｍ以上であることを特徴と
する請求項１記載の半導体装置。
【請求項３】前記高抵抗埋込層が相異なる導電型の二
層以上の半導体層からなることを特徴とする請求項１記
載の半導体装置。
【請求項４】第１導電型半導体基板表面のバイポーラ
トランジスタを形成しない領域に設けられ、第２導電型
不純物が低濃度に添加され、少なくとも前記第１導電型
半導体基板よりも低いキャリア濃度の半導体層を含む高
抵抗埋込層となる第１の半導体領域を形成する工程と、前記第１導電型半導体基板表面のバイポーラトランジス
タ形成領域に設けられ、前記第２導電型不純物が高濃度
に添加されたコレクタ埋込層となる第２の半導体領域を
形成する工程と、前記半導体基板表面に第２導電型のエピタキシャル層を
成長する工程と、前記エピタキシャル層に第１導電型のベース層、第２導
電型のエミッタ層、及び前記コレクタ埋込層に接続する
第２導電型のコレクタ引き出し層を形成する工程と、前記エピタキシャル層表面に絶縁膜を成長する工程と、前記絶縁膜上に導電性薄膜素子または配線を形成する工
程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】前記第１の半導体領域と前記第２の半導
体領域とを分離する前記エピタキシャル層表面から前記
第１導電型半導体基板に達し、前記高抵抗埋込層よりも
深い絶縁分離領域を形成する工程を有することを特徴と
する請求項４記載の半導体装置の製造方法。
【請求項６】前記高抵抗埋込層の前記第１導電型半導
体基板内への侵入深さが３μｍ以上であることを特徴と
する請求項４記載の半導体装置の製造方法。
【請求項７】前記第２導電型不純物をイオン注入法で
添加した後、熱拡散させて前記高抵抗埋込層を形成する
ことを特徴とする請求項４記載の半導体装置の製造方
法。
【請求項８】前記高抵抗埋込層が相異なる導電型の二
層以上の半導体層からなることを特徴とする請求項４記
載の半導体装置の製造方法。