KR100751619B1 - 화학적 처리에 대한 보호층을 포함하는 구조체 제조방법 - Google Patents

화학적 처리에 대한 보호층을 포함하는 구조체 제조방법 Download PDF

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Abstract

본 발명은 a) 매장층 형성을 포함한 구조체 층들의 형성단계 및 b) 매장층을 구성하는 물질을 실질적으로 에칭하기 쉬운 화학종을 적용한 구조체에 대한 화학적 처리 단계로 구성된, 매장층을 포함하는 전자공학, 광학 또는 광전자학에 응용되는 다수의 층을 가지는 구조체 제조방법에 관한 것이다.
단계 a)는 단계 b) 동안 적용되는 처리 화학종에 의한 화학적 공격을 충분히 견딜 수 있도록 선택된 물질로 구성된, 매장층 상에 위치하는 매장된 보호층을 형성하는 단계를 포함하여, 이들 종의 침투를 통한 매장층으로의 가능한 접근을 방지한다. 전자공학, 광학 및 광전자공학 응용의 구조체 제조 방법의 용도가 또한 개시된다.

Description

화학적 처리에 대한 보호층을 포함하는 구조체 제조방법{Production of a Structure Comprising a Protective Layer against Chemical Treatments}
본 발명은 매장층을 에칭하기 쉬운 화학종이 적용되는 화학적 처리를 포함한, 전자공학, 광학 또는 광전자학에 응용되는, 매장층을 포함한 구조체 제조방법에 관한 것이다.
본 문서에서, 매장층이라는 용어는 구조체에 포함되고, 구조체 내에서 상부 및 하부에 물질을 가지며, 이들 인접 물질의 것과는 실질적으로 상이한 물질 특성을 가지는 층으로 정의된다.
전자공학, 광학 또는 광전자학에 응용되는 현재 구조체는 주로 반도체이며, SOI 구조체 (Silicon on insulator)의 경우 매장층은 흔히 예를 들면 SiO2 또는 Si3N4와 같은 전기적 절연층들로 구성된다.
이러한 구조체 또는 웨이퍼 제조에서 빈번하게 다음과 같은 기술들 중 최소한 하나가 적용된다 : 에피탁시, 웨이퍼들간 결합, 박층 제거.
이들 구조체 제조 기술들은 여러 이유로 (웨이퍼 세정 또는 하나 또는 그 이상의 층들 에칭) 적용되는 화학적 처리시 및/또는 후에 통상 구현된다.
그러나, 어떤 경우에는, 이들 화학적 처리는 특히 매장된 하나 또는 그 이상의 층들을 에칭함으로써 제조되는 구조체 품질에 손상을 줄 수 있다.
정의에 따라, 매장층은 그것을 매장한 구조체 외부와 어떠한 접촉을 가지지 않는 것으로 보여도 (따라서 화학종 접근 통로를 가지지 않는), 특히 하기와 같은 경우에는 사실 그렇지 않다:
-매장층이 구조체 에지와 평평한 레벨에서 외부와 접촉되는 경우;
-매장층이, 외부와 접촉하는 표면을 가지고, 화학종이 매장층으로 접근할 수 있는 많은 통로를 포함하는 다수의 결함들, 예를 들면 관통 결함, 오염물, 침전물을 포함하는, 박층 아래에 배치되는 경우.
구조체에 매장된 층들의 이러한 내재적 에칭의 문제점은, 구조체가 표면에 그리고 매장층 상부에 특히 수십 나노미터 정도의 박층을 가지는 경우 특히 대두되며, 이 경우 박층 결함은, 언급된 화학적 에칭종이 적용될 때, 얻어진 최종 구조체 품질에 엄청난 결과를 줄 수 있다.
이 문제는 특히 플루오르화 수소산 HF에 기초한, 통상 SiO2 층상에 특히 얇고 유용한 실리콘 층 및 통상적인 실리콘 기판을 포함하는 SOI (Silicon on insulator) 구조체에 대한 화학적 처리시 발생되며, 이러한 HF 에칭은 예를 들면 산화 열처리 후 탈산화에 특히 유용하다.
만일 실리콘 층이 언급된 것과 같은 결함을 가지면, 매장 SiO2 층은 HF용액에 에칭될 위험이 있다.
이러한 실리콘 층에서 약 100 나노미터의 결함은 화학종의 영향에 따라 예를 들면 매장층으로의 접근을 허락하여, 직경이 수 마이크론 또는 수십 마이크론인 홀들이 산화층에 형성되며, 이들 홀은 '데코레이션(decoration)'이라 불리운다 (예를 들면 도 2 참조).
따라서, 유용 층에서의 결함은, HF 결함이라고도 칭하며, 매장층 품질 및 전체 구조체에 상당한 영향을 미치므로, 이 분야 전문가는 이러한 HF 결함을 '킬러(killer)' 결함이라고도 정의한다.
매장 SIO2 층 가까이 HF 결함이 존재하면 탈리가능한 기판의 경우 더 큰 손실이 있다.
결합에너지를 제어하여 탈리가능한 기판을 제조하는 방법은 특히 특허 FR 2 823 599에 기재되며, 제조 원리는 연약영역을 생성하여 최적 결합에 상대적으로 결합 기판 및 웨이퍼 (또는 박층) 결합력을 감소시키는 것에 기초하며, 기판-웨이퍼(또는 층) 어셈블리는 탈리가능한 기판을 형성한다.
탈리가능한 기판을 대상으로 HF 처리의 경우, 이러한 연약영역이 SiO2 매장 두께층에 위치할 때, 매장 SiO2가 에칭되는 여러 문제점은 특히:
-에지 디라미네이션(delamination) 문제, 즉 층 주위에 배치된 실리콘 그레인이 결합되지 않는(disbonding) 문제를 유발할 정도로, 결합에너지가 최적으로 제어되지 않은, 예를 들면 너무 약하면 (예를 들면 도 5 참조); 또는
-매장 두께층 SiO2를 하부에 두는 층에 HF 결함이 존재하여, HF종 효과로 인하여 데코레이션이 이들 매장층에 생성되면, 유발된다. 연약영역에 존재하는 결합 불완전성으로 인하여, 이들 데코레이션은 최적 결합의 경우보다 더욱 많아지는 경향이 있다. 이들 데코레이션은 예를 들면 비-탈리가능한 기판의 경우보다 10 내지 100 배이다; 데코레이션 상부에 배치된 박층은 그 강도를 잃고 탈리가능한 기판 또는 기타 구조체들을 파손할(tearing) 위험이 있고, 이것은 웨이퍼 상에 입자들을 존재하게 할 수 있고 따라서 SOI 구조체에 연속적 공정 중에 오염 문제를 유발할 수 있다 (예를 들면 도 7 참조).
이들 매장층에 대한 화학적 공격의 문제점을 극복하기 위하여, 결함 밀도 감소 따라서 매장 산화층으로의 가능한 낮은 접근에 의한 유용층 품질 개선에서 해결책을 찾아왔다.
개발 경향의 다른 기술은, 화학적 처리 동안, 매장층에 대하여 덜 공격적인 화학종을 적용하는 것이다.
본 발명은 매장층에 대한 화학적 공격으로 인한 문제의 해결책을 제공하는 것이며, 제1 측면에 의하면, 매장층을 포함하는 전자공학, 광학 또는 광전자학에 응용되는 다수의 층을 가지는 구조체 제조방법을 제공하는 것이며:
a 매장층 형성을 포함한 구조체 층들의 형성단계;
b. 매장층을 구성하는 물질을 실질적으로 에칭하기 쉬운 화학종을 적용한 구조체에 대한 화학적 처리; 단계들로 구성된 방법에 있어서,
단계 a)는 자체가 매장되고, 단계 b) 동안 적용되는 처리 화학종에 의한 화학적 공격을 충분히 견딜 수 있도록 선택된 물질로 구성된, 매장층 상에 보호층을 형성하는 단계를 포함하며, 따라서 이들 종의 침투를 통한 매장층으로의 가능한 접근을 방지할 수 있다.
본 발명의 기타 특징들은:
-단계 a)는 두 웨이퍼들의 결합 단계를 포함하고;
-단계 a)는 결합 이전에, 하나의 웨이퍼 최소한 하나의 결합면 표면에 매장층 및 보호층을 형성하는 단계를 포함하며;
-단계 a)는 결합 이전에, 두 웨이퍼 중 하나의 결합면 상에 매장층을 형성하는 단계 및 다른 웨이퍼의 결합면 상에 보호층을 형성하는 단계를 포함하며;
-단계 a)는 결합 이후에, 다음 기술들: Smart-Cut®, 감소되는 웨이퍼에 매장 다공성 층 높이에서의 탈리, 층 횡측으로의 선택적 화학 공격, 랩핑(lapping), 연마, CMP, 화학적 에칭, 삭마 중 하나에 의해 두 웨이퍼들 중 하나를 감소하는(reduction) 단계; 따라서 보호층 상부에 박층 만이 감소된 웨이퍼의 잔류물로 남으며;
-단계 a)에 의해 형성된 구조는 SeOI 구조체이며, 매장층은 이 구조체의 절연두께층의 최소한 일부이며;
-보호층은 또한 구조체의 절연층에 포함되며;
-단계 a)에 따라 형성된 구조체는 연약영역을 가지며;
-단계 a)는 결합 이전에, 화학적 거칠게 함(roughening)에 의해 웨이퍼의 결합면들 중 하나에 연약영역을 형성하는 단계를 포함한다.
제2 측면에 의하면, 본 발명은 상기 방법을 탈리가능한(detachable) 구조체 제조에 적용하는 것이다.
제3 측면에 의하면, 본 발명은 상기 방법을 SeOI 구조체 제조에 적용하는 것이다.
도 1은 결합된 두 웨이퍼 일조를 도시하고, SOI 구조체 형성 방법 단계를 보이며,
도 2는 종래 기술에 의한 SOI 구조체를 도시하고,
도 3은 본 발명에 의한 SOI 구조체를 도시하고,
도 4는 탈리가능한 구조체를 도시하고,
도 5는 종래 기술에 의한 탈리가능한 구조체를 도시하고,
도 6은 본 발명에 의한 기판을 도시하고,
도 7은 종래 기술에 의한 탈리가능한 SOI 구조체를 도시하고,
도 8은 본 발명에 의한 탈리가능한 SOI 구조체를 도시하고,
도 9는 특정 구조체 제조 단계에서 두 결합된 웨이퍼 일조를 도시하고, 두 웨이퍼들 중 하나는 탈리가능한 기판이다.
본 발명의 주 목적은, 주어진 구조체가 매장층 물질을 쉽게 에칭할 수 있는 화학적 처리를 받을 때, 구조체 매장층의 에칭결함 수 및 사이즈를 줄이는 것이다.
매장층이 에칭될 때, 에칭은 국부적으로 발생되고 주변 구조체의 특징과 연관되며, 화학적 에칭종이 매장층으로 접근하는 경로를 제공하는 경계(delimited)영역을 넘어 연장된다.
매장층 에칭은 주로 다음에 의한다:
i) 특히 매장층이 박층 아래 놓일 때, 가까이에 결함이 존재함으로;
ii) 구조체에 에칭 용액이 다음에 따라 강하게 작용하므로:
-장기간 노출;
-매장층 물질을 에칭하기에 용이한 화학종의 강한 조사량(dosing).
매장층 에칭에 대한 제1 원인 (i)과 관련하여, 이것은 주로 특히 박층이 매장층과 접촉된 하나의 표면을 가지고 외부와 접촉하는 다른 표면을 가지는 경우에 발생된다.
이러한 박층에서 이것은 수십 나노미터 정도의 작은 결함 조차 에칭종이 매장층으로 접근할 수 있는 접근통로를 제공한다.
이들 결함의 특성은 다양하다:
이들은 예를 들면, 박층을 관통한 결함일 수 있고, 매장층으로의 직접 접근을 제공할 수 있다.
이들 관통 결함은 특히 박층 제조 공정 및 구성 물질 품질에 연관된 여러 원인으로 인할 수 있다.
예를 들면, 에피탁시 성장층은 이런 타입의 결함이 거의 없다고 알려져 있고, 따라서 화학적 처리 중에 그것 아래에 놓인 매장층 손실 위험은 낮다.
그러나, 기타 경우에 기타 층 제조 기술은 도너 기판에서 대상 기판으로의 층 이동이 요구된다.
특히, SeOI (Semiconductor-on-insulator) 구조체 제조 방법의 경우 이러하고, 이 경우 반도체 재료의 박층은 에피탁시에 의해 절연층 상에 제조될 수 없다.
이러한 박층 이동 또는 이송 기술은 전형적으로 에피탁시가 적용되는 경우보다 10 배 더 많은 결함을 생성한다.
이후 구조체는 매장층 에칭 문제점을 보인다.
도 1을 참조하면, 도너 기판 6에서 수용 기판 1로 층을 이송하는 기술은 통상 두 주요 단계들로 구성된다:
-두 기판 1 및 6을 결합면 5에서 결합;
-최종적으로 수용 기판 1 및 도너 기판 6의 나머지 부분인 박층을 포함하도록, 도너 기판 6의 감소.
결합은 분자적 접착에 의해 수행될 수 있다.
특히 기판 1 및 6 사이의 결합에너지를 높이기 위하여, 예를 들면 결합될 표면들을 플라즈마 (예를 들면 산소) 노출, 세정, 브러징하는, 강력한 표면 준비단계가 적용될 수 있다.
따라서 예를 들면 열경화성 접착제 또는 결합될 표면상에 UV조사하여 경화될 수 있는 접착제 또는 산화층 형성이, 결합층들 2 및 3 결합 이전에, 결합될 두 표면들 중 최소한 하나에 맞추어 제공될 수 있으며, 연이어 적절한 열처리로 이어진다.
연마 및/또는 후면에 대한 화학적 에칭(당업자들에게 '에치-백' 기술이라는 공정명으로 더욱 친숙하다)을 통하여 점차적으로 도너 기판을 제거함으로써, 또는 도너 기판 6으로부터 박층 4를, 열 및/또는 기계적 에너지를 적용하여 이미 연약해진 영역 15에 맞추어 도너 웨이퍼 6으로부터 탈리함으로써, 도너 기판 6은 감소될 수 있다; 이 연약영역 15는 이것에 맞추어 원자 및/또는 분자종의 제어된 임플란트에 의해 (이들을 Smart-Cut이라 칭한다) 또는 이것에 맞추어 표면을 다공성화하여, 유리하게 만들어진다
이들 웨이퍼 제조 기술은 제조되는 박층 4에, 예를 들면 관통 결함과 같은 결함이 나타나게 할 수 있다.
연마 중 도너 웨이퍼 6 표면에서 제거되는 입자는 예를 들면 형성된 박층 4를 연마할 때 두께층에 손상을 일으킬 수도 있다.
에치-백 공정 중 화학적 에칭은 도너 웨이퍼 6 표면을 평탄하지 않게 에칭하여, 예를 들면 어떤 위치에서는 박층 하부에 매장된 층이 노출된다.
다공성 연약층 15 상에 형성된 층 4는 탈리 후 뒤이은 다공성 층 제거 처리에 의해 악화되는 점결함(point defects)을 줄 수도 있다.
도너 웨이퍼 6 감소 후에 얻어진 박층 4를 마무리하는 기술들은 유리하게 적용될 수 있는데, 이것은 관통결함을 나타나게 할 수 있다.
하기 마무리 기술들이 예로써 언급될 수 있다: 연마, 화학적 에칭, 삭마, 원자종과의 충돌, 희생산화.
금속성 오염물, 응집체, 산소 침전물, 금속성 침전물 또는 적층결함과 같은 기타 결함들이 표면 박층에 잔류할 수 있고, 화학적 에칭종들이 가능한 매장층까지 구조체에 침투하는 것을 조력할 수 있다.
종래 SeOI 구조체에서 이러한 결함들이 부여하는 문제점들 및 이를 해결하기 위하여 본 발명에 의해 제안된 해결책은 도 2 및 3을 참조하여 기술될 것이다.
도 2를 참조하면, 선행 기술에 따른 SeOI 구조체 10는 즉 지지 기판 1 및 매장층 2 및 반도체 재료인 박층 4로 이루어진다.
이러한 SeOI 구조체는, 예를 들면 도 1을 참조하여 기술된 제조방법에 의해 제조되고, 결합 접촉면 5는 내부에 또는 매장층 2 표면에 놓인다.
이와 관련하여, 다양하게 변경된 결합 기술이 'Semiconductor Wafer Bonding Science and Technology" (Q-Y. Tong and U.Gosele, a Wiley Interscience publication, Johnson Wiley & Sons, Inc.)
이러한 구조체 10은 화학적 에칭종이 매장층 2로 접근할 수 있는 결함을 박층 4에 가진다.
도면을 단순하게 처리하기 위하여, 결함 16 및 16'은 관통 결함으로 표시되지만, 이것은 물론 개략적 도면에서 이해되어야 하고 이러한 결함은 예를 들면 이미 언급된 불순물과 같은 어떠한 기타 타입일 수 있다.
도 2를 참조하면, 박층 4에 결점 16 및 16'이 존재하면 화학종은 층들 2 및 4의 접촉면에 맞추어 매장층 2에 도달되어, 국부적으로 매장층을 에칭하고, 따라서 각각 동공들 17, 17'을 형성하는데, 이것들은 데코레이션 17 및 17'이라고도 칭한다.
이런 타입의 박층 4는 부품(components)을 수용하기 위한 것이고, 매장 절연층 2는 이들 장래 부품에 소정의 특성을 부여하기 위한 것이며, 이러한 경우 이들 데코레이션 17 및 17'의 존재는 이들 장래 부품 품질에 유해하다.
그러한 문제들은 예를 들면, 매장 절연층 2가 SiO2이고 HF로 이루어진 화학적 용액을 적용하는 화학적 처리가 이루어지는 SeOI 구조체에서 발생된다.
이러한 HF 화학적 처리는 특히 얻어진 구조체 10 표면에 산화 열처리 적용 이후 최종적 탈산화 수행이 바람직한 경우에 통상 반도체 분야에서 적용된다.
결함 16 및 16'을 가지는 이러한 구조체 10을 HF 에칭에 노출시키면 매장 SiO2 2에 데코레이션 17 및 17'이 유발된다.
HF가 결함 16과 맞추어진 층 2 및 4 사이의 접촉면과 같은 안정되지 않은 접촉면을 따라 전파되는 능력 때문에, 데코레이션 17 및 17'은 이것을 처음 형성하게끔한 결함 16 및 16' 사이즈보다 더 큰 사이즈에 이른다.
평균 직경이 0.1 내지 1 마이크론 정도의 결함 16 및 16'에 대하여, HF 화학적 처리를 통하여 매장층 SiO2 2에는 평균 직경이 수 마이크론 또는 약 십 마이크론의 결함이 생성될 수 있다.
이들은 SeOI 구조체 10의 상당 부분을 비가역적으로 파괴하기 때문에 이러한 소위 'HF' 결함들은 당업자에 의해 '킬러(Killer)' 결함 군(family)으로 분류된다.
도 3을 참조하여, 본 발명에 의한 화학적 에칭 처리로부터 매장층을 보호하는 방법이 제안된다.
이 목적을 위하여, 층 또는 코팅이 매장층 2 및 박층 4 사이에 배치된다.
이러한 보호층 3은 구조체 10이 받는 화학적 처리에서 적용되는 화학종, 특히 매장층 2를 용이하게 에칭하는 화학종에 의해 거의 또는 전혀 에칭되지 않는 물질로 제조된다.
보호층 3은 상기 언급된 박층 제조 기술에 따라 또는 기타 기술로 제조될 수 있다.
예를 들면, 이것이 결정성 물질로 이루어지면 에피탁시에 의해 또는 표면상에 원자종 증착에 의해 제조될 수 있다.
보호층 3의 주 기능은 매장층 2를 화학적 공격으로부터 보호하는 것이다.
따라서 구성물질 및 두께는 화학종에 의한 에칭에 대하여 상당한 저항을 제공하도록 선택된다.
보호층 3은 최소 두께보다 더 두꺼운 두께를 가져야 하며, 최소두께 아래에서는 두께층이 너무 깊게 에칭될 위험이 있다.
구조체 10은 도 1을 참조하여 기술된 기술들 중 하나에 따라, 거기서 나열된 결합기술 중 하나의 수단에 의해 유리하게 제조된다.
매장층 2 및/또는 보호층 3은 결합 전에 형성된다.
제1 구성에서, 이들은 예를 들면, 선행 에피탁시 성장 중에 결합될 웨이퍼에 이미 포함된다.
제2 구성에서, 이들은 결합될 웨이퍼의 결합면에 유리하게 형성된다.
바람직하게는 매장층 2는 결합될 제1 웨이퍼 표면에 형성되고, 보호층 3은 결합될 제2 웨이퍼 표면에 형성된다.
따라서, 이들 두 층 2 및 3은 이들의 제1 기능에 더하여, 결합층들로 사용될 수 있다.
도 3을 참조하면, 박층 4는 도 2의 것과 동일하고 동일한 결함 16 및 16'을 보인다.
그러나 도 2를 참조하여 논의된 것과는 반대로, 보호층 3은 매장층 2를 에칭할 수 있는 화학종에 의해 거의 또는 전혀 공격되지 않으며, 화학종 침투는 결함 16 및 16'에 맞추어진 박층을 통하여 일어나므로, 화학종은 매장층 2에 도달하지 않는다.
보호층 3은 따라서 매장층 2 및 침투 화학종과의 접촉을 매우 실질적으로 감소하거나 방지한다.
이러한 결과는 선행 기술에서 적용된 기술과는 달리, (많은 결함 16 및 16'을 가진) 박층 4 품질 개선의 시도없이 달성된다.
이러한 기술은 또한 선행 기술과는 달리, 구조체 10이 받는 처리 화학 조성물을 변경시키지 않고 달성된다.
바람직한 구조체 10의 구성에서, 매장층 2 및 임의적으로 보호층 3은 전기적 절연 물질로 제조되며, 따라서 SeOI 절연 두께층을 구성한다.
이러한 SeOI 구조체는 도 1을 참조하여 상기 기재된 기술들 중 하나에 의해 제조된다.
바람직하게는 결합 5는 도너 기판 6 및 수용 기판 1 사이에 이루어지고, 이 들은 각각 보호층 3 및 매장층 2로 덮여있다.
이러한 결합 기술이, 매장층 2를 에칭할 수 있는 화학종에 의해 거의 또는 전혀 에칭되지 않는 물질 구성에 적용되는 경우, 보호층 3은 매장층 2의 것과 실질적으로 동일한, 예를 들면 결합에너지, 유동특성 및/또는 열 팽창 계수와 같은 결합 성능(performances)을 가져야 하며, 따라서 이들은 함께 접착되다.
절연층 2가 SiO2 층인 SeOI 10의 도 1을 참조한 예와는 비교되게, 박층 4 및 절연층 2 사이에, 본 발명에 의한 SeOI 구조체 10은 보호층 3을 더욱 포함하며, 이것은 반도체 재료 또는 전기적 절연 물질일 수 있다.
유리하게는, 보호층 3 물질은 전기적 절연 물질이고, 매장 SiO2 층과 함께, SeOI 10의 절연 두께층을 구성한다.
절연 물질의 이러한 보호층은 본 발명에 의하면 바람직하게는 Si3N4, SiON 또는 다이아몬드일 수 있다.
본 발명의 바람직한 구성에 의하면 보호층 3은 Si3N4이고, 이 물질은 결합에너지 및 이송 품질 측면에서의 결합 특성이 SiO2의 결합특성과 거의 동일하고, 특히 Smart-Cut 방법이 적용되는 경우 O. Rayssac 등에 의한 'From SOI to SOIM Technology: application for specific semiconductor process' (in SOI Technology and Devices X, PV 01-03 ecs 회보, Pendington, 및 J (2001)) 제하의 문헌이 참조된다.
보호층 3에 질소화물(nitride) 사용에 의한 기타 주요 장점은 HF 처리와 같은 화학적 처리에 대한 강한 저항성이 있다.
이러한 실리콘 질소화물은 예를 들면 도너 기판 6 상에 질화 또는 CVD에 의한 질소화물 증착에 의해 얻어질 수 있다.
매장층 2는 유리하게는 수용 기판 1 표면 산화에 의해 얻어질 수 있다.
매장층 2 에칭에 대한 (본 문서에서 언급된) 상기 원인 ii)에 관하여, 장기간 화학적 에칭종에 의해 노출된 및/또는 화학 에칭종의 강한 조사량에 의해 매장층 2가 에칭되는 구조체 10는 아래에 기술된다.
구조체 10은 FR 2 823 599 문서에 특별히 정의된 바와 같은 탈리가능한 구조체이다.
탈리가능한 구조체는 함께 결합된 두 웨이퍼들로 구성되며, 이들 두 웨이퍼들의 결합이 생긴 방법 및 특히 결합에너지를 제어하여 탈리에 이를 수 있다.
이러한 탈리가능한 구조체는 주로 층들 및/또는 부품들이 수용기판으로 이송되기 이전에, 이들의 성장을 위한 임시 기판으로 사용된다.
따라서 이러한 탈리가능한 구조체 기술 없이는 난해하거나 또는 전혀 이들 이송 층들 또는 부품들 제조를 위한 기판으로 사용될 수 없는, 수용기판을 가진 구조체를 제조할 수 있다.
탈리가능한 구조체 응용은 발광다이오드 분야에서 찾을 수 있으며, 에피탁시 적층(stacks)을 제조하기 위한 탈리가능한 사파이어 기판은 탈리에 의해 제거되고, 상기 적층은 전기적으로 덜 절연되는 다른 기판으로 이송된다.
유사하게 통신 및 마이크로웨이브 주파수에서도 부품들은 더 큰 저항률(resistivity)을 보이는 지지판에 최종적으로 일체화되는 것이 바람직하다.
어떤 경우에는, 소정 구조체 또는 부품들 제조에 필요한 기판 비용이 과다하다. 예를 들면, 실리콘보다 아주 비싸지만 특히 고온에서의 안정도, 및 상당히 개선된 파워 및 최대 작동 주파수, 및 실리콘과 비교하여 높은 비용을 보이는 실리콘 카바이드를 가지는 경우이다. 따라서 사파이어 기판에 에피탁시 성장된 정교한 실리콘 카바이드 층을 비싸지 않은 실리콘과 같은 기판상으로 이송하는 것이 유리하다.
탈리가능한 구조체 응용은 동력분야 또는 칩카드 분야에서 언급될 수도 있다.
도 4를 참조하면, 탈리가능한 구조체 10은 연약영역 20을 통하여 이송구조체 6과 제어된 방법으로 연결된 지지 기판 1을 포함한다.
이러한 연약영역 20은, 특히 FR 2 823 599 문서에 기재된 바와 같이, 지지기판 1 및 이송구조체 6이 결합되기 이전 화학적 처리에 의해, 탈리가능한 기판 1 및 임의적으로 이송구조체 6 표면을 특히 거칠게 함(roughening)으로 생성될 수 있다.
영역 20에 맞추어진 연약성은 적용되는 화학적 운영 (화학종 도핑/횟수/온도의 삼중인자를 확인)에 주로 의존되며, 이것은 최종적으로 얻어진 연약성 또는 연약영역 20에 맞추어진 결합에너지 손실을 결정한다.
연약영역 20에 맞추어진 결합에너지 손실은 탈리가능한 기판 1 및 이송기판 6 사이의 결합을 감소시키는 표면 거칠기와 관련된다.
거칠기를 달리함으로써 탈리가능한 기판 1의 결합에너지를 제어하는 것이 가능하다.
두 층들이 HF 에칭에 의해 8000Å까지 거칠게 되어 각 표면에 0.625 나노미터 정도의 거칠기에 이르는 SiO2/SiO2 결합의 경우, 결합에너지는 5000 mJ/m2이며, 거칠기를 수행하지 않은 SiO2/SiO2 결합에서 얻어지는 2 J/m2와 비교되며, 이들 결과는 Olivier Rayssac 등에 의한 'Proceedings of the 2nd International Conference on Materials for Microelectronics" (IOM communication page 183, 1998) 제하의 문서에서 언급된다.
지지 기판 1 표면을 거칠게 한 후, 이송 구조체 6은 탈리가능한 구조체 10을 얻기 위하여 상기 기재된 기술들 중 하나에 의해 지지 기판 1 상에 결합된다.
예를 들면 부품들 일부 또는 전부를 제조하기 위한 처리가 이송 구조체 6에 임의적으로 수행된다.
다음 단계에서, 지지 구조체 1로부터 연약영역 20에 맞추어, 특히 영역 20에 맞춘 블레이드 삽입과 같은 기계적 타입의 응력을 적용하거나 또는 탈리 집계(pincer) 또는 기체 또는 액체 유동 제트를 이용하여 이송 구조체 6이 탈리된다.
그러나, 특히 기계적 힘이 탈리를 조력하기 위하여 가해지는 경우, 영역 20 또는 탈리가능한 구조체 10의 소정의 기타 연약한 위치에서 손상이 생길 수 있다.
이것을 피하기 위하여, 도 5을 참조하여 구조체 및 탈리방법이 제안된다.
이러한 탈리가능한 구조체 10은 표면에 층 2를 포함하는 지지 기판 1 및 표면에 층 2'을 포함하는 이송 구조체 6으로 구성되며, 연약영역 20은 층들 2 및 2'의 접촉면이고, 도 4를 참조하여 상기 기재된 두 방법들 중 하나 또는 다른 하나의 방법에 의해 제조된다.
층들 2 및 2'은 동일 물질로 구성된다.
(예를 들면 부품들) 제조 공정 중 또는 종료시에, 탈리가능 구조체10은 층들 2 및 2'을 에칭하기 쉬운 화학종으로 이루어진 화학적 처리를 전체로 받는다.
이들 화학종의 작용은 다음 두 방법들 중 하나에 의해 특히 강해진다:
-화학종에 대하여 탈리가능한 구조체 10의 장기간 노출,
-화학종의 특히 강한 조사량.
화학적 처리 효과는 탈리가능한 구조체 10 에지와 평평한 곳에 맞추어 층들 2 및 2'을 국부적으로 파내는 것이다.
이에 형성된 우묵한 곳들 18 및 18'은 연약영역 20 연약성을 강화시키나, 무엇보다도 기계적 힘이 적용될 때 영역 20과 맞추어진 탈리를 위한 개시점으로 작용한다.
이러한 탈리를 위한 화학적 처리는 상기 웨이퍼 탈리 문제점을 극복하기 위하여 특히 유리하다.
그러나, 에지 디라미네이션(delamination) 문제들, 즉 이송 구조체 6 및/또는 지지 기판 1에 속하는 물질들의 탈리 문제는 최종적으로 얻고자 하는 전자공학적 또는 광전자학적 부품에 손상을 줄 수 있다.
도 5를 참조하면, 이러한 디라미네이션 영역들은 19, 19', 19'', 및 19'''에 서 나타날 수 있다.
연이어 거칠어지고 표면 2'에서 이미 산화된 이송 기판 6과 최종적으로 결합된 산화 표면 2를 가지는 탈리가능한 구조체 1의 예가 예시적으로 언급될 수 있다.
실리콘에서 산화가 발생하므로, 층들 2 및 2'은 SiO2 층들이다.
이 경우, 탈리가능한 구조체 10은 이후 HF 조사량(dosing)이 50% 근처인 HF 처리를 받을 수 있고 따라서 특히 고농도에서 이것의 효과는 결합된 SiO2 층들 2 및 2'를 측면에서 에칭하는 것이다.
따라서 디라미네이션 영역들 19, 19', 19'' 및 19'''은 이송 기판 6 및 지지 기판 1의 실리콘 디라미네이션들이다.
상기 언급된 문제에 대한 해결책은, 도 6을 참조하여 본 발명에 의한 구조체 및 방법에 의해 찾을 수 있다.
탈리가능한 구조체 10은 도 5를 참조하여 상세히 기재된 탈리가능한 구조체 10과 동일하게 제조되지만, 층 2'이 층 2 물질과 실질적으로 다른 물질의 보호층 3으로 대체되는 것에서는 예외이다.
보호층 3 물질은, 화학적 처리 중 첨가되는 매장층 2를 쉽게 에칭할 수 있는 화학종이 에칭할 수 없는 물질에서 선택된다.
따라서 탈리가능한 구조체 10이 화학적 처리를 받을 때, 층 2만이 측면에서 에칭된다.
두 개의 매장된 층들 중 하나만이 실질적으로 에칭되므로, 이것은 측면 공격 폭을 상당히 제한하면서도, 이송 기판 6으로부터 지지 기판 1을 탈리하는 개시 특성을 유지한다.
지지 기판 1과 맞추어진 디라미테이션은 심각하지 않다.
이송 구조체 6 및 보호층 3 사이의 접촉면에 맞추어진 에지 디라미네이션은 없다.
도 5를 참조하여 상기 이미 기재된 두 접촉 층들 2 및 2'이 SiO2로 구성된 탈리가능한 구조체 10와 비교하여, 도 6에 도시된 예는 SiO2 층 2' 대신 Si3N4 층으로 구성된다.
이러한 탈리가능한 구조체 10은, 산화층 2을 생성하기 위하여 실리콘 표면에 맞추어 이미 산화된 지지기판 1, 및 질소화물 층 3을 생성하기 위하여 실리콘 표면에 맞추어 (예를 들면 PECVD 또는 LPCVD에 의해) 이미 Si3N4 증착된 이송 구조체 6을 결합하여 유리하게 얻어진다.
제1 예제 경우에, 결합 이전에, HF 에칭에 의해 산화층 2을 거칠게 하여 연약영역 20을 얻는다.
제2 예제 경우에, 결합 이전에, 예를 들면 140℃에서 H3PO4로 에칭하여, RIE ("Reactive Ion Etching" 약어)와 같은 충격적 및/또는 화학적 수단의 조력이 있는 건조 에칭에 의하여, 질소화물 층 3을 거칠게 하여 연약영역 20을 얻는다.
제3 예제 경우에, SiO2 층 2 및 Si3N4 층 3을 거칠게 하여 연약영역 20을 얻 는다.
도 7, 8 및 9를 참조하여, 탈리가능한 SeOI 구조체 10에 대한 화학적 처리가 논의되는데, 이 구조체는 두 층들 2 및 2'으로 구성된 절연층을 나누는 절연두께층에 인접한 지지기판 1을 포함하며, 최종적으로 SeOI 구조체 박막 4가 생성되는 구조체이다.
도 2를 참조하여 상기 논의된 것과 유사하게, 결함을 제공하는 특히 얇은 박층은 화학적 처리의 화학종이 결함을 관통하여 매장된 절연 두께층 2 및 2'에 대한 에칭을 가능하도록 한다.
도 5와 유사하게, 특히:
● 탈리가능한 구조체 10을 화학종에 장기간 노출시키거나,
● 또는 화학종의 강한 조사량, 에 의한 특히 강한 화학적 처리는 연약영역 20에 맞추어 구조체 10에 환상 공동을 생성할 것이다.
도 7을 참조하면, 선행 예제 경우들에서 따로 언급되었던 문제점들이 여기서는 누적되는데, 즉 매장된 층 2-2' 내 데코레이션 및 박층 4 및 탈리가능한 기판 1의 에지 디라미네이션 출현이다.
탈리가능한 SeOI 경우, 그러나, 비-탈리가능한 SeOI 경우보다 데코레이션 사이즈가 크며, 이는 연약영역 20에 파인 부분들 (표면 거칠기에 의한 연약화 중 얻어진 접촉면 거칠기로 인함) 이 존재하고, 여기에 화학적 에칭종이 진입되고 이들 파인 부분들 벽을 공격하기 때문이다.
선행 기술에 의하면 탈리가능한 SeOI 경우에, 화학종에 의한 에칭은 따라서 비-탈리가능한 SeOI보다 10 내지 100 배 더 많은 전형적인 데코레이션을 줄 수 있다.
도 8을 참조하면, 본 발명 공정에 의한 해결책은, 매장층 2를 쉽게 에칭하는 화학종에 의해 거의 또는 전혀 에칭되지 않는 구성물질의 코팅 또는 보호층 3을 구조체 10에 삽입하는 것이다.
이 보호층 3은, 도 3 참조와 같이, 매장층을 결함 16으로부터 격리하고 따라서 실질적으로 매장층이 '내부로부터' 에칭되는 것을 방지한다.
박층 4 및 탈리가능한 구조체 1 사이의 중간 두께층이 감소되므로, 환상 우묵부 18' 사이즈는 도 7에서 언급된 것보다 작고, 탈리가능한 기판의 에지 디라미네이션은 작거나 존재하지 않으며, 박층 4의 것은 실질적으로 0 이며, 그럼에도 불구하고 환상 우묵부는 기계적 탈리 힘이 연이어 적용되는 경우 연약영역 20에 맞추어진 탈리 개시 특성을 유지한다.
이러한 탈리가능한 SeOI 구조체는 박층 4에서 전자공학 또는 광전자학 부품을 제조하는 경우에 적용될 수 있다.
이러한 구조체 10은, 이들 부품 층들이 소수의 기판만이 견딜 수 있는 정도의 고온에서 제조되는 경우에 특히 유리할 것이다.
도 9를 참조하면, 층 4는 이후 이송 구조체 6으로:
-이송 구조체 6을 층 4와 결합하고; 이후
-어셈블리를 연약영역 20에 맞추어 탈리하고; 마지막으로
-보호층 3을 제거함으로써 층 4를 이송 구조체 6으로 이동시킬 수 있 다.
따라서 이송 구조체 6 상에 존재하는 박층 4을 가지는 최종 구조체가 얻어진다.
본 문서에서 논의된, 특히 도 1 내지 9를 참고한, 기판 1 및 6은 실리콘, 게르마늄, SiGe, Ⅳ-Ⅳ 합금(alloy), Ⅲ-Ⅴ 합금, Ⅱ-Ⅵ 합금, 사파이어, SiC 또는 본 발명에서 응용될 수 있는 기타 물질일 수 있다.
본 문서에서 논의된, 특히 도 1 내지 3 및 7 내지 9를 참고한, 박층 4는 Si, Ge, SiGe, Ⅲ-Ⅴ 합금, Ⅱ-Ⅵ 합금, SiC 또는 기타 물질일 수 있다.
매장층 2는 유리하게는 SiO2 이나, 기타 절연 타입 또는 구조체 10에 대한 화학적 처리에서 적용되는 화학종에 의해 실질적으로 에칭될 수 있는 다른 타입의 물질일 수 있다.
매장된 보호층 3은 특히 매장층 2가 SiO2인 경우 유리하게는 Si3N4이나, SiON, 다이아몬드 또는 구조체 10이 처리되는 동안 적용되고 매장층 2를 용이하게 에칭하는 화학종에 의해 거의 또는 전혀 에칭되지 않는 기타 타입의 물질일 수 있다.
본 발명은 SeOI 구조체 제조 뿐 아니라, 전자공학, 광학 또는 광전자학용 기타 구조체 제조에 적용된다.

Claims (18)

  1. a. 매장층 형성을 포함한 구조체 층들의 형성단계;
    b. 매장층을 구성하는 물질을 에칭할 수 있는 화학종을 적용한 구조체에 대한 화학적 처리 단계로 구성된, 매장층을 포함하는 전자공학, 광학 또는 광전자학에 응용되는 다수의 층을 가지는 구조체 제조방법에 있어서,
    단계 a)는 단계 b) 동안 적용되는 처리 화학종에 의한 화학적 에칭을 매장층 물질보다 더욱 견딜 수 있도록 선택된 물질로 구성되며, 매장층 상에 매장되는 보호층을 형성하는 단계를 포함하여, 이들 종의 침투를 통한 매장층으로의 가능한 접근을 방지하는 것을 특징으로 하는, 구조체 제조방법.
  2. 제1항에 있어서, 단계 a)는 두 웨이퍼들의 결합 단계를 포함하는 것을 특징으로 하는, 구조체 제조방법.
  3. 제2항에 있어서, 단계 a)는 결합 이전에, 하나의 웨이퍼 최소한 하나의 결합면 표면에 매장층 및 보호층을 형성하는 단계를 포함하는 것을 특징으로 하는, 구조체 제조방법.
  4. 제2항에 있어서, 단계 a)는 결합 이전에, 두 웨이퍼 중 하나의 결합면 상에 매장층을 형성하는 단계 및 다른 웨이퍼의 결합면 상에 보호층을 형성하는 단계를 포함하는 것을 특징으로 하는, 구조체 제조방법.
  5. 제2항에 있어서, 단계 a)는 결합 이후에, 다음 기술들: Smart-Cut®, 감소되는 웨이퍼에 매장 다공성 층 높이에서의 탈리, 층 횡측으로의 선택적 화학 공격, 랩핑(lapping), 연마, CMP, 화학적 에칭, 삭마 중 하나에 의해 두 웨이퍼들 중 하나를 감소하는(reduction) 단계를 포함하여, 보호층 상부에 박층 만이 감소된 웨이퍼의 잔류물로 남는 것을 특징으로 하는, 구조체 제조방법.
  6. 제5항에 있어서, 단계 a)에 의해 형성된 구조는 SeOI 구조체이며, 매장층은 이 구조체의 절연두께층의 최소한 일부인 것을 특징으로 하는, 구조체 제조방법.
  7. 제6항에 있어서, 보호층은 또한 구조체의 절연층에 포함되는 것을 특징으로 하는, 구조체 제조방법.
  8. 제1항에 있어서, 단계 a)에 따라 형성된 구조체는 연약영역을 가지는 것을 특징으로 하는, 구조체 제조방법.
  9. 제8항에 있어서, 연약영역은 두 층들 사이의 접촉면이며, 두 층들 중 최소한 하나는 거친 표면을 가지는 것을 특징으로 하는, 구조체 제조방법.
  10. 제9항에 있어서, 단계 a)는 두 웨이퍼들의 결합단계를 포함하며, 결합 전에, 화학적 거칠게 함(roughening)에 의해 웨이퍼의 결합면들 중 하나에 연약영역을 형성하는 단계를 포함하는 것을 특징으로 하는, 구조체 제조방법.
  11. 제1항 내지 제10항 중 어느 하나의 항에 있어서, 매장층은 SiO2인 것을 특징으로 하는, 구조체 제조방법.
  12. 제2항 내지 제7항 중 어느 하나의 항 또는 제10항에 있어서, 매장층은 SiO2 이고, 단계 a) 동안 결합될 두 웨이퍼들 중 어느 하나의 실리콘 표면에 대한 산화에 의해 형성된 것을 특징으로 하는, 구조체 제조방법.
  13. 제11항에 있어서, 단계 b) 동안 적용되는 화학종은 HF를 기초로 하는 것을 특징으로 하는, 구조체 제조방법.
  14. 제11항에 있어서, 보호층은 질소화 물질로 이루어진 것을 특징으로 하는, 구조체 제조방법.
  15. 제2항 내지 제7항 중 어느 하나의 항 또는 제10항에 있어서, 보호층은 질소화물이고, 단계 a) 동안 결합될 두 웨이퍼들 중 어느 하나의 결합면에 맞추어 질소화물 증착에 의하여 형성된 것을 특징으로 하는, 구조체 제조방법.
  16. 제14항에 있어서, 보호층은 Si3N4로 이루어진 것을 특징으로 하는, 구조체 제조방법.
  17. 제8항 내지 제10항 중 어느 하나의 항에 있어서, 생성된 구조체는 탈리가능한 구조체인, 구조체 제조방법.
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