TWI720105B - 用於製作包含一高電阻率層之半導體結構之方法及相關半導體結構 - Google Patents

用於製作包含一高電阻率層之半導體結構之方法及相關半導體結構 Download PDF

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Abstract

用於形成一半導體結構(140)之方法包括在一初始底材(102)上形成一元件層(100,200)，將該元件層(100)之一第一表面附接至一暫時底材，以及經由移除該初始底材(102)之一部分在該元件層(100)之一第二表面上形成一高電阻率層(136)。本發明之方法更包括將一最終底材(132)附接至該高電阻率層(136)，以及移除該暫時底材。以本發明之方法製作之半導體結構(140)包含一最終底材(132)、設置在該最終底材(132)上之一高電阻率層(136)，以及設置在該高電阻率層(136)上之一元件層(100)。

Description

用於製作包含一高電阻率層之半導體結構之方法及相關半導體結構
本發明之實施方式與用於製作包含高電阻率層的半導體結構的方法有關，並與應用該等方法所製作的半導體結構及元件有關。
射頻電子切換元件(例如射頻CMOS元件)的效能，可取決於製作該等元件所用底材的電阻率。近來，先進的絕緣體上半導體(SeOI)底材，例如高電阻率絕緣體上矽(high resistivity silicon-on-insulator,HR-SOI)，已被用於製作具強化效能的射頻CMOS元件。舉例而言，以HR-SOI製作的射頻元件已被證明具有較少的射頻損耗。
元件主動層的雙層移轉(Double(or dual)layer transfer,DLT)可允許以一最終底材替換初始底材，該最終底材更適合用於為在其上所形成的元件提供改進的射頻效能。
簡要地舉例而言，包含複數個射頻CMOS元件的一元件層可製作在一初始底材之中或上面。接著，可將元件層附接至一暫時底材。當元件層附 接至暫時底材後，可將初始底材的一部分移除，並以更適合增強射頻效能的最終底材取代之。待元件層附接到最終底材後，便可將暫時底材移除，從而完成元件層的雙層移轉。舉例而言，初始SOI類型底材已證明可用於進行射頻CMOS元件的雙層移轉。
當使用初始SOI類型底材時，SOI類型底材的主體矽載體部分在雙層移轉製程期間會被完全移除，從而移除可能損及射頻效能的低電阻率路徑。然而，當射頻CMOS元件係從標準主體底材製作而來時，初始底材的殘厚(residual thickness)可因為製程的緣故，而保持與射頻CMOS元件相鄰。初始底材的剩餘殘厚可能充當低電阻率路徑，從而導致射頻損耗及元件層的射頻效能降低。
以下發明概要係以簡化形式提供一系列概念的介紹。這些概念在本發明的實施方式詳細說明中有進一步描述。以下發明概要並不是為了指出所請發明標的之關鍵特徵或必要特徵，也不是為了用於限制所請發明標的之範圍。
在一些實施方式中，本發明包括一種用於製作半導體結構的方法。該方法包括：在一初始底材上形成一元件層；將該元件層的第一表面附接至一暫時底材；形成一高電阻率層，其中形成該高電阻率層包括移除該初始底材之一部分，該高電阻率層包含該初始底材之剩餘部分；將一最終底材附接至該高電阻率層；以及移除該暫時底材。
不論單獨或組合實施，依照本發明的進一步非限制特徵：移除該初始底材之一部分包括薄化該初始底材之一部分；移除該初始底材之一部分包括形成延伸穿過該初始底材之剩餘部分之複數個通孔；形成穿過該初始底材之 剩餘部分之複數個通孔包括：在該初始底材之剩餘部分之一曝露表面上形成一光罩層；以及蝕刻出該些通孔使其穿過該初始底材之無光罩遮蓋之剩餘部分；該光罩層包含複數個光罩元件，且所述方法更包含選定該複數個光罩元件之總表面積使其小於該初始底材剩餘部分之曝露表面之總表面積之百分之七十五；將該最終底材附接至該高電阻率層包括將該最終底材附接至該複數個通孔而在該最終底材與該元件層之間形成複數個孔穴；所述方法包括在該複數個通孔上形成一高電阻率材料；所述方法包括選定該高電阻率材料使其具有大於10,000Ohm.cm之電阻率；所述方法包括選定該高電阻率材料使其包含二氧化矽、氮化矽、一高電阻率聚合物、一聚醯亞胺或一瓷膠當中至少一者。
本發明更包含一半導體結構，其包含：一最終底材；設置在該最終底材上之一高電阻率層，該高電阻率層包含一初始底材之剩餘部分；延伸穿過所述剩餘部分之複數個通孔；以及設置在該高電阻率層上之一射頻電子元件層。
不論單獨或組合實施，依照本發明的進一步非限制特徵：該高電阻率層包含平均電阻大於約10,000Ohm.cm之一層；該高電阻率層包含該初始底材之剩餘部分以及複數個孔穴；該高電阻率層包含設置在該複數個通孔間之一高電阻率材料；該高電阻率材料包含二氧化矽、氮化矽、一高電阻率聚合物、一聚醯亞胺或一瓷膠當中一者或多者；該高電阻率材料具有大於約10,000Ohm.cm之電阻率。
100:元件層
102:初始底材
102’:剩餘部分
104:電子元件
106:互連層
108:導電元件
110:層間介電材料
112:曝露表面
114:暫時底材
116:曝露表面
118:半導體結構
120:背表面
122:光罩層
124:光罩元件
126:光罩開口
128:通孔
130:半導體結構
132:最終底材
134:孔穴
136:高電阻率層
140:半導體結構
200:元件層
202’:初始底材剩餘部分
214:暫時底材
228:通孔
230:半導體結構
232:最終底材
236:高電阻率層
238:高電阻率材料
239:曝露表面
240:半導體結構
雖然本說明書以具體指出且明確主張被視為實施本發明之申請專利範圍作結，但在閱讀實施本發明的某些示例之詳細說明時搭配所附圖式，將可更容易確知實施本發明之優點，其中：圖1A至1H為描繪可依照本發明一實施方式採用的半導體結構及元件製作之簡要視圖；圖1A描繪一初始底材，其包含形成在其上之一元件層；圖1B描繪一暫時底材被鍵合至元件層中與初始底材相對之一曝露表面；圖1C描繪初始底材的薄化；圖1D描繪在初始底材的剩餘部分上方形成一光罩層；圖1E為其上有光罩層的初始底材剩餘部分的俯視圖；圖1F描繪經由形成穿過初始底材剩餘部分的複數個通孔，形成一高電阻率層；圖1G描繪將一最終底材附接至高電阻率層；以及圖1H描繪移除暫時底材；圖2A至2D為描繪可依照本發明另一實施方式採用的半導體結構及元件製作之簡要截面圖；圖2A描繪一半導體結構，其包含一暫時底材、一元件層，以及含有多個通孔的初始底材之剩餘部分；圖2B描繪經由在多個通孔上形成一高電阻率材料而形成一高電阻率層；圖2C描繪將一最終底材附接至高電阻率層；以及圖2D描繪將暫時底材從圖2C的半導體結構移除。
本說明書提出之說明並非對任何特定半導體結構、元件、系統或方法之實際意見，而僅是用來說明本發明實施方式之理想化陳述。
本說明書之任何標題不應視為限制本發明實施方式之範圍，本發明之範圍乃是由以下申請專利範圍及其法律均等範圍所界定。在任何特定標題下所敘述之概念通常亦適用於整份說明書其他部分。
茲參考圖1A至圖1H說明本發明之一實施方式。參考圖1A，實施方式可包括在一初始底材102上面形成一元件層100。
詳言之，元件層100可包含複數個電子元件104，此類電子元件可包含切換元件及其他類型電子元件，例如邏輯、發光及光接收元件。在某些實施例中，複數個電子元件104可包含複數個射頻元件，例如射頻CMOS元件。元件層100亦可包含一互連層106，其可包含設置在一層間介電材料110內的導電元件108。複數個電子元件104可利用所屬技術領域中已知的標準電子製作方法形成在初始底材102上面及/或當中。
實施方式可包括選定初始底材102使其包含矽、鍺、矽鍺、碳化矽、一III-V族材料或一II-VI族材料當中至少一者。其他實施方式可包括選定初始底材使其表現出介於大約5Ohms-cm與大約30Ohms-cm之間的電阻率。初始底材102亦可視其最終應用而具有諸如300毫米、200毫米的直徑，亦可使用其他直徑。
元件層100可包含一曝露表面112，且曝露表面112可附接至一暫時底材114以形成一半導體結構118，如圖1B所示。實施方式可包括選定暫時底材114使其包含矽、鍺、矽鍺、碳化矽、一III-V族材料、一II-VI族材料或玻璃等等當中至少一者。在某些實施例中，初始底材102及暫時底材114可包含實質上 相同的材料。初始底材102及暫時底材114的材料互相匹配可有助改進將元件層100附接至暫時底材114的製程。舉例而言，初始底材102的熱膨脹係數及暫時底材114的熱膨脹係數可被選定成實質上為相同值，以防止附接製程期間不樂見的應變(stresses)。在進一步實施例中，初始底材102的熱膨脹係數與暫時底材114的熱膨脹係數間的差異可被選定成小於約10%。
將元件層100附接至暫時底材114可利用一鍵合(bonding)製程進行。舉例而言，元件層100的曝露表面112可鍵合至暫時底材114的一表面116。將元件層100鍵合至暫時底材114，可經由在室溫(例如介於大約20℃與30℃之間)下進行一分子附著(molecular adhesion)製程將兩者彼此鍵合而進行。
如所屬技術領域中所已知，以分子附著進行鍵合的原理稱為直接鍵合，其係根據使兩個表面(例如元件層100的曝露表面112及暫時底材114的表面116)直接接觸的原理，亦即不使用特定的鍵合材料(黏合劑、蠟、焊接劑等等)。此種鍵合製程要求待鍵合的表面必須足夠平滑且沒有粒子或污染物，以及待鍵合的表面必須足夠靠近，通常為小於數奈米的距離，以使接觸得以開始。在此情況下，兩個表面間的吸引力會大到足以產生分子附著(由兩個待鍵合表面的兩個原子或分子間電子交互作用之吸引力(凡得瓦力)之總和，所誘發的鍵合)。
分子附著鍵合可經由向初始底材102、元件層100及暫時底材114所形成的半導體結構18(圖1B)的至少一個位置處施加壓力點而開始。暫時底材114與元件層100之間的鍵合波會從被施加壓力的那一點傳播。但施加此種壓力並不是使鍵合波傳播開始所必須的。
在分子附著之鍵合後，可在半導體結構118上以一中等溫度(最好是小於或等於100℃)進行回火，以強化暫時底材114與元件層100之間的鍵合。
在進一步的實施例中，用於將暫時底材114附接至元件層100的曝露表面112的鍵合製程，可於室溫中在壓力下進行。在更進一步的實施例中，鍵合製程可在小於或等於100℃的溫度中在壓力下進行。
在其他實施例中，一鍵合層(未繪出)可設置在暫時底材114與元件層100之間。該鍵合層可形成在元件層100及暫時底材114的鍵合表面(即曝露表面112及116)當中一者或兩者上。該鍵合層可包含二氧化矽、氮化矽或氮氧化矽當中一者或多者。鍵合層可用於改進將元件層100附接至暫時底材114的鍵合製程的可靠性。
待暫時底材114附接至元件層100後，便可應用進一步的處理形成一高電阻率層，以改進元件層100所包含的複數個電子元件104的射頻效能。形成高電阻率層可包括移除與元件層100相對的初始底材102的一部分。舉例而言，參考圖1C，與元件層100相對的初始底材102的一部分可利用一薄化製程加以移除，以留下初始底材102的剩餘部分102’。薄化初始底材102的一部分可包括蝕刻、研磨及拋光製程當中一者或多者。舉例而言，初始底材102可具有一初始厚度，其大約小於1000微米，或甚至小於800微米，或在某些實施例中甚至小於500微米。薄化製程可用於移除初始底材102的曝露背表面的一部分，從而將初始底材102的厚度減至小於約100微米，或小於20微米，或在某些實施例中甚至小於約5微米。
待初始底材102的一部分薄化後，便可在與元件層100相對的初始底材剩餘部分102’的曝露背表面120上，形成一光罩層122，如圖1D所示。光罩 層122可應用半導體產業中眾所周知的方法，例如標準的光微影方法，形成在初始底材102的剩餘部分102’的曝露背表面120上。舉例而言，光罩層122可包含一聚合物、二氧化矽、氮化矽或一金屬層當中一者或多者。
如圖1D所示，光罩層122包含設置在初始底材102的剩餘部分102’的背表面120上的複數個光罩元件124及複數個光罩開口126。光罩層122在初始底材102的剩餘部分102’的背表面120上的佈局配置之一示例實施方式如圖1E之俯視圖所繪。舉例而言，如圖1E所示，包含光罩層122的複數個光罩元件124可具有選定之幾何形狀，例如矩形、圓形或其他適合的光罩幾何形狀。在本發明的一些實施方式中，複數個光罩元件124的總表面積小於初始底材102的剩餘部分102’的背表面120的總表面積的75%，在其他實施方式中，複數個光罩元件124的總表面積小於初始底材102的剩餘部分102’的背表面120的總表面積的60%，或甚至在某些實施方式中，複數個光罩元件124的總表面積小於初始底材102的剩餘部分102’的背表面120的總表面積的50%。
待光罩層122形成後，便可進行一蝕刻製程以形成複數個通孔128，使其延伸穿過初始底材102的剩餘部分102’中無光罩遮蓋的背表面，以形成半導體結構130，如圖1F所示。舉例而言，一蝕刻製程可包括一乾式蝕刻製程(例如電漿蝕刻製程)或一濕式蝕刻製程(例如濕式酸蝕製程)當中一者或多者。在本發明的某些實施方式中，蝕刻製程可進行直到複數個通孔128的深度為大約大於5微米，或大於20微米，或甚至大於100微米為止。蝕刻製程可在撞擊元件層100前停止，以防止對包含元件層100的複數個元件104造成不樂見的損害。待蝕刻製程完成後，便可應用眾所周知的方法，例如化學蝕刻或溶劑清潔方法，將光罩層122移除。
在形成穿透初始底材102的剩餘部分102’的複數個通孔128後，可將一最終底材132附接在複數個通孔128上方，以在最終底材132與元件層100間形成複數個孔穴134，如圖1G所示，複數個孔穴134及初始底材102的剩餘部分102’形成一高電阻率層136。
詳言之，本發明的實施方式可包括選定最終底材132使其包含矽、鍺、矽鍺、碳化矽、一III-V族材料或一II-VI族材料當中至少一者。在額外實施方式中，最終底材132可包含一陶瓷、一介電材料或一絕緣體或當中一者或多者。最終底材可更包含一單晶材料，或作為替代地包含一多晶或非晶材料。額外的實施方式可包括選定最終底材132使其表現出介於大約10Ohms-cm與大約1,000,000Ohms-cm間的電阻率。
經由應用前文所述將暫時底材114鍵合至元件層100之鍵合製程而使最終底材132與初始底材102的剩餘部分102’接觸，可將最終底材132附接至複數個通孔128上方而形成複數個孔穴134。此外，如前所述，一鍵合層(未繪出)可形成在最終底材132及初始底材102的剩餘部分102’當中一者或兩者上方，以透過如前文所詳述的分子附著改進鍵合製程。
將最終底材132附接在穿透初始底材102的剩餘部分102’的複數個通孔128上方可形成一高電阻率層136，該高電阻率層136係設置在最終底材132與元件層100之間。因此，該高電阻率層136包含複數個孔穴134及初始底材102的剩餘部分102’。
高電阻率層136可製作成使其具有一平均電阻率，其大於約10,000Ohms-cm，或大於約100,000Ohms-cm，或甚至大於1,000,000Ohms-cm。將高電 阻率層136製作成設置在最終底材132與元件層100之間可確保製作在元件層內100的射頻元件的最佳效能。
待高電阻率層136製作完成後，便可進行暫時底材114的移除，如圖1H所示。暫時底材114可經由蝕刻、研磨或拋光製程當中一者或多者而移除。暫時底材114的移除製程可進行直到整個暫時底材114都被移除而使元件層100，尤其是包含層間介電材料110及導電元件108的互連層106，再次曝露出來為止。
上文所述的本發明實施方式教示了用於形成包含一初始底材的剩餘部分及複數個孔穴之一高電阻率層的方法及結構。在以下所說明的本發明其他實施方式中，高電阻率層可包含一初始底材的剩餘部分及形成於其上之一額外高電阻率材料。
參考圖2A，一半導體結構230被形成為包含一暫時底材214、一元件層200、一初始底材剩餘部分202’，以及延伸穿過該初始底材剩餘部分202’的複數個通孔228。圖2A的半導體結構230實質上與圖1F的半導體結構130相同，且可應用與前文所述用於形成圖1F的半導體結構130方法實質上相同的方法形成。
待圖2A的半導體結構230製作好後，便可接著形成包含有初始底材剩餘部分202’及一額外高電阻率材料238的高電阻率層236。在一些實施方式中，高電阻率材料238可設置在初始底材剩餘部分202’上，且可填滿所述複數個通孔228，如圖2B所示。
有數種製程可用於形成高電阻率材料238，舉例而言，一沉積製程(例如化學氣相沉積、物理氣相沉積等等)或一旋轉塗佈(spin-on)製程當中一者或多者，可用於形成高電阻率材料238。高電阻率材料238可利用一保形 形成(conformal formation)製程形成，接著加以平坦化，以形成曝露的平坦高電阻率表面239。用於形成高電阻率表面239的平坦化製程可應用化學拋光、研磨或蝕刻製程當中一者或多者來進行。
在本發明的一些實施方式中，高電阻率材料238可包含介電材料，例如二氧化矽、氮化矽、高電阻率聚合物、聚醯亞胺或瓷膠當中一者或多者。高電阻率材料238可包含具有電阻率值大於約10,000Ohms-cm，或大於約100,000Ohms-cm，或甚至大於1,000,000Ohms-cm之一高電阻率材料。
待形成高電阻率層236後，便可將一最終底材232附接至高電阻率層236，如圖2C所示。將高電阻率層236附接至最終底材232可利用如前文所述將暫時底材114附接至元件層100之鍵合製程來進行。除前文所述者外，可將一鍵合層(未繪出)形成在最終底材232及高電阻率層236當中一者或兩者上方，以以透過如前文所詳述的分子附著改進鍵合製程。
待高電阻率層236製作後，便可進行暫時底材214的移除，如圖2D所示。暫時底材214可經由蝕刻、研磨或拋光製程當中一者或多者而移除。暫時底材214的移除製程可進行直到整個暫時底材214都被移除而使元件層200，尤其是包含層間介電材料及導電元件的互連層，再次曝露出來為止。
示例1：依照一第一示例性實施方式(參考圖1A至圖1H加以說明)，包含射頻開關之一元件層100被製作在由矽製成的一初始底材102上，初始底材102具有5ohm.cm的電阻率，300毫米的直徑及800微米的厚度(圖1A)。
將由矽製成的一暫時底材114，其具有300毫米的直徑及800微米的厚度，透過分子附著鍵合組裝至元件層100的曝露表面。在鍵合前，元件層100的曝露表面已經歷化學機械平坦化製程，其次是清潔製程，以使該表面具有分 子附著鍵合所要求的平坦度、低粗糙度及清潔度。暫時底材114亦已經歷微電子清潔(microelectronic cleaning，例如透過臭氧+RCA)，以提供其適當的表面特性。這樣，便獲得一組合好的半導體結構118(圖1B)。接著，透過機械研磨製程，其次是化學機械研磨製程，將初始底材102的後側(即與承載元件層100相對的那一側)薄化，直至殘厚達到5微米(圖1C)。在薄化階段前，可使組合好的半導體結構118在例如大約100-150℃的溫度下經過熱處理，以強化暫時底材114與元件層100間界面的鍵合力。
接著，在一微影製程中，將一光罩層122施加至經薄化的初始底材102後側，以界定出多個被光罩遮蓋的區域124及多個未被光罩遮蓋的區域126(圖1D及1E)。作為示例，該些被光罩遮蓋的區域124為矩形，矩形的側邊尺寸為10 x 20微米。該些被光罩遮蓋的區域124的表面積，小於初始底材102薄化側的總表面積的50%，例如為40%。接著，可利用一化學蝕刻製程蝕刻初始底材102中未被光罩遮蓋的區域126，以形成多個通孔128(圖1F)。然後移除光罩層122。
接著，準備一最終底材132，舉例而言，其由氮化鋁組成，厚度為500微米，以期將其組裝在初始底材102經過薄化的後側上。待組裝表面的準備可包括電漿處理(在氧或氮下進行)，其能夠活化表面並為後續的鍵合提供低溫下的高附著能量。組裝係在受控制的大氣環境下使用直徑鍵合技術進行。作為示例，鍵合室的大氣環境可為在大氣壓下的空氣，或在選定壓力下的一氣體(例如氮氣或氬氣或另一氣體)。在組裝後(圖1G)，高電阻率層136便形成了：其由初始底材102的剩餘部分102’及多個孔穴134構成。接著可進行低溫熱處理(因組裝後的臨時底材及最終底材的熱膨脹係數間的主要差異，此處溫度為大約100℃)以強化初始底材102薄化側與最終底材132之間的鍵合能。
最後階段包括暫時底材114的移除。其移除可經由機械研磨及化學蝕刻進行，或最好透過拆卸進行，也就是在暫時底材114與元件層100之間的鍵合界面施加機械應力。
由此方式獲得的半導體結構140給予元件層100中所包含的開關良好的射頻效能，因為最終底材的存在所具有的電絕緣特性，比初始底材102的電絕緣特性更有利；此外，因為有高電阻率層136的形成，初始底材102的剩餘部分102’不會因產生導電路徑而損害元件的性能。
因此，本發明的製作技術可利用初始矽底材，而不是較昂貴的SOI底材，並伴隨雙層移轉(double transfer of layer)及高電阻率層136的製作，以獲得具有適合於射頻應用特性的半導體結構。
示例2：依照一第二示例性實施方式(參考圖2A至圖2D加以說明)，包含射頻開關之一元件層200被製作在由矽製成的一初始底材上，其具有30ohm.cm的電阻率，300毫米的直徑及800微米的厚度。將由矽製成的一暫時底材214，其具有300毫米的直徑及800微米的厚度，透過直接鍵合組裝至元件層200的曝露表面。在鍵合前，元件層200的曝露表面已經歷化學機械平坦化製程，其次是清潔製程，以使該表面具有分子附著鍵合所要求的平坦度、低粗糙度及清潔度。暫時底材214亦已經歷微電子清潔(例如透過臭氧+RCA)，以提供其適當的表面特性。接著，透過機械研磨製程，其次是化學機械研磨製程，將初始底材的後側(即與承載元件層200相對的那一側)薄化，直至殘厚達到20微米。
接著，在一微影製程中，將一光罩層施加至經薄化的初始底材後側(剩餘部分202’)，以界定出多個被光罩遮蓋的區域及多個未被光罩遮蓋的區域。作為示例，該些被光罩遮蓋的區域為矩形，矩形的側邊尺寸為10 x 20微米。 該些被光罩遮蓋的區域的表面積，小於初始底材202’薄化側的總表面積的75%，例如為55%。接著，可利用一化學蝕刻製程蝕刻初始底材剩餘部分202’中該些未被光罩遮蓋的區域，以形成多個通孔228(圖2A)。然後移除光罩層。
接著，將一層高電阻率材料238沉積在該些通孔228中以將其填滿(亦即，沉積厚度至少等於初始底材剩餘部分202’的殘厚)，如果適合的話，也沉積在初始底材剩餘部分202’上面(如圖2B所示)。該高電阻率材料，舉例而言，可為二氧化矽，或者，作為替代方案，其可由高電阻率(即電阻率最好大於10,000Ohm.cm)的聚合物製成。接著，可透過化學機械平坦化製程及接著進行RCA清潔製程，準備高電阻率材料238的曝露表面239以期進行直接鍵合。
接著準備一最終底材232，舉例而言，其由玻璃組成，厚度為500微米，以期將其組裝在經過薄化的初始底材後側(剩餘部分202’)上。待組裝的表面的準備可包括電漿處理(在氧或氮下進行)，其能夠活化表面並為後續的鍵合提供低溫下的高附著能量。組裝係使用直徑鍵合技術進行。在組裝後(圖2C)，高電阻率層236便形成了：其由初始底材剩餘部分202’及高電阻率材料238構成。接著可進行低溫熱處理(因組裝後的臨時底材及最終底材的熱膨脹係數間的主要差異，此處溫度為大約100℃)以強化初始底材的薄化側與最終底材232之間的鍵合能。
最後階段包括暫時底材214的移除(圖2D)。其移除可經由機械研磨及化學蝕刻進行，或最好透過拆卸進行，也就是在暫時底材214與元件層200之間的鍵合界面施加機械應力。
由此方式獲得的半導體結構240給予元件層200中所包含的開關良好的射頻效能，因為最終底材232的存在所具有的電絕緣特性，比初始底材的 電絕緣特性更有利；此外，因為有高電阻率層236的形成，初始底材剩餘部分202’的殘厚不會因產生導電路徑而損害元件的性能。
上揭該些示例性實施方式並不會限制本發明之範圍，因該些實施方式僅為本發明實施方式之示例，本發明乃是由後附之申請專利範圍及其法律均等範圍所定義。任何均等之實施方式均落入本發明之範圍。事實上，對於本發明所屬技術領域具有通常知識者而言，除本說明書所示及所說明者外，對於本發明之各種修改，例如所述元件之替代性有用組合，亦會因本說明書之敘述而變得顯而易見。換言之，本說明書所述任一示例性實施方式之一項或多項特徵，可與本說明書所述另一示例性實施方式之一項或多項特徵結合，以提供本發明之其他實施方式。此等修改及實施方式亦落入後附之申請專利範圍內。
100:元件層
102’:剩餘部分
114:暫時底材
132:最終底材
134:孔穴
136:高電阻率層

Claims (13)

  1. 一種用於形成一半導體結構(140,240)之方法，該方法包括：在一初始底材(102)上形成一元件層(100,200)；將該元件層(100,200)之一第一表面附接至一暫時底材(114,214)；形成具有平均電阻率大於約10,000Ohms-cm之一高電阻率層(136,236)，其中形成該高電阻率層包括：透過薄化移除該初始底材(102)之一部分，從而留下該初始底材之剩餘部分(102’,202’)；及形成延伸穿過該初始底材(102)之剩餘部分(102’,202’)之複數個通孔；將一最終底材(132,232)附接至該高電阻率層(136,236)；以及移除該暫時底材(114,214)。
  2. 如申請專利範圍第1項之方法，其中形成穿過該初始底材(102)之剩餘部分(102’,202’)之複數個通孔(128,228)更包括：在該初始底材(102)之剩餘部分(102’)之一曝露表面(120)上形成一光罩層(124)；以及蝕刻出該些通孔(128)使其穿過該初始底材(102)之無光罩遮蓋之剩餘部分(126)。
  3. 如申請專利範圍第2項之方法，其中該光罩層(124)包含複數個光罩元件，且所述方法更包含選定該複數個光罩元件之總表面積使其小於該初始底材(102)之剩餘部分(102’)之曝露表面(120)之總表面積之百分之七十五。
  4. 如申請專利範圍第2或3項之方法，其中將該最終底材(132)附接至該高電阻率層(136)包括將該最終底材(132)附接至該複數個通孔(128)而在該最終底材(132)與該元件層(100)之間形成複數個孔穴(134)。
  5. 如申請專利範圍第2或3項之方法，其更包括在該複數個通孔(128,228)上形成一高電阻率材料(238)。
  6. 如申請專利範圍第5項之方法，其更包括選定該高電阻率材料(238)使其具有大於10,000Ohm.cm之電阻率。
  7. 如申請專利範圍第5項之方法，其更包括選定該高電阻率材料(238)使其包含二氧化矽、氮化矽、一高電阻率聚合物、一聚醯亞胺或一瓷膠當中至少一者。
  8. 一半導體結構(140,240)，其包含：一最終底材(132,232)；設置在該最終底材(132,232)上之一高電阻率層(136,236)；該高電阻率層(136,236)包含一初始底材(102)之剩餘部分(102’,202’)，及延伸穿過所述剩餘部分(102’,202’)之複數個通孔(128,228)；以及設置在該高電阻率層(136,236)上且包含形成在該初始底材102上面及/或當中之複數個射頻電子元件(104)之一射頻電子元件層(100,200)。
  9. 如申請專利範圍第8項之半導體結構(140,240)，其中該高電阻率層(136,236)包含平均電阻率大於約10,000Ohm.cm之一層。
  10. 如申請專利範圍第8或9項之半導體結構(140)，其中該高電阻率層(136)包含該初始底材(102)之剩餘部分(102’)以及複數個孔穴(134)。
  11. 如申請專利範圍第8或9項之半導體結構(240)，其中該高電阻率層(236)更包含設置在該複數個通孔(228)間之一高電阻率材料(238)。
  12. 如申請專利範圍第11項之半導體結構(240)，其中該高電阻率材料(238)包含二氧化矽、氮化矽、一高電阻率聚合物、一聚醯亞胺或一瓷膠當中一者或多者。
  13. 如申請專利範圍第11項之半導體結構(240)，其中該高電阻率材料(238)具有大於約10,000Ohm.cm之電阻率。
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