JP4576381B2 - 応力が加わる系のための基板アセンブリ - Google Patents

応力が加わる系のための基板アセンブリ Download PDF

Info

Publication number
JP4576381B2
JP4576381B2 JP2006518168A JP2006518168A JP4576381B2 JP 4576381 B2 JP4576381 B2 JP 4576381B2 JP 2006518168 A JP2006518168 A JP 2006518168A JP 2006518168 A JP2006518168 A JP 2006518168A JP 4576381 B2 JP4576381 B2 JP 4576381B2
Authority
JP
Japan
Prior art keywords
substrate
silicon
combination
thermal expansion
substrates
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006518168A
Other languages
English (en)
Other versions
JP2007527108A (ja
Inventor
ルテルトル，ファブリス
ギスラン，ブリュノ
レサック，オリヴィエ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2007527108A publication Critical patent/JP2007527108A/ja
Application granted granted Critical
Publication of JP4576381B2 publication Critical patent/JP4576381B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS

Description

本発明は、シリコンまたは炭化ケイ素基板のように、特にマイクロエレクトロニクスやオプトエレクトロニクスで使用される基板の分野に関する。
この分野において、基板は、しばしば共に組み合わせる必要がある。しかしながら、そのような基板が、特に熱的な特性に関して、同一の特性を必ずしも有している必要はない。したがって、問題は、ときに１０００℃のオーダーの振幅を超える温度上昇および／または下降の段階をアセンブリが受ける場合に、引張および圧縮の両応力に関して起こる。
上記基板の一方および／または他方は、応力の影響下でダメージ（例えばクラックの発生による）を受ける、または単に破壊されるかもしれない。
そのようなアセンブリの例は、ＧａＡｓ（砒化ガリウム）−Ｓｉ、サファイア−シリコン、ゲルマニウム−シリコン（Ｓｉ−Ｇｅ）、シリコン−石英または窒化ガリウム（ＧａＮ）−シリコンである。
基板の一方は、それ自身が層の組み合わせであるかもしれないし、１つの層または１つの膜にすぎないかもしれない。
したがって、問題は、異なる熱膨張係数を有する、２つの基板、基板と層、または基板と一組の層を組み合わせ、その組が１０００℃またはそれ以上のオーダーの極めて広範囲にわたる温度履歴を受ける可能性があるときに起こる。
本発明は、第１および第２組み合わせ面をそれぞれ有する、第１および第２基板が組み合わされてなり、
第２基板の組み合わせ面および／または組み合わせ面とは反対側の第２基板の面から、第２基板にモチーフが形成、作製または蝕刻されている構造を提供する。
上記面の一方および／または他方に作製されているモチーフは、組み合わせ面と平行な平面において、それらが弾力性を持つように作製されている基板を提供する。
こうして、この種の構造は、組み合わせ界面で発生する熱弾性応力を吸収することができる機械的手段または機械的システム（例えば、エッチングまたはモチーフを作製することによって得られる）を採用する。
２つの基板は、例えば雰囲気温度で、少なくとも１０％異なる熱膨張係数を有することができる。
例えば、基板の一方は、シリコン、石英、サファイア、炭化ケイ素またはガラスから形成することができ、他方は、砒化ガリウム、サファイア、シリコン−ゲルマニウム（ＳｉＧｅ）、燐化インジウム、窒化アルミニウムまたは炭化ケイ素から形成することができる。
第１基板は、各々が、例えば、０．１μｍ〜２μｍの範囲の厚さを持つ一層以上の薄層を含む、膜の形状でありうる。特に、第１基板は、ヘテロエピタキシーによって層を形成するためのデバイスとして使用することができるアセンブリを第２基板とともに形成するために、膜または薄層でありうる。この場合、第２基板に形成されたモチーフは、ヘテロエピタキシャル堆積の間に発生する可能性がある熱弾性応力または機械的応力の吸収を許容する。
上記構造は、シリコンの層、酸化物または絶縁体の層、および基板を含むＳＯＩ型でありうる。
本発明は、それぞれ第１および第２組み合わせ面を有し、第２基板にモチーフが作製されている、第１および第２基板を組み合わせる方法も提供する。上記モチーフは、２つの基板の組み合わせ面に平行な平面において、弾力性があり、もしくは柔軟性があり、または当該モチーフが弾力性を有するように作製されている基板を提供する。
２つの共に組み合わされた基板の組は、温度が上昇し、それから下降する段階を経る可能性があり、蝕刻されたモチーフは、温度上昇または下降の間に発生する機械的応力を吸収することができる。
本発明は、また、第１材料から形成された膜を第２材料から形成された基板上に製造するための方法であって、
第１材料によって構成された第１基板と、第２材料によって構成された第２基板とを、先に述べたように、共に組み合わせる工程と、
基板の一方の一部を分離または分割して、他方の基板上に膜を残す工程と、を含む方法を提供する。
本発明の１つの側面を、図１Ａを参照しながら以下に述べる。
この図は、例えば石英基板（膨張係数５×１０−７Ｋ−１）または砒化ガリウム（膨張係数６×１０−６Ｋ−１）、およびシリコン基板（膨張係数２．５×１０−６Ｋ−１）といった、異なる熱膨張係数ｃ０およびｃ２を有する、２つの基板４０，４２を共に組み合わせることに関係している。
ゲルマニウム（膨張係数６×１０−６Ｋ−１）、アルミナ（Ａｌ２Ｏ３、膨張係数７×１０−６Ｋ−１）および炭化ケイ素ＳｉＣ（膨張係数４．５×１０−６Ｋ−１）は、他に考えられる材料の例である。
基板４０と４２との熱膨張係数の相違（実際には、相対的な相違｜ｃ０−ｃ２｜／ｃ０または｜ｃ０−ｃ２｜／ｃ２）は、望ましくは、雰囲気温度、すなわち約２０℃または２５℃で決定され、それは雰囲気温度で少なくとも１０％、または少なくとも２０％〜３０％である。
各基板４０，４２は、数百μｍのオーダーの厚さとすることができ、例えば１００μｍ〜１ミリメートル（ｍｍ）の範囲の厚さである。
しかしながら、下記に述べるように、一方の基板は、それぞれの層が例えば０．１μｍ〜２μｍの範囲の厚さを有する一層以上の薄層の形状でありうる。そのようなアセンブリは、ヘテロエピタキシーによって層を形成するためのデバイスとして使用することができる。
基板の一方（この場合には基板４２）には、少なくとも、基板４０との組み合わせのための面４３に平行なｘｙ平面において、ある程度の弾性を有している、弾性調和層４５が形成されている。上記層は、表面におけるまたは表面４３からのエッチング、例えばイオンエッチング、によって得ることができる。このようにして、鋲、トレンチまたは他の幾何学的なモチーフであって好ましくは周期的なモチーフを形成することができる。上記モチーフは、２つの基板４０，４２の境界面に平行な平面において、弾力性または柔軟性がある。結果として生ずる弾力は、従来の梁理論を適用することによって計算できる。
このようにして、吸収要素または機械的応力吸収手段の機械的な系が作製される。
図１Ｂに示す変形例では、弾性調和層４９は、基板４２の裏面４７に形成されており、これにより、図１Ａの構成で起こりうる、基板４０と基板４２との接着に伴ういかなる問題も回避することが可能となる。この変形例も、応力を吸収することができる。
図１Ｃに示す他の一つの変形例では、基板の一方側および／または他方側から、鋸の切り口（saw cuts）に類似した切り込み５１が基板４２に作製され、基板のスライスの境界となっている。ここでも、応力吸収効果が得られる。
図１Ａ〜１Ｃに示すように、蝕刻またはくり抜かれたモチーフは、二次元または一次元の周期的なパターンで、好ましくは繰り返される。
一例として、１０μｍの深さｐ、１μｍの幅ｌ、および１μｍの距離ｅで間隔が空いているトレンチが、そのような機械的な吸収系を生じさせるために、基板４２にくり抜かれる。
２つの基板４０，４２は、面４１に面４３が相対した状態で組み合わされる。
図１Ａの場合において、基板または層４０と基板４２との分子結合によってアセンブリが得られるならば、トレンチを有する基板への結合は、結合工程を変化させる可能性があり、特に、接触する表面積がかなり（例えば約５０％にまで）減少する可能性がある。
さらに望ましくは、大きく蝕刻され、したがって小さい接触表面積または大幅に減じられた接触表面積を有する表面については、トレンチまたは鋲の配置は、自発的な結合が許容されるように最適化することができる。この目的で、モチーフの幾何学的なパラメータ、例えば幅および／または周期性を調整することができる。
蝕刻された基板を得るため、および結合面を平坦に維持するため、結合に先立って、基板の表面を部分的または完全に塞ぐことができる。たとえ、トレンチまたはモチーフの全深さが塞がれることになったとしても、応力吸収効果は維持される。
１つの例において、表面がシリコンであるならば、基板４２の表面を滑らかにするための工程は、シリコン原子のマイグレーションによって部分的または完全にエッチングピットを閉じるために、水素の流れ中において実施することでできる。図２に示すように、参照符号４８は、ある深さｈにわたってシリコンが充填されたトレンチを示している。
さらなる例において、トレンチの表面を塞ぐ、例えば酸化物の不整合堆積が作られる。上記堆積は、シャロートレンチアイソレーションまたはＳＴＩ型の非最適化充填方法によって作製することができる。
そのような方法は、例えば、C.P.Changらによって“A Highly Manufacturable Corner Rounding Solution for 0.18μm Shallow Trench Isolation”，IEDM 97-661で述べられている。
いったん組み合わせが実施されると、熱弾性応力の影響下において、梁、鋲、トレンチの壁、または切り込みによって定められたトレンチの活動および／または変形によって応力を吸収することができる要素が提供される。
２つの基板４０，４２を組み合わせるとき、または２つの組み合わされた基板のどのような後処理の間にも、温度上昇段階は実施される。その際には、２つの表面の一方または２つの基板の一方の品質の、他方の表面または他方の基板に対する熱膨張係数の相違に起因するいかなる変化も、蝕刻された基板４２に作製された鋲、モチーフまたはトレンチの活動により、少なくとも部分的に補償される。
どのような温度上昇または下降であっても、２つの表面４０，４２に膨張差が生ずるとともに、基板の平面と平行なｘｙ平面における、モチーフまたはトレンチの活動を引き起こす。
このことは、基板の一方に割れを作り出すことを意図して、２つの表面が組み合わされるとき、特に真実である。そうした種類の方法は、“スマートカット”（または基板分割）法として知られている。
この点からみると、本発明は、各々異なる熱膨張係数を持っている基板と膜とを組み合わせる方法も提供する。
そのような方法の例を、以下、図３Ａおよび図３Ｂを参照しながら述べる。
第１工程（図３Ａ）では、表面８１または基板８０に実質的に平行に拡がる薄層８７を形成するために、基板８０にイオンまたは原子注入を実施する。間違いなく、脆弱もしくは割れの層、面または領域が形成され、それらは、基板８０ａの容積の範囲内で、薄膜を構成することが意図された下の部位８５と、基板８０のバルクを構成している上の部位８４とを定める。上記注入は、通常、水素注入であるが、水素／ヘリウム同時注入が可能であるように、他の種類を使用することもできる。
２つの基板８０および８２が準備され、次いで、ウェーハ結合技術（マイクロエレクトロニクス技術で知られているあらゆる技術によってウェーハを組み合わせること）を使用して、または接着性接触（例えば分子結合）によって、または結合によって、面８１に面８３が相対した状態で組み合わされる。このことについては、Q.Y TongおよびU. Goseleによる研究“Semiconductor Wafer Bonding”，（Science and Technology），Wiley Interscience Publicationを参照されたい。
そして、基板８０の一部８４は、脆弱面８７に沿って割れを生じさせる、熱的または機械的処理によって取り除かれる。この技術の一例は、A.J.Auberton-Herveらによる論文“Why can Smart Cut Change the Future of Microelectronics?” published in the International Journal of High Speed Electronics and Systems, Vol 10, No 1，2000, p 131-146で述べられている。
脆弱面は、イオン注入以外の方法によっても得ることができる。“ELTRAN(R) by Splitting Porous Si Layers”, Proceedings of the 9th International Symposium on Silicon-on-Insulator Tech. and Device”,99-3,the Electrochemical Society, Seattle, p 117-121(1999)においてK.Sataguchiらが述べているような、多孔質シリコンの層を作製することも可能である。
他の技術は、イオン注入を使用することなく、且つ脆弱面を作り出すことなく、基板を減厚することを可能にする。それらは、研磨またはエッチング技術である。
得られる構造は、図３Ｂのものである。
基板８２（またはそれの面８３）と、薄膜８５（または接触面８１）との結合または組み合わせ界面の強化のために、温度を約１０００℃まで上昇させることが望ましいであろう。
異なる温度への上昇段階の間、基板８２に蝕刻されたモチーフの構造、特にそれらの柔軟性または弾力性は、応力、および２つの基板８０，８２の熱膨張係数差に起因するいかなる変化における相違を補償または吸収することができる。
このことは、膜が重ね合わされた組によって構成された膜８５にも当てはまる。言い換えると、本発明のこの側面は、上記したような基板−基板または単層−基板という系だけでなく、基板上に層を堆積させることに伴って生ずるいかなる複数層の系とも関与している。
図３Ｂに示す構造は、ヘテロエピタキシーによって層を形成するための基板として、有利に使用されるであろう。確かに、基板８２にモチーフまたはトレンチが蝕刻されていると、薄膜８５の上にヘテロエピタキシャル層を形成するときに発生する熱弾性応力は吸収される。モチーフによって基板８２に与えられた弾力性または柔軟性のおかげで、基板とヘテロエピタキシャル層との熱膨張係数差によって成長中または冷却中に生ずる欠陥を、そのようなモチーフを有していない基板に比べて減少させることができる。
この点からみると、薄膜８５は、広い範囲の熱膨張係数のヘテロエピタキシャル層を成長させるための種層として役立てることができる。組み合わされた構造、すなわち薄膜８５を伴った基板８２は、ＧａＮ、ＡｌＮ、ＩｎＮまたはＳｉＣのようなヘテロエピタキシャル層の成長に役立てることができる。
例えば、基板８２はシリコン基板であり、薄膜８５は、その薄層からヘテロエピタキシャル単結晶層を形成する炭化ケイ素単結晶薄層である。他の一つの例によると、薄膜８５は、シリコン基板上へのＧａＮ層のヘテロエピタキシャル成長を行うために種層として用いられるＧａＮ層でありうる。
上記したように、基板８２内に形成されているモチーフまたはトレンチは、図３Ｂに記されているように薄膜８５がその上に結合されている表面から、または反対側の表面（図４Ａ参照）から蝕刻して形成することができる。
薄膜８５は、その上に形成されうる以降の層と同様に、０．１μｍ〜２μｍの範囲の厚さを有していてもよい。
方法の１つの変形例を図４Ａおよび４Ｂに示す。参照符号は、１０を足しているという以外は図３Ａと同一であり、類似または対応する要素を示している。蝕刻されたモチーフ構造は、第２基板９２上に薄層９５を作製することを目的とする基板９０に作り込まれている。
脆弱面を準備するため、および２つの基板を組み合わせるための技術は、図３Ａおよび３Ｂに関して上記したものと同一である。
図３Ｂと対照的に、モチーフが最終構造（図４Ｂ）に現れない。プレートまたは基板９０は、例えば更なる基板に新たな薄膜を移すために、それから再利用することができる。
このことは、複数回の移し工程のために、１回のモチーフ蝕刻工程だけが実行される必要があることを意味する。
図１Ａは、本発明の実施形態を示している。 図１Ｂは、本発明の実施形態を示している。 図１Ｃは、本発明の実施形態を示している。 図２は、本発明の実施形態を示している。 図３Ａは、基板分割技術の２つの変形例における工程を示している。 図３Ｂは、基板分割技術の２つの変形例における工程を示している。 図４Ａは、基板分割技術の２つの変形例における工程を示している。 図４Ｂは、基板分割技術の２つの変形例における工程を示している。

Claims (15)

  1. 第１熱膨張係数および前記第１熱膨張係数とは異なる第２熱膨張係数をそれぞれ有し、且つ第１および第２組み合わせ面（８１，８３）をそれぞれ有する、膜と基板（８５，８２）とが組み合わされてなり、
    前記第２組み合わせ面（８３）が平坦であり、
    前記基板（８２）には、前記第２組み合わせ面（８３）とは反対側の面からモチーフが形成され、
    前記モチーフは、前記反対側の面に蝕刻された周期的かつ幾何学的なモチーフであって、組み合わせ界面において発生した熱弾性応力を吸収する機械的な系を形成するように、前記第１および第２組み合わせ面と平行な平面において、弾力性または柔軟性があり、
    前記膜が、以下の材料：砒化ガリウム、サファイア、ゲルマニウム、窒化ガリウム、シリコン、シリコン−ゲルマニウム（ＳｉＧｅ）、燐化インジウム、窒化アルミニウムおよび炭化ケイ素の１つによって構成されており、
    前記基板が、以下の材料：シリコン、石英、サファイア、炭化ケイ素およびガラスの１つによって構成されている、構造。
  2. 第１熱膨張係数および前記第１熱膨張係数とは異なる第２熱膨張係数をそれぞれ有し、且つ第１および第２組み合わせ面（８１，８３）をそれぞれ有する、膜と基板（８５，８２）とが組み合わされてなり、
    前記第２組み合わせ面（８３）が平坦であり、
    前記基板（８２）には、前記第２組み合わせ面（８３）とは反対側の面からモチーフが形成され、
    前記モチーフは、鋲、トレンチまたは鋸の切り口の形状であって、組み合わせ界面において発生した熱弾性応力を吸収する機械的な系を形成するように、前記第１および第２組み合わせ面と平行な平面において、弾力性または柔軟性があり、
    前記膜が、以下の材料：砒化ガリウム、サファイア、ゲルマニウム、窒化ガリウム、シリコン、シリコン−ゲルマニウム（ＳｉＧｅ）、燐化インジウム、窒化アルミニウムおよび炭化ケイ素の１つによって構成されており、
    前記基板が、以下の材料：シリコン、石英、サファイア、炭化ケイ素およびガラスの１つによって構成されている、構造。
  3. 前記膜および前記基板が、雰囲気温度において少なくとも１０％異なる熱膨張係数を有する、請求項１または請求項２に記載の構造。
  4. 前記膜が、薄層（８５）の形状である、請求項１ないし請求項３のいずれか１項に記載の構造。
  5. 前記薄層の厚さが、０．１μｍ〜２μｍの範囲にある、請求項４に記載の構造。
  6. ヘテロエピタキシーによって材料を堆積させるためのデバイスであって、請求項１ないし請求項５のいずれか１項に記載の構造を含む、デバイス。
  7. 第１材料から形成された膜を第２材料から形成された基板上に製造するための方法であって、
    それぞれ第１熱膨張係数および前記第１熱膨張係数とは異なる第２熱膨張係数を有し、且つそれぞれ第１および第２組み合わせ面（８１，８３）を有する、第１および第２基板（８０，８２）を共に組み合わせる工程と、
    前記基板の一方の一部を分離し、または前記基板の一方を減厚して、他方の基板上に膜（８５）を残す工程と、を含み、
    前記第２組み合わせ面（８３）が平坦であり、
    前記第２基板（８２）には、前記第２組み合わせ面（８３）とは反対側の面からモチーフが形成されており、前記モチーフは、前記反対側の面に蝕刻された周期的かつ幾何学的なモチーフであって、組み合わせ界面において発生した熱弾性応力を吸収する機械的な系を形成するように、前記第１および第２組み合わせ面と平行な平面において、弾力性または柔軟性があり、
    前記第１基板が、以下の材料：砒化ガリウム、サファイア、ゲルマニウム、窒化ガリウム、シリコン、シリコン−ゲルマニウム（ＳｉＧｅ）、燐化インジウム、窒化アルミニウムおよび炭化ケイ素の１つによって構成されており、
    前記第２基板が、以下の材料：シリコン、石英、サファイア、炭化ケイ素およびガラスの１つによって構成されている、方法。
  8. 第１材料から形成された膜を第２材料から形成された基板上に製造するための方法であって、
    それぞれ第１熱膨張係数および前記第１熱膨張係数とは異なる第２熱膨張係数を有し、且つそれぞれ第１および第２組み合わせ面（８１，８３）を有する、第１および第２基板（８０，８２）を共に組み合わせる工程と、
    前記基板の一方の一部を分離し、または前記基板の一方を減厚して、他方の基板上に膜（８５）を残す工程と、を含み、
    前記第２組み合わせ面（８３）が平坦であり、
    前記第２基板（８２）には、前記第２組み合わせ面（８３）とは反対側の面からモチーフが形成されており、前記モチーフは、鋲、トレンチまたは鋸の切り口の形状であって、組み合わせ界面において発生した熱弾性応力を吸収する機械的な系を形成するように、前記第１および第２組み合わせ面と平行な平面において、弾力性または柔軟性があり、
    前記第１基板が、以下の材料：砒化ガリウム、サファイア、ゲルマニウム、窒化ガリウム、シリコン、シリコン−ゲルマニウム（ＳｉＧｅ）、燐化インジウム、窒化アルミニウムおよび炭化ケイ素の１つによって構成されており、
    前記第２基板が、以下の材料：シリコン、石英、サファイア、炭化ケイ素およびガラスの１つによって構成されている、方法。
  9. 前記２つの共に組み合わされた基板の組が、当該方法の期間内に温度上昇の段階を経る、請求項７または請求項８に記載の方法。
  10. 前記２つの基板が、ウェーハ結合（wafer bonding）、分子接触（molecular contact）または接着性結合（adhesive bonding）によって、共に組み合わされている、請求項７ないし請求項９のいずれか１項に記載の方法。
  11. 前記第１基板（８０）が、脆弱領域（８７）を含む、請求項７ないし請求項９のいずれか１項に記載の方法。
  12. 前記第２基板（８０）が、脆弱領域（８７）を含む、請求項７ないし請求項９のいずれか１項に記載の方法。
  13. 前記脆弱領域が、多孔質層の形成によって作製されている、請求項１１または請求項１２に記載の方法。
  14. 前記脆弱領域が、イオン注入を行うことによって作製されている、請求項１１または請求項１２に記載の方法。
  15. 前記基板の一方の分離または減厚が、研磨またはエッチングによって実施される、請求項７または請求項８に記載の方法。
JP2006518168A 2003-07-10 2004-07-08 応力が加わる系のための基板アセンブリ Active JP4576381B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0308447A FR2857502B1 (fr) 2003-07-10 2003-07-10 Substrats pour systemes contraints
PCT/EP2004/007632 WO2005006419A2 (en) 2003-07-10 2004-07-08 Substrate assembly for stressed systems

Publications (2)

Publication Number Publication Date
JP2007527108A JP2007527108A (ja) 2007-09-20
JP4576381B2 true JP4576381B2 (ja) 2010-11-04

Family

ID=33522933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006518168A Active JP4576381B2 (ja) 2003-07-10 2004-07-08 応力が加わる系のための基板アセンブリ

Country Status (8)

Country Link
US (2) US7067393B2 (ja)
EP (1) EP1644967A2 (ja)
JP (1) JP4576381B2 (ja)
KR (1) KR100863081B1 (ja)
CN (1) CN1816897B (ja)
FR (1) FR2857502B1 (ja)
TW (1) TWI310212B (ja)
WO (1) WO2005006419A2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100652395B1 (ko) * 2005-01-12 2006-12-01 삼성전자주식회사 다이-휨이 억제된 반도체 소자 및 그 제조방법
US7374957B2 (en) * 2005-07-11 2008-05-20 Asml Netherlands B.V. Method of calibrating or qualifying a lithographic apparatus or part thereof, and device manufacturing method
US20070090156A1 (en) * 2005-10-25 2007-04-26 Ramanathan Lakshmi N Method for forming solder contacts on mounted substrates
US7420202B2 (en) 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
US7723224B2 (en) * 2006-06-14 2010-05-25 Freescale Semiconductor, Inc. Microelectronic assembly with back side metallization and method for forming the same
US9019830B2 (en) 2007-05-15 2015-04-28 Imagine Communications Corp. Content-based routing of information content
JP5123573B2 (ja) * 2007-06-13 2013-01-23 ローム株式会社 半導体発光素子およびその製造方法
DE102007054856A1 (de) * 2007-11-16 2009-05-20 Osram Gesellschaft mit beschränkter Haftung Beleuchtungsvorrichtung mit einer Substratplatte und einem Kühlkörper
FR2942911B1 (fr) 2009-03-09 2011-05-13 Soitec Silicon On Insulator Procede de realisation d'une heterostructure avec adaptation locale de coefficient de dilatation thermique
FR2966285B1 (fr) * 2010-10-14 2013-09-06 St Microelectronics Crolles 2 Procédé de formation de circuits intégrés sur substrat semi conducteur contraint
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
CN102420582A (zh) * 2011-11-29 2012-04-18 浙江大学 基于柔性衬底的声表面波器件的结构及其制造方法
CN104409411B (zh) * 2014-11-24 2017-12-08 上海华虹宏力半导体制造有限公司 半导体器件及其形成方法
FR3039003B1 (fr) * 2015-07-17 2017-07-28 Soitec Silicon On Insulator Procede de fabrication d'un substrat
KR102136197B1 (ko) 2018-12-17 2020-07-22 주식회사 티씨케이 탄화탄탈 코팅 재료

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3231062A1 (de) 1982-08-20 1984-02-23 Bayer Ag, 5090 Leverkusen Verfahren zur herstellung von beschichtungsmassen, waessrige dispersionen von pu-reaktiv-systemen und ihre verwendung zur beschichtung
US5126820A (en) * 1985-02-01 1992-06-30 Advanced Micro Devices, Inc. Thermal expansion compensated metal lead frame for integrated circuit package
GB2237929A (en) * 1989-10-23 1991-05-15 Philips Electronic Associated A method of manufacturing a semiconductor device
JP3300060B2 (ja) * 1992-10-22 2002-07-08 キヤノン株式会社 加速度センサー及びその製造方法
JP3410202B2 (ja) * 1993-04-28 2003-05-26 日本テキサス・インスツルメンツ株式会社 ウェハ貼着用粘着シートおよびこれを用いた半導体装置の製造方法
FR2715501B1 (fr) * 1994-01-26 1996-04-05 Commissariat Energie Atomique Procédé de dépôt de lames semiconductrices sur un support.
MY112145A (en) * 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
US5506753A (en) * 1994-09-26 1996-04-09 International Business Machines Corporation Method and apparatus for a stress relieved electronic module
US5759753A (en) * 1995-07-19 1998-06-02 Matsushita Electric Industrial Co., Ltd. Piezoelectric device and method of manufacturing the same
EP0996967B1 (de) * 1997-06-30 2008-11-19 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. Verfahren zur Herstellung von schichtartigen Gebilden auf einem Halbleitersubstrat, Halbleitersubstrat sowie mittels des Verfahrens hergestellte Halbleiterbauelemente
JP3809733B2 (ja) * 1998-02-25 2006-08-16 セイコーエプソン株式会社 薄膜トランジスタの剥離方法
DE69930099T2 (de) * 1999-04-09 2006-08-31 Stmicroelectronics S.R.L., Agrate Brianza Herstellung von vergrabenen Hohlräumen in einer einkristallinen Halbleiterscheibe und Halbleiterscheibe
US6455924B1 (en) * 2001-03-22 2002-09-24 International Business Machines Corporation Stress-relieving heatsink structure and method of attachment to an electronic package
US6503847B2 (en) * 2001-04-26 2003-01-07 Institute Of Microelectronics Room temperature wafer-to-wafer bonding by polydimethylsiloxane
FR2837981B1 (fr) * 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement

Also Published As

Publication number Publication date
CN1816897A (zh) 2006-08-09
FR2857502B1 (fr) 2006-02-24
EP1644967A2 (en) 2006-04-12
FR2857502A1 (fr) 2005-01-14
US20060192269A1 (en) 2006-08-31
TW200509217A (en) 2005-03-01
WO2005006419A3 (en) 2005-02-10
US7279779B2 (en) 2007-10-09
KR100863081B1 (ko) 2008-10-13
US7067393B2 (en) 2006-06-27
TWI310212B (en) 2009-05-21
KR20060034685A (ko) 2006-04-24
WO2005006419A2 (en) 2005-01-20
US20050006740A1 (en) 2005-01-13
JP2007527108A (ja) 2007-09-20
CN1816897B (zh) 2010-06-23

Similar Documents

Publication Publication Date Title
US7279779B2 (en) Substrate assembly for stressed systems
US7009270B2 (en) Substrate for stressed systems and method of making same
KR101292111B1 (ko) 열팽창 계수의 국부적 적응을 갖는 헤테로구조를 제조하는 방법
US7256473B2 (en) Composite structure with high heat dissipation
US20060063352A1 (en) Process for manufacturing wafers of semiconductor material by layer transfer
KR20160041840A (ko) 단결정 재료 사용의 개선된 효율을 갖는 유사 기판
US7605055B2 (en) Wafer with diamond layer
JP2003068593A (ja) 半導体積層基板およびその製造方法
WO2008090426A1 (en) Process for forming and controlling rough interfaces
JP2023519166A (ja) 積層構造を製造するための方法
JP2016222525A (ja) 単結晶基板から層を移動させるための方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091027

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100413

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100629

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100803

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100823

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4576381

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130827

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250