KR20060034685A - 스트레스 받은 시스템용 기판 어셈블리 - Google Patents

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Abstract

본 발명은, 제1 열 팽창 계수 및 상기 제1 열 팽창 계수와는 다른 제2 열 팽창 계수를 각각 가지며, 제1 및 제2 어셈블리 면을 각각 갖는 기판(85, 82)과 박막으로부터 조립된 구조에 관한 것으로, 모티프들이 상기 제2 기판(82) 내에 형성되어 있으며, 상기 모티프들은 상기 제1 및 제2 어셈블리 면에 평행한 평면 내에서 탄성적이거나 유연하다.

Description

스트레스 받은 시스템용 기판 어셈블리{SUBSTRATE ASSEMBLY FOR STRESSED SYSTEMS}
본 발명은, 실리콘 또는 탄화 규소 기판과 같은, 마이크로전자공학 또는 광전자공학에서 특히 이용되는, 기판 분야에 관한 것이다.
이 분야에서, 기판들은 종종 함께 조립(assemble)될 필요가 있다. 그러나, 그러한 기판들은 동일한 특성들, 특히 열적 특성들을 갖지는 않는다. 따라서, 때때로 1000℃ 급의 크기에 걸쳐, 온도가 상승하거나 하강하는 국면에 상기 어셈블리가 영향받기 쉬운 때, 신장 및 압축 모두의 스트레스에 관한 문제가 발생한다.
상기 기판들의 하나 또는 다른 기판은 스트레스의 영향을 받아 손상될 수 있거나(예를 들어, 크랙(cracks)의 출현(appearance)에 의하거나), 단순히 파괴될 수 있다.
그러한 어셈블리들의 예는 갈륨비소-실리콘(GaAs-Si), 사파이어-실리콘, 게르마늄-실리콘(Si-Ge), 실리콘-석영(silicon-quartz) 또는 질화 갈륨(GaN)-실리콘이다.
상기 기판들의 하나는 층(layer)들의 어셈블리 자체이거나, 단지 하나의 층 또는 박막일 수 있다.
따라서, 다른 열 팽창 계수를 갖는 층들의 셋트 및 기판, 또는 하나의 층 및 기판, 또는 두 기판을 서로 조립하는 때에, 상기 셋트가 가능하게는 1000℃ 급 또는 그 이상의 꽤 넓은 범위에 걸친 온도 편위에 영향을 받기 쉬운 조건하에서, 문제가 발생한다.
본 발명은 제1 및 제2 어셈블리 면을 각각 갖는 제1 및 제2 기판으로부터 조립된 구조를 제공한다. 그 어셈블리면으로부터 및/또는 상기 어셈블리 면의 반대편의 상기 제2 기판의 면으로부터, 모티프(motif)가 상기 제2 기판으로 에칭, 생성 또는 형성된다.
상기 면들의 하나 및/또는 다른 면에 생성된 상기 모티프들은 모티프들이 생성된 기판에 상기 어셈블리 면에 평행한 면 내의 탄성을 제공한다.
결국, 이러한 타입의 구조는 상기 어셈블리 경계면에서 생성된 열탄성 스트레스를 흡수할 수 있는 기계적 수단 또는 기계적 시스템(예를 들어, 모티프들을 에칭하거나 또는 생성함에 의해 얻어진)을 채용한다.
그 때, 상기 두 기판들은 예를 들어, 대기 온도 상에서 적어도 10% 다른 열 팽창 계수를 가질 수 있다.
예로서, 상기 기판들 중의 하나는 실리콘, 석영, 사파이어, 탄화규소 또는 유리로부터 형성될 수 있으며, 다른 기판은 갈륨비소, 사파이어, 실리콘-게르마늄(Si-Ge), 인화인듐(indium phosphide), 질화 알루미늄 또는 탄화규소로부터 형성될 수 있다.
상기 제1 기판은, 예를 들어, 각각이 0.1 마이크로미터 내지 2 마이크로미터의 범위의 두께를 갖는 하나 또는 그 이상의 박층(thin layer)으로 구성된 박막의 형태일 수 있다. 구체적으로, 상기 제1 기판은, 헤테로에피텍시(heteroepitaxy)에 의해 층들을 형성하는 장치로서 이용될 수 있는 어셈블리를 상기 제2 기판과 함께 형성하기 위한 박층 또는 박막일 수 있다. 따라서, 상기 제2 기판 내에 형성된 모티프들은 상기 헤테로에피텍시 증착 과정에 생성될 수 있는 기계적 또는 열탄성적 스트레스들을 흡수하는 것을 허용한다.
상기 구조는 실리콘층, 산화물층 또는 절연물층, 및 기판을 구비한 SOI 타입일 수 있다.
본 발명은 또한 제1 및 제2 어셈블리 면을 각각 갖는 제1 및 제2 기판을 조립하는 방법을 제공하며, 상기 방법에 따르면 모티프들이 상기 제2 기판 내에 생성되었다. 상기 모티프들은 탄성이 있거나 유연하거나, 두 기판들의 어셈블리 면에 평행한 평면 내에, 탄성을 갖고 모티프들이 생성되어 있는 기판을 제공한다.
두 함께 조립된 기판의 셋트는 온도가 상승했다가 하강하는 단계를 거칠 수 있다; 상기 에칭된 모티프들은 상기 온도 상승 또는 하강 동안 생성된 기계적 스트레스들을 흡수할 수 있다.
본 발명은 또한, 제2 재료로 형성된 기판 상에 제1 재료로 형성된 박막을 생성하는 방법으로서, 앞서 기술된 바와 같이, 제1 재료에 의해 구성된 제1 기판 및 제2 재료에 의해 구성된 제2 기판을 함께 조립하는 단계; 및 다른 기판 상에 박막을 남기기 위해 상기 기판들의 하나의 일부를 분리하거나 격리하는 단계를 포함하는 방법을 제공한다.
도 1a, 도 1b, 도 1c 및 도 2는 본 발명의 실시예를 나타낸다.
도 3a, 도 3b, 도 4a 및 도 4b는 기판 분리 기술의 두 변형에서의 단계들을 나타낸 것이다.
본 발명의 일면이 도 1a를 참고로 하여 이하에 기술된다.
이는 서로 다른 열 팽창 계수 c0 및 c2를 가질 수 있는 두 기판(40, 42)(예를 들어, 석영 기판(팽창계수 5×10-7K-1) 또는 비소갈륨 기판(팽창계수 6×10-6K-1) 및 실리콘 기판(팽창계수 2.5×10-6K-1))을 함께 조립하는 것에 관한 것이다.
게르마늄(팽창계수 6×10-6K-1), 알루미나(Al2O3, 팽창계수 7×10-6K-1) 및 탄화규소(SiC, 팽창계수 4.5×10-6K-1)가 다른 가능한 재료들의 예이다.
기판(40, 42) 사이의 열 팽창 계수의 차이(사실은, 상대차 |c0-c2|/c0 또는 |c0-c2|/c2)는 바람직하게는 대기온도(약 20℃ 또는 25℃)에서 결정된다: 그것은 대기 온도에서, 적어도 10% 또는 20%에서 30%까지이다.
각 기판(40, 42)은 수백 마이크로미터급 두께(예를 들어, 100 마이크로미터 내지 1 밀리미터의 두께)일 수 있다.
그러나, 아래에 기술된 바와 같이, 하나의 기판이 하나 또는 그 이상의 박층들의 형태일 수 있으며, 각각은 예를 들어, 0.1 마이크로미터 내지 2 마이크로미터 범위의 두께를 갖는다. 그러한 어셈블리는 헤테로에피텍시에 의해 층들을 형성하기 위한 장치로서 이용될 수 있다.
상기 기판들(이 경우에 있어서, 기판(42)) 중의 하나 내에, 탄성 조절(elastic accommodation)층(45)이 형성되며, 적어도 기판(40)과의 어셈블리를 위한 그 면(43)에 평행한 평면xy 내에 특정량의 탄성을 갖는다. 상기 층은 상기 표면에서 또는 상기 표면(43)으로부터, 에칭(예를 들어, 이온 에칭)에 의해 얻어질 수 있다. 따라서, 스터드(stud) 또는 트렌치 또는 다른 기하학적인 모티프(바람직하게는 주기적인(periodical))가 형성될 수 있다. 상기 모티프들은 상기 두 기판(40, 42)들의 경계면의 평면에 평행한 평면에서 유연하거나 탄성적이다. 결과적인 탄성은 종래의 빔 이론을 적용함에 의해 계산될 수 있다.
따라서, 스트레스 흡수 기계적 시스템 또는 스트레스 흡수 기계적 수단이 생성된다.
도 1b에 도시된 바와 같은 변형에서, 탄성 조절층(49)이, 도 1a의 구성에서 발생할 수 있는 기판(40)과 기판(42) 사이의 접착 문제를 피할 수 있는, 상기 기판(42)의 후면(47)에서 형성될 수 있다. 이 변화는 또한 스트레스를 흡수할 수 있다.
도 1c에 도시된 바와 같은 다른 변형에서, 톱니를 닮은 컷(cut)(51)들은 기판의 슬라이스를 정의하면서, 상기 기판의 한 면 또는 다른 면으로부터 상기 기판 (42)에 생성된다. 여기서 다시, 스트레스 흡수 효과가 얻어진다.
상기 에칭된 또는 텅빈 모티프들은, 도 1a 내지 도 1c에 도시된 바와 같이, 바람직하게는 2차원 또는 1차원의 주기적 패턴으로 반복된다.
예로서, 깊이(p) 10 마이크로미터, 폭(l) 1 마이크로미터이고, 1 마이크로미터의 거리(e)만큼 떨어져 있는 트렌치들이 상기 기판(42)에 형성되어, 그러한 기계적 흡수 시스템을 생성한다.
상기 두 기판(40, 42)은 면(41)에 대해 면(43)과 조립된다.
도 1a의 경우에, 상기 어셈블리가 상기 기판 또는 상기 층(40)의 상기 기판(42)으로의 분자 결합(molecular bonding)에 의해 얻어진다면, 트렌치를 구비한 기판으로의 결합은, 특히 접촉하게 된 상기 표면 영역이 실질적으로 감소(예를 들어, 약 50% 정도) 될 수 있게 됨에 따라, 상기 결합 단계를 변경할 수 있다.
다시 바람직하게는, 상당히 에칭된 표면의 경우(따라서, 작은 접촉 표면 영역이나 매우 감소된 접촉 표면 영역을 갖는), 트렌치나 스터드의 분포는 자연적인 결합(spontaneous bonding)을 허용하도록 최적화될 수 있다. 이에 따라, 상기 모티프의 기하학적 파라미터들, 예를 들어, 폭 및/또는 주기성(periodicity)이 조절될 수 있다.
에칭된 기판을 얻기 위해 및 상기 결합 표면을 평면으로 유지할 수 있기 위해, 결합 전에 상기 기판의 표면을 부분적으로 또는 전체적으로 밀폐할 수 있다. 상기 스트레스 흡수 효과는, 상기 트렌치 또는 모티프들의 전체 깊이가 밀폐되어야 하는 경우에도 유지될 것이다.
한 예에서, 상기 표면이 실리콘이면, 참조부호 48이 특정 깊이(h)에 대해 실리콘으로 트렌치를 채우는 것을 나타내는 도 2에 도시된 바와 같이 실리콘 원자의 마이그레이션(migration)에 의해 상기 에칭된 구멍(pit)들을 부분적으로 또는 전체적으로 폐쇄하기 위해 수소 스트림으로 기판(42)의 표면을 부드럽게 하는 단계가 수행될 수 있다.
다른 예에서, 상기 트렌치들의 표면을 밀폐하는 (예를 들어, 산화물의) 비 순응성(non conforming) 증착이 수행된다. 상기 증착은 최적화 되지 않은 충진 방법인 섈로우 트렌치 분리(Shallow Trench Isolation) 또는 STI 타입에 의해 생성될 수 있다.
그러한 방법은, 예를 들어, 씨. 피. 창 등의 "0.18 마이크로미터 STI를 위한 고도로 제조가능한 모서리 라운딩 솔루션(A highly manufacturable corner rounding solution for 0.18㎛ shallow trench Isolation)"(IEDM 97-661)에 기술되어 있다.
어셈블리가 일단 수행되면, 열탄성 스트레스 효과의 영향 아래에서 컷들에 의해 정의된 트렌치들 또는 트렌치들의 벽 또는 스터드 또는 빔의 변형 및/또는 이동에 의한 스트레스를 흡수할 수 있는 소자가 제공된다.
상기 두 기판(40, 42)을 조립하는 때 또는 상기 조립된 두 기판의 어떤 후속 처리 도중에, 온도 상승 국면들이 수행된다. 그러면, 다른 표면 또는 다른 기판에 관하여 상기 두 기판들의 하나 또는 상기 두 표면들의 하나의 질에서의 변화(열 팽창 계수의 차이에 의한 변화)는 상기 에칭된 기판(42)에 의해 생성된 트렌치 또는 모티프 또는 스터드의 이동에 의해 적어도 부분적으로 보상된다.
온도에서의 상승 또는 하강은 상기 두 기판(40, 42)이 다르게 팽창하게 할 것이며, 상기 기판의 면에 평행한 평면xy 내의 트렌치 또는 모티프의 이동을 야기할 것이다.
이는 구체적으로 상기 두 표면들이 상기 기판들의 하나 내의 분리를 생성하는 관점(view)으로 조립되는 때의 경우이다. 그러한 타입의 방법은 "스마트-컷"(또는 기판 분리) 방법으로 알려져 있다.
이러한 관점에서, 본 발명 또한 서로 다른 열 팽창 계수를 각각 갖는 박막 및 기판을 조립하는 방법을 제공한다.
그러한 방법의 예가 도 3a 및 3b를 참고로 하여 이하에서 기술될 것이다.
제1 단계에서(도 3a), 이온 또는 원자 주입이, 상기 표면(81) 또는 기판(80)에 실질적으로 평행하게 뻗은 박층(thin layer)(87)을 형성하기 위해 기판(80) 내에서 수행된다. 실제로, 박막을 형성하기 위한 하부영역(85) 및 상기 기판(80)의 체적을 형성하는 상부영역(84)을 상기 기판(80a)의 체적 내에 정의하는, 약한 또는 분리된 구역 또는 평면 또는 층이 형성된다. 상기 주입은 일반적으로 수소 주입이나, 수소/헬륨 공동주입이 이용될 수 있는 바와 같이, 다른 종류 또한 이용될 수 있다.
비교되는 상기 두 기판들(80, 82)은 이후, 웨이퍼 결합 기술(마이크로전자공학 분야에서 알려진 여느 기술에 의해 웨이퍼를 조립함)을 이용하여 또는 접착성 접촉(예를 들어, 분자 결합) 또는 결합에 의해, 면(81)에 대해 면(83)이 결합되도 록 결합된다. 이와 관련하여, 큐. 와이. 통 및 유. 괘젤의 "반도체 웨이퍼 결합"(과학 및 기술)(윌리 인터사이언스 출판)을 참고하여야만 한다.
다음으로, 상기 기판(80)의 부분(84)은 열 또는 기계적 처리에 의해 제거되어, 약한 평면(plane of weakness)(87)을 따라 분리를 야기한다. 이러한 기술의 하나의 예는, 2000년 출판된 국제 저널인 고속 전자공학 및 시스템, 볼륨 10, 제1호, 131페이지 내지 146페이지에 실린, "왜 스마트 컷이 마이크로전자공학의 미래를 변화시킬 수 있는가?"라는 제목으로 기재된 에이. 제이. 오버튼-허브 등의 논문에 기술되어 있다.
약한 평면은 이온 주입 이외의 방법에 의해 얻어질 수 있다. 시애틀에서 열린 전자 화학회 주최 SOI 기술 및 장치에 관한 제9회 국제 심포지움 회보(1999) 99-3, 117페이지 내지 121페이지에 실린 케이. 사타구치 등의 "다공성 실리콘 층을 분리함에 의한 엘트란®"이라는 논문에 기술된 바와 같이, 다공성 실리콘층을 또한 생성할 수 있다.
다른 기술들이 이온 주입을 채택함이 없이 및 약한 평면을 생성함이 없이 상기 기판을 얇게 만들 수 있다: 그들은 광택(polishing) 또는 에칭 기술들이다.
얻어진 구조는 도 3b의 구조이다.
상기 기판(82)(또는 그 면(83)) 및 박막(85)(또는 접촉면(81)) 사이의 결합 또는 어셈블리 경계면을 강화하기 위해, 약 1000℃ 까지로 온도를 상승시키는 것이 바람직할 수 있다.
다른 온도 상승 단계 동안, 상기 기판(82)으로 에칭된 모티프들의 구조, 특히 그들의 유연성 또는 탄성은, 상기 두 기판(80, 82)의 열 팽창 계수 간의 차이에 의한 변화의 차이 및 스트레스를 흡수 또는 보상할 수 있다.
이는 또한 한 셋트의 중첩된 박막에 의해 형성되는 박막(85)에 적용가능하다. 다르게는, 본 발명의 이 국면은 앞서 기술된 바와 같은 기판 상의 단일층 또는 기판-기판 시스템 뿐만 아니라, 기판 상의 증착층들을 포함하는 다층 시스템에 관한 것이다.
도 3b에 도시된 구조는 헤테로에피텍시에 의해 층들을 형성하는 기판으로서 유용하게 이용될 수 있다. 사실, 모티프들 또는 트렌치들이 상기 기판(82) 내에서 에칭되기 때문에, 상기 박막(85) 상에 헤테로에피텍시 층을 형성하는 때 생성될 수 있는 열탄성 스트레스가 흡수된다. 상기 모티프들에 의해 상기 기판(82)에 제공되는 탄성 또는 유연성 덕에, 상기 기판 및 상기 헤테로에피텍시 층의 열 팽창 계수의 차이로부터의 냉각(cool down) 동안 또는 성장 동안 발생하는 결점들이, 그러한 모티프들을 갖지 않는 기판과 비교하여 최소화될 수 있다.
이러한 관점에서, 상기 박막(85)이 보다 큰 범위의 열 팽창 계수에 대하여 헤테로에피텍시 층을 성장시키기 위한 시드층(seed layer)으로서 동작할 수 있다. 상기 조립된 구조(즉, 박막(85)을 갖는 기판(82))는 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN) 또는 탄화규소(SiC) 층과 같은 헤테로에피텍시 층을 성장하기 위해 동작할 수 있다.
예를 들어, 상기 기판(82)은 실리콘 기판일 수 있으며, 반면에 상기 박막 (85)은 헤테로에피텍시 단결정층이 형성되는 얇은 단결정 탄화규소층이다. 다른 예에 의하면, 상기 박막(85)은, 상기 실리콘 기판 상에 질화갈륨층의 호모에피텍시(homoepitaxial) 성장을 수행하는 시드층으로서 동작하는 질화갈륨층 일 수 있다.
앞서 설명한 바와 같이, 상기 기판(82)으로 형성되는 모티프들 또는 트렌치들이 도 3b에 도시된 바와 같이 상기 박막(85)이 결합되는 표면으로부터 또는 반대 표면으로부터(도 4a 참조) 에칭되어 형성될 수 있다.
상기 박막(85) 뿐만 아니라 그 위에 형성될 수 있는 후속 층들은 0.1 마이크로미터 내지 2 마이크로미터의 범위의 두께를 가질 수 있다.
상기 방법의 한 변화가 도 4a 및 4b에 도시되어 있다. 도 3a에 도시된 참조부호들과 동일하나, 10을 더한 참조부호들은 유사한 또는 대응되는 소자들을 지정한다. 에칭된 모티프 구조가 제2 기판(92)상에 박층(thin layer)(95)을 생성하기 위한 기판(90) 내에 생성된다.
약한 평면을 준비하고 상기 두 기판들을 조립하는 기술들은, 도 3a 및 도 3b와 관련하여 앞서 기술된 바와 같다.
상기 모티프들은, 도 3b와 다르게, 최종 구조(도 4b)에 나타나지 않는다. 그때, 상기 평판 또는 기판(90)은, 예를 들어, 새로운 박막을 또 다른 기판으로 이동시키기 위해, 리사이클링될 수 있다.
이는 오직 하나의 모티프 에칭 동작이 여러 이동 동작들을 위해 수행될 필요가 있음을 의미한다.

Claims (20)

  1. 제1 열 팽창 계수 및 상기 제1 열 팽창 계수와는 다른 제2 열 팽창 계수를 각각 갖고, 각각 제1 및 제2 어셈블리 면(81, 83)을 갖는 기판(85, 82)과 박막으로부터 조립된 구조로서,
    상기 기판(82) 내에 모티프가 형성되며, 상기 모티프는 상기 제1 및 제2 어셈블리 면에 평행한 평면 내에서 탄성적이거나 유연한 것을 특징으로 하는 기판(85, 82)과 박막으로부터 조립된 구조.
  2. 제1항에 있어서,
    상기 모티프들은 상기 어셈블리 표면으로부터 상기 기판으로 에칭된 것을 특징으로 하는 기판(85, 82)과 박막으로부터 조립된 구조.
  3. 제1항 또는 제2항에 있어서,
    상기 모티프들은 상기 어셈블리 표면(83)의 반대 면으로부터 상기 기판으로 에칭되는 것을 특징으로 하는 기판(85, 82)과 박막으로부터 조립된 구조.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판의 어셈블리 표면(83)으로부터 에칭된 모티프들이 상기 표면에서 적어도 부분적으로 밀폐되는 것을 특징으로 하는 기판(85, 82)과 박막으로부터 조 립된 구조.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 모티프들은 스터드 또는 트렌치 또는 톱니모양 형태인 것을 특징으로 하는 기판(85, 82)과 박막으로부터 조립된 구조.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 박막 및 기판은 대기 온도에서 적어도 10% 다른 열 팽창 계수를 갖는 것을 특징으로 하는 기판(85, 82)과 박막으로부터 조립된 구조.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 기판은 다음의 재료들:실리콘, 석영, 사파이어, 탄화규소, 및 유리 중의 하나에 의해 구성되는 것을 특징으로 하는 기판(85, 82)과 박막으로부터 조립된 구조.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 박막은 다음의 재료들: 갈륨비소, 사파이어, 게르마늄, 질화갈륨, 실리콘, 실리콘-게르마늄(SiGe), 인화인듐(indium phosphide), 질화알루미늄 및 탄화규소 중 어느 하나에 의해 구성되는 것을 특징으로 하는 기판(85, 82)과 박막으로부터 조립된 구조.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 박막이 박층(85)의 형태인 것을 특징으로 하는 기판(85, 82)과 박막으로부터 조립된 구조.
  10. 제9항에 있어서,
    상기 박층의 두께는 0.1 마이크로미터 내지 2 마이크로미터 범위 내인 것을 특징으로 하는 기판(85, 82)과 박막으로부터 조립된 구조.
  11. 제1항 내지 제10항 중 어느 한 항에 따른 상기 구조를 포함하는 것을 특징으로 하는 헤테로에피텍시에 의해 재료를 증착하는 장치.
  12. 제2 재료로 형성된 기판 상에 제1 재료로 형성된 박막을 생성하는 방법으로서,
    제1 열 팽창 계수 및 상기 제1 열 팽창 계수와는 다른 제2 열 팽창 계수를 각각 가지며, 제1 및 제2 어셈블리 면(81, 83)을 각각 갖는 제1 및 제2 기판(80, 82)을 함께 조립하는 단계; 및
    다른 기판상에 막(85)을 남기기 위해, 상기 기판들 중의 하나의 일부를 분리하거나 상기 기판들의 하나를 얇게 하는 단계를 포함하되,
    상기 제2 기판(82)에는 모티프들이 형성되어 있고, 상기 모티프들은 상기 제 1 및 제2 어셈블리 면들에 평행한 면에서 탄성적이거나 유연한 것을 특징으로 하는 제2 재료로 형성된 기판 상에 제1 재료로 형성된 박막을 생성하는 방법.
  13. 제12항에 있어서,
    상기 두 기판들은 다른 열 팽창 계수를 갖는 것을 특징으로 하는 제2 재료로 형성된 기판 상에 제1 재료로 형성된 박막을 생성하는 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 두 기판이 셋트로 조립되는 동안, 온도가 상승되는 단계를 겪는 것을 특징으로 하는 제2 재료로 형성된 기판 상에 제1 재료로 형성된 박막을 생성하는 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 두 기판들이 웨이퍼 결합 또는 분자 접촉 또는 접착성 결합에 의해 조립되는 것을 특징으로 하는 제2 재료로 형성된 기판 상에 제1 재료로 형성된 박막을 생성하는 방법.
  16. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 기판(80)은 약한 구역(87)을 포함하는 것을 특징으로 하는 제2 재료로 형성된 기판 상에 제1 재료로 형성된 박막을 생성하는 방법.
  17. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 제2 기판(80)이 약한 구역(87)을 포함하는 것을 특징으로 하는 제2 재료로 형성된 기판 상에 제1 재료로 형성된 박막을 생성하는 방법.
  18. 제16항 또는 제17항에 있어서,
    상기 약한 구역은 다공성 층을 형성함에 의해 생성되는 것을 특징으로 하는 제2 재료로 형성된 기판 상에 제1 재료로 형성된 박막을 생성하는 방법.
  19. 제16항 또는 제17항에 있어서,
    상기 약한 구역은 상기 제1 기판으로의 이온 주입에 의해 생성되는 것을 특징으로 하는 제2 재료로 형성된 기판 상에 제1 재료로 형성된 박막을 생성하는 방법.
  20. 제12항에 있어서,
    상기 기판들 중의 하나의 분리 또는 박화(thinning)는 광택 또는 에칭에 의해 수행되는 것을 특징으로 하는 제2 재료로 형성된 기판 상에 제1 재료로 형성된 박막을 생성하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7714318B2 (en) 2005-11-08 2010-05-11 Freescale Semiconductor, Inc Electronic device including a transistor structure having an active region adjacent to a stressor layer

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100652395B1 (ko) * 2005-01-12 2006-12-01 삼성전자주식회사 다이-휨이 억제된 반도체 소자 및 그 제조방법
US7374957B2 (en) * 2005-07-11 2008-05-20 Asml Netherlands B.V. Method of calibrating or qualifying a lithographic apparatus or part thereof, and device manufacturing method
US20070090156A1 (en) * 2005-10-25 2007-04-26 Ramanathan Lakshmi N Method for forming solder contacts on mounted substrates
US7723224B2 (en) * 2006-06-14 2010-05-25 Freescale Semiconductor, Inc. Microelectronic assembly with back side metallization and method for forming the same
US9019830B2 (en) 2007-05-15 2015-04-28 Imagine Communications Corp. Content-based routing of information content
JP5123573B2 (ja) * 2007-06-13 2013-01-23 ローム株式会社 半導体発光素子およびその製造方法
DE102007054856A1 (de) * 2007-11-16 2009-05-20 Osram Gesellschaft mit beschränkter Haftung Beleuchtungsvorrichtung mit einer Substratplatte und einem Kühlkörper
FR2942911B1 (fr) * 2009-03-09 2011-05-13 Soitec Silicon On Insulator Procede de realisation d'une heterostructure avec adaptation locale de coefficient de dilatation thermique
FR2966285B1 (fr) * 2010-10-14 2013-09-06 St Microelectronics Crolles 2 Procédé de formation de circuits intégrés sur substrat semi conducteur contraint
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
CN102420582A (zh) * 2011-11-29 2012-04-18 浙江大学 基于柔性衬底的声表面波器件的结构及其制造方法
CN104409411B (zh) * 2014-11-24 2017-12-08 上海华虹宏力半导体制造有限公司 半导体器件及其形成方法
FR3039003B1 (fr) 2015-07-17 2017-07-28 Soitec Silicon On Insulator Procede de fabrication d'un substrat
KR102136197B1 (ko) 2018-12-17 2020-07-22 주식회사 티씨케이 탄화탄탈 코팅 재료

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3231062A1 (de) 1982-08-20 1984-02-23 Bayer Ag, 5090 Leverkusen Verfahren zur herstellung von beschichtungsmassen, waessrige dispersionen von pu-reaktiv-systemen und ihre verwendung zur beschichtung
US5126820A (en) * 1985-02-01 1992-06-30 Advanced Micro Devices, Inc. Thermal expansion compensated metal lead frame for integrated circuit package
GB2237929A (en) 1989-10-23 1991-05-15 Philips Electronic Associated A method of manufacturing a semiconductor device
JP3300060B2 (ja) 1992-10-22 2002-07-08 キヤノン株式会社 加速度センサー及びその製造方法
JP3410202B2 (ja) * 1993-04-28 2003-05-26 日本テキサス・インスツルメンツ株式会社 ウェハ貼着用粘着シートおよびこれを用いた半導体装置の製造方法
FR2715501B1 (fr) * 1994-01-26 1996-04-05 Commissariat Energie Atomique Procédé de dépôt de lames semiconductrices sur un support.
MY112145A (en) * 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
US5506753A (en) * 1994-09-26 1996-04-09 International Business Machines Corporation Method and apparatus for a stress relieved electronic module
US5759753A (en) * 1995-07-19 1998-06-02 Matsushita Electric Industrial Co., Ltd. Piezoelectric device and method of manufacturing the same
WO1999001893A2 (de) * 1997-06-30 1999-01-14 MAX-PLANCK-Gesellschaft zur Förderung der Wissenschaften e.V. Verfahren zur herstellung von schichtartigen gebilden auf einem substrat, substrat sowie mittels des verfahrens hergestellte halbleiterbauelemente
JP3809733B2 (ja) * 1998-02-25 2006-08-16 セイコーエプソン株式会社 薄膜トランジスタの剥離方法
EP1043770B1 (en) * 1999-04-09 2006-03-01 STMicroelectronics S.r.l. Formation of buried cavities in a monocrystalline semiconductor wafer and a wafer
US6455924B1 (en) * 2001-03-22 2002-09-24 International Business Machines Corporation Stress-relieving heatsink structure and method of attachment to an electronic package
US6503847B2 (en) * 2001-04-26 2003-01-07 Institute Of Microelectronics Room temperature wafer-to-wafer bonding by polydimethylsiloxane
FR2837981B1 (fr) 2002-03-28 2005-01-07 Commissariat Energie Atomique Procede de manipulation de couches semiconductrices pour leur amincissement

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7714318B2 (en) 2005-11-08 2010-05-11 Freescale Semiconductor, Inc Electronic device including a transistor structure having an active region adjacent to a stressor layer

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Publication number Publication date
WO2005006419A2 (en) 2005-01-20
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