KR20160041840A - 단결정 재료 사용의 개선된 효율을 갖는 유사 기판 - Google Patents

단결정 재료 사용의 개선된 효율을 갖는 유사 기판 Download PDF

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Abstract

본 발명은 단결정 잉곳(101)의 제공단계, 핸들 기판(102)의 제공단계, 단결정 잉곳(101)으로부터 박편 슬라이스(105)의 절단단계 및 핸들 기판(102)에 박편 슬라이스(105)를 접착하여 유사-기판(109)의 형성단계를 포함 유사-기판(109)의 제조 방법에 대한 것이다. 본 발명에 따르면, 박편 슬라이스(105)의 두께는 단독으로 사용될 시 더 이상 기계적으로 안정되지 않는 임계 두께와 실질적으로 동일 또는 그 미만이다. 본 발명은 반도체 구조(109)에 대한 것이기도 하다.

Description

단결정 재료 사용의 개선된 효율을 갖는 유사 기판{PSEUDO SUBSTRATE WITH IMPROVED EFFICIENCY OF USAGE OF SINGLE CRYSTAL MATERIAL}
본 발명은 웨이퍼의 형태로 보통 이용가능한 단결정 재료의 주어진 두께를 포함하고 단결정 잉곳의 성장 및 웨이퍼링 단계를 통하여 획득되는 유사-기판의 제조에 대한 것이다.
실리콘-온-인슐레이터(Silicon-on-insulator) 또는 SOI 재료는 유사-기판(pseudo-substrates)의 알려진 예로서, 이는 실리콘 산화물 층에 의하여 실리콘-기초 기판으로부터 분리된 표면 단결정 실리콘 박층을 포함한다. 그러한 복합 기판은 유사-기판으로 고려되는데 상기 산화물층이 상기 기판의 전면 및 후면 사이에서 결정도의 방해를 도입하기 때문이며, 이는 전통적인 잉곳 성장 기술 및 필수적인 웨이퍼링 과정에 의하여 제조될 수 없다.
표면층이 약 1㎛ 또는 그 미만의 두께를 가져야만 SOI 기판은 스마트 컷™ 기술(Smart Cut™ technology)을 이용하여 제조되고 (이온 주입, 분자 결합, 분리(splitting), 및 어떤 요구되는 마무리 단계에 의하여 깊이 약화), 이에 반하여 약 10㎛ 또는 그 이상의 표면층을 요구하는 SOI 기판은 기계적 결합 및 씨닝 기술(thinning technologies)을 이용하여 획득된다. 양 기술은 씨닝 단계(thinning steps)를 요구하고 그리하여 초기 도너 재료의 희생 수준을 암시한다. 게다가 양 기술은 출발 포인트로서 단결정 웨이퍼를 이용한다.
그 웨이퍼는 단결정 잉곳의 슬라이스 커팅에 의하여 제조되고, 연이어 다양한 웨이퍼링 단계(wafering step)에 의하여 제조된다. 이들 단계는 고가이고 원재료의 사용 측면으로부터 최적화되지 않는다. 예를 들어, 적어도 1mm 슬라이스가 500㎛ 두께 웨이퍼를 제조하기 위하여 요구되고, 이는 초기 원재료의 적어도 반이 상기 웨이퍼링 공정에서 손실됨을 의미한다.
상기 기판 두께는 기계적 안정성의 한계에 구속되고, 이는 만약 단독으로 사용될시 예를 들어 연속 복합 제조 또는 패터닝 공정 동안 슬라이스 또는 층들이 파손되는 한계 이하를 뜻한다. 이 임계 두께는 상기 공정, 상기 웨이퍼에 적용되는 힘 (규모의 정도는 수백 MPa가 될 수 있다)과 상기 웨이퍼가 손상될 가능성에 달려 있다. 상기 기계적 안정성은 상기 슬라이스 파손이 오직 약 30ppm 미만인 가능성을 가지는 상기 공정으로부터 살아남을 가능성에 의하여 정의될 수 있다. 몇몇 적용에서, 상기 기판은 씨닝되고 상기 제조 공정의 마지막에 완전히 제거되어 최종 성분을 최적화할 수 있다. 예를 들어, GaN 기판에 기초한 LED 적용 및 전력 전자용 SiC 기반 성분은; 씨닝 및/또는 상기 최종 장치의 성능을 개선하기 위하여 상기 기판을 제거하는 것을 요구한다.
당 분야에 알려진 단결정 잉곳으로부터 웨이퍼 컷 및 씨닝 또는 성분의 제조 공정의 마지막에 상기 기판의 전체 제거를 이용하는 방법은 이로 인해 중요한 손실 또는 전체 손실을 이끌고, 이는 상기 언급된 적용들의 경우 고가 재료로부터 제조된다.
EP 1 324 385 A2는 SiC 또는 GaN 단결정 재료의 슬라이스를 핸들 기판(handle substrate)으로 어셈블링함으로써 유사-기판을 획득하는 변형된 방법을 개시한다. 500㎛ 두께의 초기 슬라이스는 SiC 단결정 잉곳으로부터 절단되어 핸들 지지체(handle support)의 연마된 면에 접착되기 이전에 연마(polished)된다. 연마(polishing)는 상기 SiC 재료 및 상기 핸들 지지체 사이에서 분자 결합을 가능하도록 하는데 필수적이다. 이때 상기 어셈블리는 다시 연마되어 표면 영역에서의 결정성을 개선시킨다. 상기 도너 유사-기판은 연이은 방법 단계들을 위하여 사용될 수 있다. GaN의 경우, GaN 단결정 잉곳의 100㎛ 내지 200㎛ 두께층이 스마트 컷™ 기술에 의하여 전이되어 핸들 지지체 상에서 분자 결합에 의하여 접착된다.
이 방법이 웨이퍼로부터 출발하는 상기 알려진 공정과 비교하여 재료를 덜 손실시킨다 하더라도, 고가 재료의 이용이 여전히 최적화되지 않고 이전 물질이 표면 처리 단계에서 손실된다.
유사-기판의 사용 시 고가의 단결정 재료를 이용하기 위하여 더욱 효율적인 방법의 제공에 대한 반도체 산업에서의 요구는 여전히 존재한다.
본 발명의 목적은 단결정 잉곳의 제공 단계, 핸들 기판의 제공단계, 상기 단결정 잉곳으로부터 박편 슬라이스(thin slice)의 절단 단계, 및 상기 박편 슬라이스를 상기 핸들 기판에 접착시켜 유사-기판의 형성단계를 포함하는 유사-기판의 제조방법으로 이루어진다. 본 발명에 따라, 상기 박편 슬라이스의 두께는 상기 슬라이스가, 단독으로 사용될 시, 그 이하에서 더 이상 기계적으로 안정하지 않은 임계 두께에 상당히 동일 또는 그 이하이다.
본 발명은 유사-기판 또는 유사-기판의 제조를 허용하고 그 제조의 제1 단계로부터 단결정 재료의 이용이 개선된다. 보통 사용되는 방법들과 본 발명의 주요 차이점 및 이점은 본 발명은 스마트 컷™과 같은 박막 전이 기술을 이용하여 씨닝 다운되거나 또는 상기 웨이퍼 수준에서 연마 단계로 마무리된 웨이퍼의 이용을 요구하지 않는다는 것이며, 이는 본 발명에 따른 공정은 추가 웨이퍼링 공정 단계의 수행 없이 최적화된 두께에서 상기 잉곳으로부터 직접 절단된 재료를 이용하기 때문이다.
게다가, 본 발명에 따라, 슬라이스는 적어도 두 개 이상의 요인에 의해 보통의 절단 단계에서, 단결정 잉곳으로부터 통상적인 방법으로 절단된 슬라이스의 두께보다 더 얇은 두께로 절단될 수 있다. 특히, 본 발명은 상기 슬라이스의 두께를 대략 그 기계적 안정성 및 그 미만을 위한 상기 임계적 두께까지 감소시킬 수 있다. 상기 임계적 두께는 상기 단결정 잉곳의 박편 슬라이스를 절단하기 위하여 사용되는 공정, 상기 잉곳에 적용된 힘(규모의 정도는 수 백 MPa가 될 수 있다) 및 상기 슬라이스가 파손될 가능성에 의존하고, 상기 박편 슬라이스의 기계적 안정성은 예를 들어 상기 슬라이스 단독 적용 시 상기 슬라이스 파손이 오직 약 30ppm 미만인 가능성을 갖는 상기 절단(cutting) 또는 쏘잉(sawing) 공정으로부터 살아남을 가능성에 의하여 정의될 수 있다. 상기 기계적 안정성은 상기 핸들 또는 지지 기판에 의하여 제공된다. 따라서, 어떤 연속 패터닝 또는 제조 단계도 일반적인 웨이퍼 상에서보다 오히려 유사-기판의 단결정 박편 슬라이스 상 또는 에서 직접 수행될 수 있다.
본 발명은 또한 선행 기술 공정에서의 케이스인 초기 단결정 재료의 중요한 부분의 이완(loosing)없이, 또는 만약 상기 출발 포인트가 스마트 컷™ 접근에서 중간 기판을 위한 전이된 박막층인 경우 후막 단계(thickening step)의 필요없이 단결정 층의 원하는 두께, 예를 들어 수십 ㎛ 또는 그 이상의 두께 갖는 유사-기판의 제조가 가능하다.
유리하게, 본 발명의 방법은 상기 박편 슬라이스의 절단 이전에 상기 단결정 잉곳 상에서 스티프너(stiffener)의 제공 단계를 더 포함하고, 상기 스티프너 및 상기 박편 슬라이스는 기계적으로 안정한 자립 구조(self-standing structure)를 형성한다. 스티프너의 존재는 상기 임계 두께 아래의 두께에서 상기 단결정 잉곳의 슬라이스 절단의 경우 필요한 기계적 안정성을 제공한다.
바람직하게, 상기 스티프너는 기판, 특히 폴리머 또는 내화 금속(refractory metal)일 수 있다. 그러므로, 임시 기판이 상기 절단 단계 이전에 상기 단결정 잉곳의 말단에 접착되는 스티프닝 층(stiffening layer)을 형성하도록 사용될 수 있어, 상기 임계 두께보다 더 얇은 두께를 가지는 박편 슬라이스의 절단이 가능하다. 상기 접착된 기판은 그러므로 상기 박편 슬라이스에 충분한 기계적 안정성을 부여하여 상기 박편 슬라이스 및 상기 임시 기판은 상기 접착 단계 이전에 자립 구조를 형성한다.
바람직하게, 상기 박편 슬라이스의 접착 단계는 접착제, 특히 세라믹-기초 성분 접착제 또는 그라파이트(graphite)-기초 접착제를 이용하여 수행될 수 있다. 상기 박편 슬라이스가 상기 핸들 기판에 직접적으로 결합(분자적 결합 아님)이 아니기 때문에, 상기 접착이 일어나는 박편 슬라이스의 표면의 연마 단계는 상기 접착 단계 이전에 필요하지 않으며, 상기 접착층은 상기 박편 슬라이스의 표면 위상(surface topology)을 보상(compensate)할 수 있고, 상기 박편 슬라이스의 두께는 실질적으로 상기 임계 두께와 동일하거나 그 이하일 수 있다.
유리하게, 스티프너를 사용할 때, 본 발명의 방법은 상기 유사-기판의 형성 후에 상기 스티프너의 제거 단계를 더 포함할 수 있다. 상기 유사-기판의 단결정 슬라이스 상에서 다른 구조를 성장시키는 것이 가능하다.
바람직하게, 상기 스티프너는 증착층(deposited layer), 특히 산화물층일 수 있다. 폴리머 또는 다른 기판의 이용과 유사하게, 산화물층과 같은 증착층은 상기 임계 두께에 미치지 못하는 두께로 박편 슬라이스를 절단하는 것이 가능하도록 한다. 상기 박편 슬라이스 및 상기 증착층은 그러므로 상기 핸들 기판에의 접착 단계 이전에 자립 구조를 형성할 수 있다.
유리하게, 산화물층과 같은 스티프너층의 증착의 경우, 상기 박편 슬라이스의 상기 핸들 기판에의 접착은 분자 결합에 의하여 이루어질 수 있다. 본 발명의 경우, 박편 슬라이스의 상기 핸들 기판에의 분자적 접착이 상기 단결정 슬라이스의 어느 표면의 연마 없이, 예를 들어 결합층으로서 상기 증착층을 이용함으로써 가능하게 된다. 상기 증착층은 상기 단결정 잉곳의 표면 위상을 상기 단결정 슬라이스의 상기 핸들 기판에의 접착 이전에 보상하는데 이용할 수 있다.
상기 접착 단계는 하나 이상의 어닐링 단계(annealing steps)를 포함할 수 있다.
유리하게, 본 발명의 방법은 상기 접착 단계 이전에 접착이 일어나는 박편 슬라이스의 표면의 어떤 연마 단계 없이 수행될 수 있다. 그러므로, 상기 슬라이스는 상기 핸들 또는 지지체 기판에 씨닝(thinned) 없이 접착되고 종래 알려진 제조 방법에서의 웨이퍼 접근에 비교하여 원재료의 손실을 방지할 수 있다.
유리하게, 본 발명의 방법은 상기 유사-기판의 연마 단계 또는 양면 연마 단계를 더 포함할 수 있다. 본 발명의 방법은 또한 상기 유사-기판의 표면의 적어도 한번의 에칭 단계(etching step)를 더 포함할 수 있다. 그러므로, 상기 구조 내의 손상을 감소하기 위하여 상기 접착 후에 재료 제거가 가능하다.
상기 유사-기판은 또한 추가 공정 단계가 제공될 수 있다. 예를 들어, 자유 단결정 표면(free single crystal surface)을 갖는 전면, 및/또는 상기 유사-기판의 후면은 연이은 패터닝 또는 성장, 특히 에피택셜 성장(epitaxial growing), 개선된 표면 상의 어떠한 반도체 구조 또는 장치를 허용하기 위하여 연마될 수 있다. 상기 슬라이스의 출발 두께는 이미 당분야에서 알려진 웨이퍼링 방법에서 사용된 그것보다 더 적기 때문에, 어떠한 추가 연마 단계가 최적화될 수 있고 당 분야에서 알려진 접근과 비교하여 초기 단결정 재료의 손실이 감소될 것이다.
바람직하게, 상기 방법은 상기 유사-기판의 모서리(edges)의 챔퍼링 단계(chamfering step) 및/또는 상기 유사-기판에서 플랫(flat) 또는 노치(notch) 절단 단계를 더 포함할 수 있다.
상기 유사-기판은 당분야에서 알려진 것과 유사한 방법으로 웨이퍼로 사용될 수 있기에, 이는 선택적으로 챔퍼링될 수 있고, 예를 들어 결정면 방향을 알리기 위해 플랫 또는 노치는 상기 유사-기판의 상기 자유 단결정 표면 상에 형성될 수 있다. 그러나, 이들 단계들은 상기 박편 슬라이스가 상기 핸들 기판에 접착된 후에 일어날 수 있다.
유리하게, 상기 박편 슬라이스의 두께는 실질적으로 2 인치의 직경의 경우 300㎛과 동일 또는 그에 못 미칠 수 있다. 당 분야에서 알려진 방법과 관련하여, 본 발명은 상기 잉곳으로부터 쏘잉된 초기 슬라이스의 두께인 단결정 재료의 출발 두께가 이미 기계적 안정성의 한계에 거의 밀접 또는 실질적으로 동일한 이점을 가진다. 특히, 스티프너와의 조합의 경우, 약 100㎛ 또는 그 미만의 두께를 갖는 박편 슬라이스 절단이 가능하다. 그러므로, 본 발명은 통상적으로 어느 웨이퍼링 단계 수행 이전에 초기 재료의 두께가 2배 이상 요구하는 종래 기술에 비하여 단결정 초기 재료의 사용이 개선된다.
바람직하게, 상기 단결정은 실리콘-기초 재료(silicon-based material), 게르마늄-기초 재료(germanium-based material), ll-VI 또는 lll-V 반도체 재료, 또는 와이드 밴드 갭 재료(wide band gap material), 또는 사파이어(sapphire), ZnO, 또는 압전기 재료(piezoelectric material), 또는 LiNbO3, 또는 LiTaO3 중 어느 하나이거나 이를 포함할 수 있다. lll-V 반도체는 예를 들어 InP 또는 GaAs 등, 및 와이드 밴드 갭 재료는 SiC, GaN, AlN 등일 수 있으나, 이들 예시에 한정되지 않는다. 유리하게, 상기 핸들 또는 지지 기판 재료는 열팽창 계수(coefficient of thermal expansion, CTE)와 매치되는 것으로 선택될 수 있다.
유리하게, 본 발명의 방법은 유사-기판 내 또는 상에 반도체 장치의 제조 단계를 더 포함할 수 있다. 통상적인 제조 단계는 연마(polishing), 세척(cleaning), 에피택셜 성장(epitaxial growth), 층 증착(layer deposition), 열처리(thermal treatments) 등과 같은 층 성장을 포함한다. 통상적인 장치는 어떠한 종류의 전자, 광전자, 초고도 주파수(hyper frequency), 미세전자기계시스템(micro-electro-mechanical system, MEMS), 미세광전자기계시스템(micro-opto-electro-mechanical system, MOEMS) 요소 등일 수 있다.
바람직하게, 본 발명의 방법은 상기 반도체 장치의 제조 후 상기 핸들 기판의 제거 단계를 더 포함할 수 있다. 상기 유사-기판의 자유 단결정 표면 상의 구성요소, 구조 또는 장치의 전체 또는 부분적 제조 후에, 상기 유사-기판은 최종 적용에 적합한 열적, 전기적 및/또는 광학적 특성을 가지는 최종 지지체 상에 접착되어 새로운 어셈블리를 형성할 수 있다. 상기 유사-기판의 핸들 기판은 화학적 에칭, 기계적 연마, 레이저 방사 또는 본문에서 층 제거를 위하여 통상적으로 사용되는 어떠한 다른 기술에 의하여 제거될 수 있다. 응용으로, 상기 전체 핸들 기판이 제거될 수 있으며, 상기 단결정 슬라이스의 후면이 노출될 수 있다. 이 시점에서, 어떤 다른 기술적 단계가 상기 후면 상에 수행될 수 있는데, 예를 들어 추가 씨닝, 연마, 패터닝, 에피택셜 성장 등이다. 최종 구조는 그러므로 여전히 상기 잉곳으로부터 절단된 초기 슬라이스의 두께와 매우 근접한 또는 실질적으로 동일한 단결정 슬라이스의 두께를 가질 수 있는 것으로, 상기 최종 어셈블리의 제조를 위해 제거되어야 하는 두께가 감소된 것이며, 이는 선행 기술에 따른 웨이퍼링 방법들에 비하여 초기 단결정 재료의 사용의 손실을 줄이고 개선된 효율에 대응된다.
본 발명의 목적은 기판에 접착된 단결정 재료 층을 포함하는 반도체 구조에 의하여 이루어지고, 여기에서 상기 단결정 재료 층은 세라믹-기반 또는 그라파이트-기반 접착제에 의하여 상기 기판에 접착되고 상기 접착이 일어난 상기 층의 표면의 어떠한 연마 단계가 필요없다는 것이다. 게다가, 상기 단결정 재료 층의 두께는 만약 단독으로 사용된다면 상기 층이 더 이상 기계적으로 안정하지 않은 임계 두께에 실질적으로 동일하거나 그 미만이다.
그러므로 본 발명의 반도체 구조 또는 유사-기판은 유사한 방법으로 웨이퍼에서 사용될 수 있다. 상기 진보적 구조는 또한 스마트 컷™ 등과 같은 박막 전이 기술(layer transfer technique)에서 도너 웨이퍼로서 사용될 수 있다. 그러나, 그러한 박막 전이 기술이 상기 진보적 구조 그 자체를 제조하는데 요구되지 않는 것으로 이해될 수 있으며 이는 패터닝 및 다른 공정이 상기 기판에 접착된 상기 표면의 반대의 상기 자유 단결정 표면 상에 직접적으로 수행될 수 있기 때문이다.
본 발명은 하기 도면들과 관계하여 기재된 예시적 실시예를 이용하여 하기에서 더욱 상세히 설명할 것이며, 여기에서:
도 1a-1d는 본 발명의 제1 예시적 실시예를 도시하고 여기에서 잉곳의 씨닝된 절단 슬라이스는 핸들 기판에 접착되고;
도 2a-2c는 본 발명의 제2 실시예를 도시하고 여기에서 상기 씨닝된 절단 슬라이스는 다시 씨닝되고;
도 3a-3c는 제3 실시예를 도시하고, 상기 전자 장치의 제조를 설명하고;
도 4a-4d는 본 발명의 제4실시예를 도시하고;
도 5a-5e는 본 발명의 제5 실시예를 도시하고 박편 슬라이스는 상기 임계 두께 아래로 절단되고;
도 6a-6d는 본 발명의 제6 실시예를 도시하고;
도 7a-7d는 본 발명의 제7 실시예를 도시하고 최종 기판 상에 씨닝된 절단 슬라이스의 직접 결합을 설명한다.
도 1a 내지 1d는 본 발명의 제1 예시적 실시예를 도시한다.
도 1a 내지 1b에서 도시된 바와 같이, GaN의 단결정 잉곳 101 및 핸들 기판 102, 본 실시예에서 Si 웨이퍼가 제공된다. 상기 핸들 기판 102는 두 표면 103, 104를 포함한다. 열팽창 계수(CTE)에서 차이를 가지는, SiC, YAG, ZnO, AlN, 사파이어, Si, Ge, lll-V 반도체, ll-VI 반도체, 압전기 재료, LiNbO3, LiTaO3 등과 같은 결정 잉곳의 다른 재료뿐만 아니라, 상기와 동일 또는 유사 재료의 핸들 기판 102가, 사용될 수 있다.
다음으로, 도 1c에서 도시된 바와 같이, GaN의 슬라이스 102가 상기 단결정 잉곳 101으로부터 절단, 특히 쏘잉된다. 본 발명에 따라, 상기 슬라이스 105는 만약 단독으로 사용될 경우 더 이상 기계적으로 안정하지 않는 임계 두께와 실질적으로 동일하게 절단된다. 제1 실시예에서, 상기 슬라이스 105는 약 2인치의 직경의 경우 약 300㎛의 두께를 갖는다. 상기 초기 GaN 잉곳 101의 잔여분 101'은 추가적인 반도체 어셈블리를 위하여 다른 슬라이스를 획득하기 위하여 재사용될 수 있다. GaN의 단결정 슬라이스 105는 두 자유 표면 106, 107를 포함하고, 양자는 상기 쏘잉 공정으로 인하여 소정 수준의 표면 거칠기를 가진다. 본 발명에 따라 상기 초기 잉곳 101의 상기 잔여분 101'의 재사용의 경우에 있어서, 상기 슬라이스 105가 절단된 상기 잉곳 101'의 표면을 연마하는 것이 필수적이지 않다.
본 발명에 따라, 그리고 도 1d에서 도시된 것과 같이, 상기 슬라이스 105는 상기 핸들 기판 102의 상기 자유 표면 103의 어느 하나에 그 자유 표면 107 중 어느 하나에 의하여 접착되고, 그에 의하여 유사-기판 109을 형성한다.
본 발명의 본 실시예에서, 상기 접착이 접착제층 108, 특히 세라믹 기반 접착제를 이용하여 수행된다. 상기 접착제 108 및 상기 핸들 기판 102 양자는 바람직하게 상기 단결정 슬라이스 105에 대하여 열팽창 계수가 매치되는 것으로 선택된다. 상기 접착제 108의 이용은 상기 절단된 단결정 슬라이스 105가 상기 핸들 기판 102에 그 표면 106, 107의 어떠한 연마 단계 수행없이 접착되는 특정 효과를 가지고, 이는 상기 접착제층 108이 상기 슬라이스 105의 표면 거칠기를 보상(compensate)하기 때문이다.
본 발명의 다른 응용에 따라, 상기 유사-기판 109은 챔퍼링(chamfering)될 수 있고/있거나 플랫(flat) 또는 노치(notch)가 제공될 수 있다.
도 2a 내지 2c는 제2 실시예에 따라 본 발명의 유사-기판 109의 용도를 도시한다. 도 2a에 도시된 바와 같이, 상기 박편 슬라이스 105는 상기 자유 표면 106으로부터 출발하여 씨닝될 수 있어, 그 반대편이 상기 기판 102으로의 접착이 일어난다. 그러므로 상기 표면 거칠기를 나타내는 자유 표면 106이 씨닝, 특히 연마될 수 있어 씨닝된 표면 106'을 형성할 수 있다. 상기 슬라이스 105는 약 100㎛ 또는 그 미만, 예를 들어 약 50㎛의 두께로 씨닝될 수 있어 박편 슬라이스 105' 및 그러므로 상기 씨닝된 유사-기판 109'을 형성할 수 있다.
다음으로, 도 2b에서 도시된 바와 같이, 제2 실시예에 따라 에피택셜 성장이 고품질의 GaN 단결정층 110 및 유사-기판 111을 획득하기 위해 상기 씨닝된 층 105'의 씨닝된 자유 표면 106' 상에서 개시될 수 있다.
상기 제2 실시예의 응용에서, 도 2c에서 도시된 바와 같이, 상기 핸들 기판 102의 후면 104 이렇게 상기 접착이 일어난 반대편 면이 또한 씨닝되어 씨닝된 기판 표면 104'와 이렇게 씨닝된 핸들 기판 102'을 획득할 수 있어 상기 제2 실시예의 본 응용에 따라 어떠한 평탄도 결함(flatness defect)의 정정되거나 더욱 씨닝된 유사-기판 112의 전체 두께의 조정이 가능하다. 통상적으로 상기 재료 제거는 50㎛ 내지 500㎛ 정도가 된다.
상기 반도체 어셈블리 109, 109', 111 또는 112는 도 3a 내지 3c에서 도시된 바와 같이 반도체 장치의 제조를 위한 기초로 사용될 수 있다. 예를 들어, 제3 실시예에 있어서, 상기 씨닝된 유사-기판 109'(또는 109 또는 111 또는 112)는 예를 들어 GaN/InGaN 정합에 기초한 LED 구조의 제조를 위하여 특히 사용된다. 예를 들어, 상기 유사-기판 109'(또는 109 또는 111 또는 112)는 600℃ 내지 1100℃ 온도를 갖는 금속 유기 화학 진공 증착 (metal organic chemical vapor deposition, MOCVD) 에피택시 반응기에 로딩되어 상기 LED 구조의 InGaN 층 201이 획득된다.
도 3a에서, 상기 LED 구조는 추가적인 층들을 포함할 수 있다. 게다가, 상기 LED 구조의 층들의 상대적인 두께는 도 3a의 도면과 비교하여 다양할 수 있다. 더 나아가 방법 단계들이 접촉층들 202의 증착을 이끌 수 있어 도 3a에서 도시된 상기 유사-기판 203 상에서만 나타난다. 추가 층들이 증착될 수 있다. 추가로, 패터닝 단계들이 다양한 층들과 상호연결 및/또는 분리하여 상기 원하는 장치들을 형성하기 위하여 제공될 수 있다.
도 3b에서 도시된 바와 같이, 부분적으로 또는 전체적으로 가공되고 예를 들어 실리콘, 게르마늄, 구리, 몰리브덴, 텅스텐 등과 같은 금속, WCu 등과 같은 금속성 합금으로 제조 또는 포함할 수 있는 최종 기판 204는 상기 유사-기판 203의 최상위 층에 접착될 수 있다. 이들 재료에 제한되지 않고 오직 예시적이다. 특히 LED 적용에 적합한 어떠한 다른 재료 또는 수직 구조를 이용하여 제조된 어떠한 전원 장치가 사용될 수 있다.
도 3c에서 도시된 바와 같이, 상기 핸들 기판 102 및 상기 접착제층 108은 예를 들어 기계적 연마에 의하여 전체적으로 제거되어 최종 구조 205가 획득되고 여기에서 상기 GaN 슬라이스 105의 원래 후면 107은 자유 표면 107'이 된다. 상기 자유 표면 107'은 또한 교대로 연마, 씨닝 및/또는 패터닝되어 더욱 복잡한 최종 장치의 제조가 가능하다.
LED 장치의 제조 대신에, 상기 본 발명의 반도체 어셈블리는 수직 구조를 갖는 어떠한 다른 전원 장치를 위하여 사용될 수 있다.
도 4a 내지 4d는 예시적인 제4 실시예를 도시한다.
도 4a는 SiC의 단결정 잉곳 401과 Si의 핸들 기판 402을 도시한다. 대안으로, 예를 들어 SiC, W, AlN, 그라파이트(graphite) 등과 같은 재료는 또한 상기 핸들 기판 402을 위하여 사용될 수 있다. 상기 제1 실시예와 유사하게, 도 4b에서 도시된 바와 같이, SiC의 슬라이스 405는, 상기 슬라이스 405가 더 이상 기계적으로 안정하지 않게 되는 임계 두께와 실질적으로 동일하게 상기 잉곳 401으로부터 절단(cut) 또는 쏘잉(sawing)된다. 여기에서, 상기 슬라이스 405는 두 개의 자유 표면 406, 407을 가지고, 양자는 상기 절단 공정으로 인한 수평(level) 또는 표면 거칠기를 나타내고, 약 2 인치의 직경의 경우 대략 300㎛의 두께를 갖는다. 제1 실시예에서와 같이, 상기 핸들 기판 402는 또한 두 개의 자유 표면 403, 404를 포함하고, 상기 초기 SiC 잉곳 201의 잔여분 401'이 다른 단결정 슬라이스의 절단을 위하여, 특히 어떠한 연마 단계의 수행없이 재사용될 수 있다.
본 발명의 응용에 따라, 도 4c에서 도시된 바와 같이, 상기 슬라이스 405는 열-기계학적 안정한 접착제층 408, 예를 들어 그라파이트-기반 접착제를 통하여 상기 기판 402의 상기 자유 표면 403 중 어느 하나에 어떠한 연마 단계없이 접착된다. 특히 상기 접착이 일어날 자유 표면 407인, 상기 슬라이스 405의 후면은 상기 접착 이전에 연마되지 않는다. 그에 의하여 형성된 유사-기판 409는 1000℃ 내지 1500℃의 범위의 온도에서 어닐링되어 상기 접착제층 408을 강화시킨다.
본 발명의 방법의 다른 응용에 따라, 상기 유사-기판 409은 웨이퍼와 유사하게 처리되어 챔퍼링, 플랫 또는 노치의 절단, 및/또는 상기 자유 단결정 표면 406의 연마와 같은 몇몇의 제조 및 마무리 단계들이 수행되어 연이은 에피택셜 성장을 위하여 상기 표면 406의 품질을 개선할 수 있다.
상기 유사-기판 409는 그 자유 표면 406, 404 또는 양면 연마된 것들 중 어느 하나 상에서 연마되어 상기 단결정 슬라이스 405의 두께 또는 상기 유사-기판 409의 전체 두께를 조정할 수 있다. 상기 제1 실시예와 유사하게, 상기 제2 실시예의 SiC 슬라이스 405는 약 50㎛ 내지 100㎛의 범위의 두께로 씨닝되어 씨닝된 표면 406'을 갖는 박편 슬라이스 405'를 형성할 수 있다.
상기 씨닝 단계(thinning step)는 화학 기상 증착법(chemical vapor deposition, CVD)의 단계에 의하여 수행될 수 있어 전자적 구성요소의 능동 파트를 획득할 수 있다. 이는 도 4d에서 층 410에 의하여 개략적으로 도시되며, 그 결과적 구조 411의 대표이며, 본 단계 동안 증착될 수 있는 복수의 층들의 또는 상대적인 두께의 대표도는 아니다. 제4 실시예에서, 적어도 약 10㎛의 예를 들어 드리프트층(drift layer)과 같은 제어된 도핑을 가지는 에피택셜 구조는 이 단계에서 1500℃보다 더 높은 온도에서 증착된다. 그러한 드리프트층 410의 두께는 상기 정합의 파괴 전압을 정의할 수 있고, 예를 들어 SiC의 경우 cm3 당 106 도펀트(dopants)에서 1㎛의 두께의 경우 100V이다.
본 발명의 제4 실시예의 다른 응용에 따라, 도 1 내지 3에서 도시된 것과 같이 이전의 세 개의 실시예들과 유사하게, 제4 실시예에서, 다른 연속적인 기술적 단계들이, 예를 들어 이온 주입(ion implantations), 어닐링 단계(annealing steps), 또는 접착층의 증착(depositing contact layers)이 수행될 수 있다. 게다가, 상기 핸들 기판 402은 또한 최종 어셈블리 411 상의 상기 기판 402의 후면 또는 잔여 자유 표면 404의 글라인딩(grinding) 또는 연마 기술을 이용하여 제거될 수 있다. 그러한 단계들은 유리하게 상기 단결정 슬라이스 405 또는 405'의 후면 407으로부터 상기 접착제층 408이 제거되도록 하여, 연속적으로 처리될 수 있도록 하여, 예를 들어 전기적 접촉이 구축되도록 하고, 최종적으로 분리(split)하여 최종 전기적 구성을 형성하도록 한다.
도 5a 내지 5e는 제5 예시적 실시예를 도시한다.
도 5a는 GaN의 단결정 잉곳 501 및 본 실시예에서 Si 웨이퍼인 핸들 기판 502을 도시한다. 대안으로, 예를 들어 SiC, YAG, ZnO, AlN, 사파이어, Si, Ge, lll-V 반도체, 압전기 재료, LiNbO3, LiTaO3, 등과 같은 재료가 상기 단결정 잉곳 501을 위하여 사용될 수 있다. Si보다 다른 재료가 상기 핸들 기판 502를 위하여 사용될 수 있고, 이는 CTE에 있어서의 차이가 더 낮도록 해준다. 이전 실시예에서와 같이, 상기 핸들 기판 502은 두 개의 자유 표면 503, 504를 포함한다.
제5 실시예에 있어서, 도 5b에서 도시된 바와 같이, 스티프너층 509이 상기 단결정 잉곳 501의 자유 표면 506에 접착된다. 제 5 실시예에서, 상기 스티프너 509는 폴리머와 같은 기판, 예를 들어 상업적인 마일러 테이프(Mylar tape) 등과 같은 강한 폴리에스테르 접착 테이프이고, 또한 W, Mo, 등과 같이 적어도 900℃ 아래에서 화학적으로 물리적으로 안정한 내화 금속(refractory metal)이 될 수 있다. 내화 금속층 509의 응용에서, 상기 층 509는 약 100㎛의 두께를 가지고, 예를 들어 화학 기상 증착(CVD)에 의하여 증착될 수 있다.
본 발명의 응용에 따라, 상기 스티프너층 509은 현재 도 5c에서 도시된 바와 같이, 상기 임계 두께 아래의 두께인 상기 단결정 잉곳 501의 박편 슬라이스 505(thin slice 505)을 절단하기 위한 충분한 기계적 안정성을 제공한다. 본 실시예에서, 약 100㎛의 슬라이스 505가 상기 잉곳 501로부터 쏘잉되는데, 이는 GaN의 임계 두께 미만이 된다. 상기 박편 슬라이스 505와 상기 스티프너 509는 단결정 재료의 자유 표면 507을 가지는 기계적으로 안정한 자립 구조 510을 형성하여, 상기 절단, 예를 들어 쏘잉 공정으로 인한 수평(level) 또는 표면 거칠기(surface roughness)를 나타낼 수 있다. 상기 제1 실시예와 같이, 상기 초기 단결정 잉곳 501의 잔여분 501'이 특히 어떠한 연마 단계의 수행 없이 다른 단결정 슬라이스 505의 절단을 위하여 재사용될 수 있다. 이는 연속 절단 단계를 위하여 가능하고, 이는 상기 스티프너 509가 상기 잉곳 501'의 표면 거칠기를 보상하고 상기 잉곳 501'의 단결정 재료의 임계 두께와 실질적으로 동일 또는 그 보다 못 미치는 두께를 갖는 새로운 얇은 층 505의 절단에 충분한 기계적 안정성을 부여할 수 있기 때문이다.
본 발명의 방법의 응용에 따라, 도 5d에서 도시된 바와 같이, 자립 구조 510에서 포함된 상기 슬라이스 505의 자유 표면 507이 접착제층 508에 의하여 상기 핸들 기판 502의 표면 503에 접착되고, 이는 상기 얇은 층 505의 자유 표면 507의 표면 거칠기를 보상하고, 상기 접착 이전에 어떠한 연마 단계가 수행되지 않아 상기 절단 단계동안 여전히 표면 거칠기를 나타낸다. 이전 실시예들과 같이, 상기 접착제 508는 세라믹-기반 또는 그라파이트-기반 접착제일 수 있다. 그에 의하여 형성된 중간 유사-기판 511이 80℃ 내지 400℃의 범위의 온도에서 어닐링되어 상기 접착제층 508을 강화시킨다.
본 발명의 방법의 응용에 따라, 상기 유사-기판 511은 웨이퍼와 유사하게 처리될 수 있고 챔퍼링, 플랫 또는 노치 절단, 및/또는 상기 스티프너 509의 제거와 같은 몇몇 제조 및 마무리 단계가 수행될 수 있고, 이 경우, 상기 단결정 재료의 임계 두께보다 더 박편 슬라이스 505를 획득하기 위하여 임시 기판으로서 오직 사용될 수 있다. 도 5e에서 도시된 바와 같이, 더 얇은 단결정층 505'와 씨닝 및/또는 연마된 단결정 자유 표면 506'을 갖는 최종 유사-기판 512이 획득될 수 있다.
도 6a 내지 6d는 제6 예시적 실시예를 도시한다.
도 6a는 SiC의 단결정 잉곳 601 및 Si의 핸들 기판 602을 도시한다. 이전 실시예들에서와 같이 다른 동일한 대안 재료가 본 실시예에서 응용되어 사용될 수 있다. 이전 실시예에서와 같이, 상기 핸들 기판 602는 또한 두 개의 자유 표면 603, 604를 포함한다.
본 발명의 방법의 응용에 따라, 제6 실시예에서, 도 6b에서 도시된 바와 같이, 스티프너층 608이 특히 화학 기상 증착(CVD) 또는 플라즈마-강화 화학 기상 증착(plasma-enhanced chemical vapor deposition, PECVD)에 의하여 상기 잉곳 601의 자유 표면 607 상에 증착된다. 본 실시예에서, 상기 증착된 층 608은 선택된 산화물층으로서 상기 잉곳 601의 재료의 천연 산화물과 동일한 특성을 갖는다. 그러므로, 다양한 산화물이 대안 실시예에서 사용될 수 있고 상기 잉곳 601의 재료에 주로 의존할 것이다. 상기 산화물층 608은 그 증착되는 상기 잉곳 501의 표면 607의 표면 거칠기를 보상한다.
본 실시예의 응용에서, 상기 스티프너는 적어도 900℃ 아래에서 화학적 및 물리적으로 안정한 W, Mo 등과 같은 내화 금속일 수 있다. 내화 금속층 608의 응용에서 상기 층 608은 약 100㎛의 두께를 가지고 예를 들어 화학 기상 증착(CVD)에 의하여 증착될 수 있다.
본 발명의 응용에 따라, 상기 증착층 608은 도 6c에서 도시된 바와 같이, 상기 임계 두께 아래의 두께를 갖는 상기 단결정 잉곳 601의 박편 슬라이스 605를 절단하기에 충분한 기계적 안정성을 제공하는 스티프너이다. 본 실시예에서, 상기 슬라이스 605의 두께는 약 100㎛로, 이는 예를 들어 SiC의 상기 잉곳 601의 재료의 임계 두께 미만이다. 상기 박편 슬라이스 605 및 상기 산화물층 608은 단결정 재료의 자유 표면 606를 갖는 기계적으로 안정한 자립 구조 609를 형성하여 상기 절단, 예를 들어 쏘잉 공정으로 인한 수평 또는 표면 거칠기를 나타낼 수 있다. 상기 제1 실시예와 같이, 그리고 도 6c에서 도시된 것과 같이, 상기 초기 단결정 잉곳 601의 잔여분 601'이 다른 단결정 슬라이스 605를 절단하기 위하여, 다른 어떤 연마 단계의 수행 없이, 재사용될 수 있다. 상기 제5 실시예와 유사하게, 이는 상기 증착된 산화물층 608이 상기 잉곳 601'의 표면 거칠기를 상쇄하고 상기 잉곳 601'의 단결정 재료의 임계 두께와 실질적으로 동일 또는 그에 미치지 못하는 두께를 갖는 새로운 얇은 층 605의 절단에 충분한 기계적 안정성을 허여하기 때문에 가능하다.
본 발명의 방법의 응용에 따라, 상기 산화물층 608을 가지는 자립구조 609를 형성하는 상기 박편 슬라이스(thin slice) 605는 상기 핸들 기판 602에 세라믹 또는 그라파이트-기반 접착제와 같은 접착제를 이용하여 그 자유 단결정 표면 606에 의하여 접착될 수 있어 도 5d에서 도시된 제5 실시예의 중간 유사-기판 511에 유사하게 유사-기판이 된다.
그러나, 제6실시예에서, 도 6d에서 도시된 바와 같이, 상기 스티프닝(stiffening) 및 자립 구조 609의 기계적 안정화 부분을 형성하는 산화물층 608을 갖는다는 장점이 있다. 제6 실시예에서, 상기 자립 구조 609는 결합층으로서 산화물층 608을 이용하는 분자 결합에 의하여 상기 핸들 기판 602의 자유 표면 603에 접착된다. 이는 특히 상기 산화물층 608이 증착되었던 상기 단결정 표면 607의 표면 거칠기를 보상하기에 가능하다. 그러므로, 유사-기판 610이 획득되고, 여기에서 그 임계 두께에 못 미치는 두께를 가지는 단결정의 박편 슬라이스 605는 핸들 기판 602에, 특히 결합층으로서 산화물층 608을 이용하는 분자 결합에 의하여 접착된다. 상기 유사-기판 610은 상기 단결정 재료 박편 슬라이스 605의 자유 표면 606을 포함한다. 여기에서, 상기 자유 표면 606은 다른 특정 연마 단계를 요구하지 않았다.
본 발명의 방법의 응용에 따라, 상기 유사-기판 610은 웨이퍼와 유사하게 처리될 수 있고, 챔퍼링, 플랫 또는 노치 절단, 및/또는 상기 단결정 재료의 자유 표면 606 또는 상기 핸들 기판 602의 후면 604의 씨닝 및/또는 연마와 같은 몇몇 제조 및 마무리 단계를 수행할 수 있다.
본 발명의 응용에 따라, 그리고 도 1 내지 4에서 도시된 네개의 실시예들과 유사하게, 제5 및 제6 실시에에서 다른 연속적인 기술 단계들이, 예를 들어 이온 주입, 어닐링 단계, 또는 접촉층 증착이 수행될 수 있다. 게다가, 상기 핸들 기판 502, 602는 또한 상기 중간 또는 최종 어셈블리 511, 512, 610 상에서 상기 기판 502, 602의 각 후면 또는 잔여 자유 표면 504, 604의 글라인딩 또는 연마 기술을 이용하여 부분적 또는 전체적으로 제거될 수 있다. 이전 실시예들의 응용과 같이, 그러한 단계는 유리하게 연속적으로 처리될 수 있는 상기 단결정 슬라이스 505, 505', 또는 605의 후면 507, 607로부터 접착제층 508 또는 증착층 608을 제거하도록 하여, 예를 들어 전기적 접촉을 형성하고 마지막으로 분리하여 최종 전기적 구성을 형성한다.
도 7a 내지 7d는 제7 예시적 실시예에 따라 도 2a에서 도시된 제2 실시예의 본 발명의 씨닝된 유사-기판 109'의 용도를 도시한다.
제 7 실시예에서, 제2 실시예와 같이, 상기 씨닝 층 105'은 GaN 층이다. 특히, 상기 표면 107은 GaN 씨닝 층 105'의 Ga 면에 대응하고, 상기 연마된 표면 106'은 상기 GaN 씨닝 층 105'의 N 면에 대응한다. 제7 실시예에서, 상기 씨닝 층 105'의 GaN 재료에 비교적 매칭되는 열팽창 계수(CTE)를 가지는, 상기 기판 102은 제1 및 제2 실시예와 같이 Si 웨이퍼 대신 사파이어일 수 있다. 게다가, 제7 실시예에서, 자유 씨닝 표면 106'이 연마되어 그 표면 거칠기는 직접 결합에 적합하다.
도 7a에서 도시된 바와 같이, 최종 기판 701은 그 자유 표면 702, 703 중 어느 하나, 여기에서 표면 702이 상기 씨닝된 층 105'의 연마된 자유 표면 106'에 직접 결합에 의하여 접착된다. 상기 최종 기판 701은 이전 실시예들을 위하여 인용된 어떠한 재료들 중에서 선택되고, 그 열팽창 계수(CTE)는 상기 씨닝된 층 105', 본 예에서 GaN의 CTEs와 상기 핸들 기판 102, 본 예에서 사파이어의 CTEs와 매치되는 조건이다.
다음으로, 도 7b에서 도시된 바와 같이, 상기 핸들 기판 102 및 상기 접착제층 108은 제3 실시예 및 도 3c의 도면에서와 같이 예를 들어 기계적 연마에 의하여 전체적으로 제거되어, 최종 구조 704가 획득되고 여기에서 GaN 슬라이스 105의 최초 후면 107이 자유 표면 107'이 된다. 상기 자유 표면 107'은 차례로 연마, 씨닝 및/또는 패터닝되어 더 복잡한 최종 장치의 제조가 가능하다.
도 7c 및 7d에서 도시된 대안에서, 산화물층 705이 상기 최종 기판 701의 자유 표면 705과 상기 씨닝된 유사-기판 109'의 연마된 표면 106' 사이에서 직접 결합을 개선하기 위하여 사용될 수 있다. 이는 또한 하나 이상의 산화물층이 산화물층 705 대신에 사용되는 것이 가능하다. 상기 핸들 기판 102 및 상기 접착제층 108이 제거될 때, 최종 구조 706는, 도 7b에서 도시된 최종 구조 704와 유사하게 획득되나, 적어도 하나의 산화물층 705을 포함한다.
제7 실시예의 다른 대안에서, 상기 박편 슬라이스 105'는 GaN 대신에 SiC 슬라이스일 수 있다. 이 경우, 상기 표면 107은 상기 SiC 씨닝된 층 105'의 Si 면에 대응하고, 상기 연마된 표면 106'은 상기 SiC 씨닝된 층 105'의 C 면에 대응한다. 다른 재료가 이전 실시예들에서와 같이 선택될 수 있으며, 그 CTEs는 상기 설명한 바와 같이, 다른 것과 매치되어야 한다.
이전에 설명된 실시예들 및 그 응용에서, 최종 어셈블리 109, 109', 111, 1 12, 203, 205, 409, 411, 511, 512, 610, 704 및 706은 고가 재료의 초기 잉곳의 이용의 효율성이 선행 기술의 웨이퍼링 방법, 특히 EP 1 324 385 A2의 방법에 대하여 개선되는 모든 이점을 가진다. 하나의 이유는 광범위한 연마 및 씨닝 단계를 요구하는 단결정 잉곳으로부터 웨이퍼의 제조 대신에, 본 발명의 방법에 따르면, 상기 잉곳의 슬라이스가 이미 단독으로 사용될 시 더 이상 기계적으로 안정하지 않는 임계 두께, 또는 상기 임계 두께 미만의 두께에서 절단될 수 있어 사전에 상기 슬라이스의 연마 요구 없이 선행 기술 방법과 비교하여 더 얇은 단결정 슬라이스 상에서 직접적으로 작업이 가능해 진다. 그러므로 단결정 잉곳으로부터 출발하여, 최대 약 30% 내지 50%까지, 더 많은 반도체 어셈블리가 선행 기술에 비하여 제공될 수 있다.

Claims (15)

  1. 유사-기판(pseudo-substrate)(109)의 제조방법에 있어서,
    단결정 잉곳(101)의 제공단계;
    핸들 기판(102)의 제공단계;
    상기 단결정 잉곳(101)으로부터 박편 슬라이스(105)의 절단단계; 및
    상기 핸들 기판(102)에 상기 박편 슬라이스(105)를 접착하여 유사-기판(109)의 형성단계;를 포함하고,
    상기 박편 슬라이스(105)의 두께는 단독으로 적용시 더 이상 기계적으로 안정하지 않게 되는 임계 두께와 실질적으로 동일 또는 그 미만의 두께인 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 박편 슬라이스(505, 605)의 절단 이전에 상기 단결정 잉곳(501) 상에 스티프너(509, 608)의 제공 단계;를 더 포함하고,
    상기 스티프너(509, 608) 및 상기 박편 슬라이스(505, 605)는 기계적으로 안정한 자립 구조(510, 609)를 형성하는 것인 방법.
  3. 제2항에 있어서,
    상기 스티프너(509)는 특히 폴리머, 또는 내화 금속인 기판인 것인 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 박편 슬라이스(105, 505)의 접착 단계는,
    접착제, 특히 세라믹-기반 성분 접착제 또는 그라파이트-기반 접착제로 수행되는 것인 방법.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 유사-기판(511)의 형성 후에 상기 스티프너(509)의 제거 단계;를 더 포함하는 것인 방법.
  6. 제2항에 있어서,
    상기 스티프너(60)는,
    증착층, 특히 산화물층인 것인 방법.
  7. 제6항에 있어서,
    상기 박편 슬라이스(605)의 상기 핸들 기판(602)에의 접착은 분자 결합에 의하여 이루어지는 것인 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 유사-기판(109)의 연마 또는 양면 연마 단계;를 더 포함하는 것인 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 유사-기판(109)의 모서리 챔퍼링 단계;를 더 포함하는 것인 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 유사-기판(109)에서 플랫 또는 노치 절단 단계;를 더 포함하는 것인 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 박편 슬라이스(105)의 두께는 2 인치의 직경의 경우 300㎛과 실질적으로 동일 또는 그 미만인 것인 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 단결정은 실리콘-기반 재료, 게르마늄-기반 물질, ll-VI 또는 lll-V 반도체 재료, 또는 와이드 밴드갭 재료, 또는 ZnO, 또는 사파이어, 또는 압전기 재료, 또는 LiNbO3, 또는 LiTaO3 중 어느 하나인 것인 또는 포함하는 것인 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 유사-기판에서 또는 상에서 반도체 장치의 제조 단계;를 더 포함하는 것인 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 반도체 장치의 제조 후에 상기 핸들 기판(102)의 제거 단계;를 더 포함하는 것인 방법.
  15. 기판(102)에 접착된 단결정 재료층(105)을 포함하는 반도체 구조(109)로서,
    상기 단결정 재료층(105)은 접착이 일어나는 상기 층(105)의 표면 (107)의 어떠한 연마 단계 없이, 세라믹-기반 또는 그라파이트-기반 접착제(108)에 의하여 상기 기판(102)에 접착되고,
    상기 단결정 재료층(105)의 두께는 단독으로 사용될 시 더 이상 기계적으로 안정하지 않는 임계 두께와 실질적으로 동일 또는 그 미만인 것인 반도체 구조.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6312563B2 (ja) * 2014-09-04 2018-04-18 株式会社ディスコ 保護部材の剥離方法及び剥離装置
CN105081893B (zh) * 2015-05-13 2018-11-06 北京通美晶体技术有限公司 一种超薄Ge单晶衬底材料及其制备方法
CN104979185B (zh) * 2015-05-13 2018-01-30 北京通美晶体技术有限公司 一种超薄半导体晶片及其制备方法
DE102015112648B4 (de) * 2015-07-31 2021-02-04 Infineon Technologies Ag Verfahren zum bilden einer waferstruktur, verfahren zum bilden eines halbleiterbauelements und einer waferstruktur
US9536838B1 (en) * 2015-08-10 2017-01-03 Infineon Technologies Ag Single crystal ingot, semiconductor wafer and method of manufacturing semiconductor wafers
FR3045677B1 (fr) 2015-12-22 2019-07-19 Soitec Procede de fabrication d'une couche monocristalline, notamment piezoelectrique
FR3045678B1 (fr) 2015-12-22 2017-12-22 Soitec Silicon On Insulator Procede de fabrication d'une couche piezoelectrique monocristalline et dispositif microelectronique, photonique ou optique comprenant une telle couche
FR3054930B1 (fr) * 2016-08-02 2018-07-13 Soitec Utilisation d'un champ electrique pour detacher une couche piezo-electrique a partir d'un substrat donneur
FR3076067B1 (fr) * 2017-12-21 2020-01-10 Universite De Franche-Comte Procede de fabrication de composite a couche mince ultra-plane
JP7308652B2 (ja) * 2019-04-26 2023-07-14 株式会社ディスコ デバイスチップの製造方法
SE1950611A1 (en) * 2019-05-23 2020-09-29 Ascatron Ab Crystal efficient SiC device wafer production

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53126258A (en) * 1977-04-12 1978-11-04 Mitsubishi Metal Corp Method of producing silicon wafer
US6716722B1 (en) * 1999-07-15 2004-04-06 Shin-Etsu Handotai Co., Ltd. Method of producing a bonded wafer and the bonded wafer
US20040110320A1 (en) * 2001-03-02 2004-06-10 Bernard Aspar Method for producing thin layers on a specific support and an application thereof
US20040187766A1 (en) * 2003-03-31 2004-09-30 Fabrice Letertre Method of fabricating monocrystalline crystals
JP2010135605A (ja) * 2008-12-05 2010-06-17 Sekisui Chem Co Ltd 太陽電池の製造方法及び装置
US20120086312A1 (en) * 2010-10-06 2012-04-12 Hiroki Kobayashi Composite substrate manufacturing method and composite substrate

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03142928A (ja) * 1989-10-30 1991-06-18 Disco Abrasive Syst Ltd ウエーハの切り出し方法
CN1104039A (zh) * 1993-12-22 1995-06-28 黄明和 饲料程际添加剂
DE4415132C2 (de) * 1994-04-29 1997-03-20 Siemens Ag Verfahren zur formgebenden Bearbeitung von dünnen Wafern und Solarzellen aus kristallinem Silizium
CN1104039C (zh) * 1995-10-27 2003-03-26 西门子与壳牌太阳有限公司 处理薄晶体硅片和晶体硅太阳能电池的方法
JP2003068996A (ja) 2001-08-22 2003-03-07 Sumitomo Mitsubishi Silicon Corp 張り合わせシリコン基板の製造方法
JP2003077872A (ja) 2001-09-06 2003-03-14 Speedfam Co Ltd 半導体ウェハ研磨装置及び研磨方法
JP2003095798A (ja) 2001-09-27 2003-04-03 Hoya Corp 単結晶基板の製造方法
FR2834123B1 (fr) 2001-12-21 2005-02-04 Soitec Silicon On Insulator Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report
DE10220647C1 (de) 2002-05-08 2003-08-21 Infineon Technologies Ag Verfahren zur Formgebung eines Randbereiches eines Wafers
US20030036587A1 (en) * 2002-08-26 2003-02-20 Kozak Kyra M Rheology-controlled epoxy-based compositons
JP4232148B2 (ja) 2003-01-28 2009-03-04 株式会社Ｓｕｍｃｏ 貼り合わせ基板の製造方法
US7175707B2 (en) * 2003-03-24 2007-02-13 Hitachi Cable Ltd. P-type GaAs single crystal and its production method
JP5003033B2 (ja) 2006-06-30 2012-08-15 住友電気工業株式会社 ＧａＮ薄膜貼り合わせ基板およびその製造方法、ならびにＧａＮ系半導体デバイスおよびその製造方法
EP1901345A1 (en) * 2006-08-30 2008-03-19 Siltronic AG Multilayered semiconductor wafer and process for manufacturing the same
JP2009117533A (ja) * 2007-11-05 2009-05-28 Shin Etsu Chem Co Ltd 炭化珪素基板の製造方法
JP5407385B2 (ja) 2009-02-06 2014-02-05 住友電気工業株式会社 複合基板、エピタキシャル基板、半導体デバイス及び複合基板の製造方法
JP2010205918A (ja) 2009-03-03 2010-09-16 Sumitomo Electric Ind Ltd パワーデバイスおよびその製造方法
JP2010045397A (ja) 2009-11-17 2010-02-25 Sumitomo Electric Ind Ltd 窒化ガリウムウエハ
US8963337B2 (en) * 2010-09-29 2015-02-24 Varian Semiconductor Equipment Associates Thin wafer support assembly
FR2980916B1 (fr) * 2011-10-03 2014-03-28 Soitec Silicon On Insulator Procede de fabrication d'une structure de type silicium sur isolant
US8940620B2 (en) * 2011-12-15 2015-01-27 Power Integrations, Inc. Composite wafer for fabrication of semiconductor devices
US20140084253A1 (en) * 2012-09-25 2014-03-27 International Business Machines Corporation Transparent conductive electrode stack containing carbon-containing material
TWI616805B (zh) * 2014-01-10 2018-03-01 新益先創科技股份有限公司 遠端控制裝置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53126258A (en) * 1977-04-12 1978-11-04 Mitsubishi Metal Corp Method of producing silicon wafer
US6716722B1 (en) * 1999-07-15 2004-04-06 Shin-Etsu Handotai Co., Ltd. Method of producing a bonded wafer and the bonded wafer
US20040110320A1 (en) * 2001-03-02 2004-06-10 Bernard Aspar Method for producing thin layers on a specific support and an application thereof
US20040187766A1 (en) * 2003-03-31 2004-09-30 Fabrice Letertre Method of fabricating monocrystalline crystals
JP2010135605A (ja) * 2008-12-05 2010-06-17 Sekisui Chem Co Ltd 太陽電池の製造方法及び装置
US20120086312A1 (en) * 2010-10-06 2012-04-12 Hiroki Kobayashi Composite substrate manufacturing method and composite substrate

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Publication number Publication date
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