KR20080084949A - 상이한 표면 배향을 갖는 ｓｏｉ 활성층 - Google Patents

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KR20080084949A
KR20080084949A KR1020087014137A KR20087014137A KR20080084949A KR 20080084949 A KR20080084949 A KR 20080084949A KR 1020087014137 A KR1020087014137 A KR 1020087014137A KR 20087014137 A KR20087014137 A KR 20087014137A KR 20080084949 A KR20080084949 A KR 20080084949A
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올루번미 오. 아데투투
로버트 이. 존스
테드 알. 화이트
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프리스케일 세미컨덕터, 인크.
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Abstract

웨이퍼는 SOI 구성을 갖고 활성 영역들은 상이한 채널 유형 트랜지스터들에 대해 상이한 표면 배향들을 갖는다. 일 실시예에서, 제 1 표면 배향을 갖는 반도체 구조들(201, 203, 205)은 도너 웨이퍼(101) 상에 형성된다. 제 2 표면 배향을 갖는 반도체 구조들(401, 403, 405)은 제 2 웨이퍼(301) 상에 형성된다. 수용체 개구부들은 제 2 웨이퍼(301) 상에 형성된다. 제 1 표면 배향을 갖는 반도체 구조들은 수용체 개구부들에 위치되고 제 2 웨이퍼에 전달된다. 합성 웨이퍼는 제 1 채널 유형의 트랜지스터에 대해 제 1 표면 배향을 갖는 반도체 영역들 및 제 2 채널 유형 트랜지스터에 대해 제 2 표면 배향을 갖는 반도체 영역들을 갖는다.
반도체, 웨이퍼, SOI, 표면 배향, 채널, 개구부, CMP, TEOS

Description

상이한 표면 배향을 갖는 ＳＯＩ 활성층{SOI active layer with different surface orientation}
본 발명은 일반적으로 반도체 디바이스들에 관한 것으로, 보다 상세하게는 SOI(semiconductor on insulator) 기술로 구현된 디바이스들에 관한 것이다.
반도체 재료의 표면 배향은 재료의 표면에서 재료의 격자 배향을 설명한다. 몇몇 반도체 회로들을 가지고, 상이한 표면 배향들을 갖는 반도체 활성 영역들에 P-채널 트랜지스터들 및 N-채널 트랜지스터들을 구현하는 것이 바람직할 것이다. 예를 들면, 몇몇 N-채널 트랜지스터들은 표면 배향(110)을 갖는 실리콘에 N-채널 트랜지스터의 전자 이동도와는 대조적으로 표면 배향(100)을 갖는 실리콘에 비교적 더 높은 전자 이동도를 갖는다. 다른 한편으로, 몇몇 P-채널 트랜지스터들은 표면 배향(100)을 갖는 실리콘과는 대조적으로 표면 배향(110)을 갖는 실리콘에 구현되는 채널들을 갖는 보다 높은 홀 이동도를 가질 수 있다.
종래의 반도체 디바이스들은 N-채널 트랜지스터들에 대한 활성 반도체 영역이 표면 배향(100)을 갖고, P-채널 트랜지스터들에 대한 활성 반도체 영역이 표면 배향(100)을 갖는 SOI 구성들을 가져왔다. 상이한 표면 배향들은 제 1 배향(예로서, (100))을 갖는 활성 실리콘 층의 영역들을 제거하고 제 2 배향(예로서, (110))을 갖는 실리콘 기판을 노출시키기 위해 그 영역들의 기초 산화물을 제거함으로써 형성된다. 실리콘은 에피택셜하게 성장된 실리콘이 기판과 동일한 표면 배향을 갖도록 노출된 영역들에서 선택적으로 에피택셜하게 성장된다. 그 후, 에피택셜하게 성장된 실리콘 및 기판 사이에 절연체 층을 형성하기 위해 에피택셜하게 성장된 실리콘(및 이후 어닐링된 웨이퍼)에 산소가 주입된다. 그러나, 선택적으로 에피택셜하게 성장된 실리콘은 이후에 에피택셜하게 성장된 실리콘 활성층, 예로서, 에피택셜하게 성장된 실리콘의 경계에 결점들을 포함할 수 있다. 또한, 웨이퍼 및 그 패턴 밀도들 상의 상이한 물질들로 인하여 에피택셜 실리콘을 선택적으로 성장시키기 위해 청정 표면을 유지하는 것은 어려울 수 있다. 또한, 선택적인 에피택셜하게 성장된 실리콘 프로세스들은 원하지 않는 영역들 상에(예로서, 유전체들 상에) 비 에피택셜 실리콘 성장을 야기할 수 있다. 더욱이, 에피택셜하게 성장된 실리콘에서의 절연체 형성은 에피택셜하게 성장된 실리콘 활성층에 결함들을 발생시킬 수 있다.
상이한 표면 배향들을 가진 활성층들을 갖는 SOI 구성을 가진 반도체 디바이스를 형성하기 위한 개선된 프로세스가 요구된다.
본 발명은 더욱 이해될 것이며, 그 다수의 객체들, 특징들, 및 이점들은 첨부한 도면들을 참조하여 이 기술분야의 숙련자들에게 분명해질 것이다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 반도체 구조들의 제조 동안 다양한 단들의 부분 단면 측도들을 도시한다.
도 12 내지 도 18은 본 발명의 또 다른 실시예에 따른 반도체 구조들의 제조 동안 다양한 단들의 부분 단면 측도들을 도시한다.
도 19 내지 도 23은 본 발명의 또 다른 실시예에 따른 반도체 구조들의 제조 동안 다양한 단들의 부분 단면 측도들을 도시한다.
상이한 도면들에서 동일한 참조 부호들의 사용은 만일 다르게 표시되지 않는다면 동일한 아이템들을 나타낸다. 도면들에 도시된 특징들은 반드시 그 크기로 도시되는 것은 아니다.
다음은 본 발명을 실행하기 위한 모드의 상세한 설명을 설명한다. 설명은 본 발명에 대한 예로서 의도되며 제한으로서 고려되어서는 안된다.
도 1은 제 1 표면 배향의 구조들 및 제 2 표면 배향의 구조들을 갖는 합성층(resultant layer)을 제공하기 위해 제 2 웨이퍼의 제 2 표면 배향의 반도체들 구조들의 영역들 간에 위치될 특정 표면 배향을 갖는 반도체 구조들을 형성하기 위해 이용되는 웨이퍼의 부분 단면 측도이다.
웨이퍼(101)는 표면 배향(100)을 갖는 활성 반도체 층(예로서, 실리콘, 실리 콘 게르마늄)(107)을 갖는 SOI 구성을 갖는다. 층(107)은 절연체 층(105)(예로서, 실리콘 산화물) 상에 있다. 층(105)은 기판층(103)(예로서, 단결정 실리콘) 상에 있다. 도 1에 도시된 바와 같이, 수소 이온들은 기판층(103)을 클레빙(cleave)하기 위해 다음의 프로세스들에서 이용될 손상 영역(111)을 형성하도록 기판층(103)으로 주입된다.
일 실시예에서, 층(107)은 절연층(105)을 형성하기 위해 다음의 어닐에 이어 기판층(103)으로 산소 이온들을 주입함으로써 형성된다. 이러한 실시예에서, 층(107)은 기판층(103)과 동일한 기판 배향을 갖는다. 그러나, 다른 실시예들에서, 층(107)은 이어서 웨이퍼(101)에 결합되고, 그 후 리브 층(leave layer)(107)에 클레빙되는 (100)의 표면 배향을 갖는 도너 웨이퍼(donor wafer, 미도시)의 일부일 수 있다. 이러한 실시예로, 기판층(103)은 반도체 층(107)과 상이한 표면 배향 또는 동일한 표면 배향을 가질 수 있다.
일 실시예에서, 층(107)은 700A의 두께를 가지지만, 다른 실시예들에서 다른 두께(예로서, 20 내지 1000A)를 가질 수 있다. 그러나, 다른 실시예들은 다른 두께들일 수 있다. 일 실시예에서, 절연체 층(105)은 1400A의 두께를 가지지만, 다른 실시예들에서 다른 두께들일 수 있다. 몇몇 실시예들에서, 웨이퍼(101)는 반도체 기판층을 포함하지 않는다.
도 2는 층(107)의 일부분들이 표면 배향 (100)을 가진 실리콘 구조들(201. 203, 205, 및 207)을 형성하기 위해 패터닝된 후의 웨이퍼(10)의 단면도이다. 패터닝은 절연체 층(105)을 노출시키는 층(107)에서 개구부들(211, 213, 215, 및 217) 을 남긴다. 패터닝 후 구조들(201, 203, 205, 및 207) 상에 이후 형성된(예를 들면 산화 또는 증착) 산화층(209)이 도 2에 도시된다.
일 실시예에서, 패터닝은 포토리소그래픽 기술들에 의해 포토 레지스트의 층에 패턴을 형성하는, 층 (107) 상에 포토 레지스트(미도시)의 층을 증착시킴으로써 수행되며, 층(107)의 일부들을 노출시키기 위해 패턴에 따라서 포토 레지스터의 일부들을 제거하고, 그 후 구조들(201, 203, 205, 및 207)을 형성하기 위해 (예로서, CF4로) 층(107)의 일부들을 에칭한다.
도 3은 웨이퍼(301)의 단면 측도이다. 웨이퍼(301)는 절연층(305) 상에 실리콘 층(307)을 갖는 SOI 구성을 갖는다. 도시된 실시예에서, 층(305)은 기판층(303) 상에 있다. 도시된 실시예에서, 층(307)은 기판 배향 (110)을 갖는다.
일 실시예에서, 층(307)은 층(305)을 형성하기 위해 다음 어닐에 이어서 기판층(303)에 산소 이온들을 주입함으로써 형성된다. 그러한 실시예에서, 기판층(303)은 표면 배향 (110)을 갖는다. 다른 실시예들에서, 층(307)은 층(305)에 대해 표면 배향 (110)을 갖는 도너 웨이퍼를 결합하고, 다음으로 클레브하여 도너 웨이퍼의 일부를 제거함으로써 형성된다. 이러한 실시예를 가지고, 기판층(303)은 반도체 층(107)과 상이한 표면 배향 또는 동일한 표면 배향을 가질 수 있다.
도 4는 실리콘 구조들(401, 403, 405, 및 407)을 형성하고 층(307)에 개구부들(411, 413, 415, 및 417)을 형성하기 위해 패터닝된다. 개구부들은 층(305)읠 일부들을 노출시킨다. 일 실시예에서, 패터닝은 층(107)의 패터닝에 대해 상술된 바 와 같이 수행될 수 있지만, 다른 실시예들에서 다른 기술들에 의해 패터닝될 수 있다.
도 4는 또한 산화층(409)이 구조들(401, 403, 405, 및 407) 상에 표준 기술들로 형성된 후의 웨이퍼(301)를 도시한다.
도 5는 웨이퍼(101)가 그 상부 표면이 웨이퍼(301)의 상부 표면을 향하도록 회전된 후의 웨이퍼(10) 및 웨이퍼(301)의 단면도를 도시한다. 일단 웨이퍼들이 그런한 위치에 정렬되면, 웨이퍼들(101, 301)은 구조들(207, 205, 203, 및 201)이 수용체 개구부들(411, 413, 415, 및 417) 각각에 위치되고, 구조들(401, 403, 405, 및 407)이 수용체 개구부들(217, 215, 213, 및 211) 각각에 위치되도록 합쳐진다.
몇몇 실시예들에서, 웨이퍼들(101, 103)은 정렬 및 결합 툴들로 합쳐진다. 일 실시예에서, 웨이퍼들은 도 5에 도시된 바와 같은 위치에 위치되며, 여기서 광학 시스템은 상부 및 하부 웨이퍼의 도들을 제공하기 위해 웨이퍼들 간에 위치된다. 그 후 웨이퍼는 다른 것과 한 줄이 될 때까지 이동되며, 여기서 웨이퍼들은 광학 시스템을 제거한 후 합쳐진다.
다른 실시예들에서, 웨이퍼들을 통한 적외선 광학 가시화 이미지들은 웨이퍼들을 정렬하기 위해 사용될 수 있다. 일 실시예에서, 적외선 파들의 파장은 1.1 마이크론보다 크다. 그러한 기술들을 갖는 웨이퍼들은 웨이퍼들을 통과하는 적외선 파들의 명확함을 위해 이중으로 연마될 수 있다. 그러한 기술들은 웨이퍼 정렬을 통해서와 같이 칭하여질 수 있다. 그러나, 다른 정렬 기술들이 이용될 수 있다.
도 6은 웨이퍼들(101, 301)이 서로 접촉한 후의 단면 측도를 도시한다. 도 6 의 뷰에서, 구조들(201, 203, 205, 및 207)의 상부 상의 산화층(209)의 일부는 층(305)과 접촉하고, 구조들(401, 403, 405, 및 407) 상의 산화층(409)의 일부는 층(105)에 접촉한다.
일 실시예에서, 웨이퍼들의 표면들은 결합을 강화하기 위해 정렬 및 접촉 이전에 청정 및 처리된다.
웨이퍼들(101, 301)이 서로 접촉한 후, 그 합성 구조는 웨이퍼(301)를 웨이퍼(101)에 결합하기 위해 가열될 수 있다(예를 들면, 최대 400℃ 이상으로). 비록 몇몇 실시예들이지만, 웨이퍼들은 실내 온도로 결합될 수 있다. 그러한 실시예들에서, 절연층들(105, 305)의 산화물들이 산화층들(409, 209) 각각과 공유 결합들을 형성한다. 그러나, 다른 실시예들에서, 웨이퍼들(101, 301)은 다른 기술들에 의해 함께 결합될 수 있다.
몇몇 실시예들은 층(209, 409)을 포함할 수 없다. 몇몇 실시에들에서, 산화층들은 이들 층들 내의 개구부들을 형성하기 위해 패터닝 이전에 층들(107, 307) 상에 형성될 수 있다. 그러한 실시예들에서, 그러한 산화물은 산화물 재료의 열적 성장 또는 화학 증착에 의해 형성될 수 있다.
도 7은 웨이퍼(101)의 하부 부분이 손상 영역(111)에서 기판층(103)을 클레브함으로써 제거된 후의 합성 웨이퍼의 단면 측도를 도시한다. 일 실시예에서, 클레브는 상승된 온도(예로서, 500 내지 1000℃)로 합성 구조를 가열함을HTj 수행된다. 그러나, 웨이퍼(101)는 다른 실시예들에서 다른 클레빙 프로세스들에 의해 클레브될 수 있다.
클레빙 후, 기판층(103)의 나머지 부분이 제거된다. 일 실시예에서, 나머지 부분은 화학 기계 연마(CMP)에 의해 또는 에칭에 의해 제거된다.
도 8은 기판층(103)의 나머지 부분이 제거된 후 합성 웨이퍼의 부분 단면 측도를 도시한다. 기판층(103)의 나머지 부분의 제거에 이어서, 층(105)이 제거된다. 층(105)은 CMP 프로세스에 의해 제거되는 것이 바람직하지만, 에칭에 의해 제거될 수 있다.
도 9는 층(105)이 제거된 후 합성 웨이퍼의 부분 단면 측도를 도시한다. 도 9에서, 합성 웨이퍼의 상부 표면이 평탄화됨을 주의하라. 또한, 구조들(401, 403, 405, 및 407)의 측벽들 상의 산화층들 및 구조들(201, 203, 205, 및 207)의 측벽들 상의 산화물 간에 갭들(gaps)일 수 있음을 주의하라.
도 10은 트렌치 분리들(trench isolations)이 구조들(201, 203, 205, 및 207) 및 구조들(401, 403, 405, 및 407) 사이에 형성된 후 합성 웨이퍼의 부분 단면 측도를 도시한다. 예를 들면, 트렌치 분리(1001)는 구조들(207 및 401) 사이에 형성된다. 트렌치 분리(1003)는 구조(401) 및 구조(205) 사이에 형성되고, 트렌치 분리(1005)는 구조(205 및 403) 사이에 형성된다.
도시된 실시예에서, 이들 트렌치 분리들은 갭들이 구조들(201, 203, 205, 207, 401, 403, 405, 및 407)의 측벽들 상의 산화물들 사이에 존재하는 위치들에 형성될 수 있다. 트렌치 분리들은 갭들을 제거하고 구조들 사이에 전기적 분리를 제공한다. 다른 실시예들에서, 트렌치 분리들(미도시)은 도 10에 도시된 트렌치 분리들과 동시에 구조들(201, 203, 205, 207, 401, 403, 405, 및 407) 내에 제조될 수 있다.
일 실시예에서, 트렌치 분리들은 산화층 및 질화층(미도시)을 증착시키고 개구부들을 형성하기 위해 합성 웨이퍼를 패터닝 및 에칭하며, 합성 웨이퍼 위에 트렌치 분리 재료(예를 들면, TEOS, 산화 고밀도 플라즈마 산화물)의 층을 증착시키고, 그 후 에칭 스톱(etch stop)으로서 구조들(201, 203, 205, 및 207)의 실리콘을 이용하여 합성 웨이터를 평탄화함으로써 형성된다. 일단, 질화물의 부재가 검출되면, 평탄화를 계속하거나 또는 구조들(401, 403, 405, 및 407) 상에 산화층(409)을 제거하기 위해 미리 결정된 시간 동안 산화물 에칭이 수행된다. 평탄화는 구조들(201, 203, 205, 207, 401, 403, 405, 및 407)의 노출된 표면들을 동일 평면상에 둔다. 트렌치 분리는 다른 실시예들에서 다른 기술들에 의해 이루어지고 및/또는 다른 재료들로 형성될 수 있다. 예를 들면, 트렌치 분리 재료는 TEOS 증착 프로세스에 이어 초기 산화 프로세스에 의해 형성될 수 있다.
도 10에 도시된 합성 웨이퍼는 (110)의 표면 배향을 갖는 실리콘의 영역들(구조(401, 403, 405, 및 407))로 산재된 표면 배향 (100)을 갖는 실리콘의 영역들(구조들(201, 203, 205, 및 207))을 포함한다. 이것들 모두는 SOI 구성을 갖고 상이한 표면 배향들의 활성 영역들을 갖는 웨이퍼를 제공하기 위해 절연층(305) 위에 형성된다.
일 실시예에서, 활성 재료의 형성을 위한 두 개의 상이한 웨이퍼들의 이용은 상이한 표면 배향들의 구조들로부터 비교적 고품질 활성 영역을 갖는 웨이퍼를 제공할 수 있다. 이들 실시예들의 일부에서, 선택적 에피택셜 실리콘 성장을 갖는 문 제점들(예로서, 유전체들 상의 원치않는 비 에피택셜 성장 및 절연 측벽들에서의 결함 형성)은 활성 영역들의 형성시 회피될 수 있다. 또한, 활성층이 절연체에 도너 웨이퍼를 결합함으로써 형성되는 실시예들에서, 에피택셜하게 성장된 실리콘에서의 절연체 층의 형성과 연관된 문제들이 회피될 수 있다.
도 11은 위에 트랜지스터들이 형성된 후 합성 웨이퍼의 부분 단면 측도를 도시한다. 도시된 실시예에서, 트랜지스터(1101)(게이트(1111)를 갖는)는 구조(205)에서 그것의 채널 영역 및 소스/드레인 영역들(예로서, 1121)과 함께 형성되고 트랜지스터(1105)(게이트(1115)를 갖는)는 구조(403)에 그것의 채널 영역 및 소스 드레인 영역들(1125)과 함께 형성된다. 게이트(1117)를 갖는 트랜지스터(1107)는 구조(203)에 그것의 채널 영역 및 소스/드레인 영역들과 함께 형성되고, 게이트(1119)를 갖는 트랜지스터(1109)는 구조(405)에 그것의 채널 영역 및 소스/드레인 영역들과 함께 형성된다. 소스/드레인 영역들은 전계 효과 트랜지스터들을 위핸 전류 전극 영역들이다. 몇몇 실시예들에서, 소스/드레인 영역들은 확장들을 가질 수 있다.
도시된 실시예에서, 트랜지스터(1101 및 1107)는 표면 배향 (100)을 갖는 구조들(구조들(205 및 203))에 형성된 채널들을 갖는 N-채널 디바이스들이며, 트랜지스터들(1105 및 1109)은 표면 배향 (110)을 갖는 구조들(구조들(403, 및 405))에 형성된 채널들을 갖는 P-채널 디바이스들이다.
도 11이 구조(예로서, 201) 마다 형성된 단지 하나의 트랜지스터만을 도시할 지라도, 다른 실시예들에서, 각 구조는 다수의 트랜지스터들을 가질 수 있다. 다수 의 트랜지스터들은 동일한 유형, 예로서, N-채널 또는 상이한 유형일 수 있다.
합성 웨이퍼는 다음의 구조들을 형성하기 위해 다음의 프로세스들을 요구한다. 예를 들면, 게이트 스페이서들, 콘택트들, 상호 접속들 및 층간 유전체들을 갖는 상호접속 층들, 패시베이션 층들, 및 외부 커넥터 구조들(예로서, 본드 패드들, 범프들)(미도시)이 합성 웨이퍼 상에 형성될 수 있다. 합성 웨이퍼는 개별적인 집적 회로들로 싱귤레이트(예로서, 소우(saw)로)되고, 집적 회로 패키지들로 패키징될 수 있다.
몇몇 실시예들에서, 웨이퍼(101)는 절연층(105)을 포함하지 않을 것이며, 여기서 구조들(201, 203, 205, 207)은 미리 결정된 깊이로 기판층(103)을 에칭함으로써 형성된다. 도 12 내지 18은 본 발명의 실시예들에 따라 상이한 표면 배향들의 활성 영역들을 형성하기 위한 하나의 이러한 실시예를 도시한다.
도 12는 웨이퍼(1201)의 단면을 도시한다. 웨이퍼(1201)는 (100)의 배향을 갖는 실리콘의 기판층(1023)을 포함한다. 도 12에 도시된 바와 같이, 수소 이온들은 다음 프로세스들에서 클레빙하기 위한 손상 영역(1207)을 형성하기 위해 기판층(1203)으로 주입된다. 주입에 이어서, 산화층(1205)이 기판층(1203)상에 형성된다(예로서, 기판층(1203)의 산화 또는 증착에 의해).
도 13은 (100)의 기판 배향을 갖는 실리콘의 구조들(1301, 1303, 1305, 및 1307)을 형성하기 위해 기판층(1203)의 패터닝 후 웨이퍼(1201)의 단면도를 도시한다. 일 실시예에서, 선택된 위치들에서 층(1205)의 일부들을 제거하고 이어서 구조들(1301, 1303, 1305, 및 1307)은 미리 결정된 깊이로 개구부들(1311, 1313, 1315, 및 1317)을 형성하기 위해 미리 정해진 시간 동안 노출된 위치들에서 기판층(1203)을 에칭함으로써 형성된다. 일 실시예에서, 개구부들(1311, 1313, 1315, 및 1317)은 손상 영역(1207)보다 더 깊은 깊이에 있다.
도 14는 회전되고 웨이퍼(1401)와 정렬된 후 웨이퍼(11201)의 단면도를 도시한다. 웨이퍼(1401)는 표면 배향 (110)을 갖는 실리콘(또는 다른 반도체 재료)인 복수의 구조들(1411, 1413, 1415, 및 1417)을 포함한다. 구조들(1411, 1413, 1415, 및 1417)은 기판층(1402) 상에 위치되는 절연체 층(1403)(예로서, 실리콘 산화물) 상에 형성된다. 웨이퍼(1401)는 개구부들(1421, 1423, 1425, 및 1427)을 포함한다. 일 실시예에서, 웨이퍼(1401)는 상술된 웨이퍼(301)와 동일한 방식으로 형성된다. 또한, 웨이퍼(1201)는 웨이퍼들(101, 301)의 정렬에 대해 상술된 바와 동일한 방식으로 웨이퍼(1401)와 정렬될 수 있다.
도 15는 웨이퍼들(1201, 1401)이 서로 접촉하기 위해 합쳐진 후의 단면도를 도시한다. 도 15에서, 구조들(1307, 1305, 1303, 및 1301)은 각각 수용체 개구부들(1421, 1423, 1425, 및 1427)에 존재한다. 또한, 구조들(1411, 1413, 1415, 및 1417)은 각각 수용체 개구부들(1317, 1315, 1313, 및 1311)에 존재한다.
도시된 실시예에서, 산화층(1205)은 절연층(1403)에 접촉한다. 도 15에 도시된 바와 같이, 구조들(1411, 1413, 1415, 및 1417) 상의 산화층(1429)의 상부는 이들 개구부들의 깊이가 구조들의 높이보다 더 크므로, 각각 개구부들(1317, 1315, 1313, 및 1311)의 하부에 접촉하지 않는다.
웨이퍼들(1201 및 1401)은 서로 접촉하며, 웨이퍼들은 함께 결합되고, 일 실 시예에서, 산화층(1205)은 산화층(1403)과 공유 결합들을 형성한다. 그러나, 웨이퍼들은 상술된 것을 포함하는 다른 프로세스들에 의해 결합될 수 있다.
도 16은 기판층(1203)이 손상 영역(1207)에서 클레빙함으로써 제거된 후 합성 웨이퍼 구조를 도시한다.
도 17은 구조들(1307, 1305, 1303, 및 1301)이 구조들(1411, 1413, 1415, 및 1417)과 동일한 높이이고 산화층(1429)이 구조들(1411, 1413, 1415, 및 1417)의 상부로부터 제거되도록 평탄화된(예로서, CMP 프로세스에 의해) 후 합성 웨이퍼를 도시한다. 일 실시예에서, 합성 웨이퍼는 산화층(1429)에 이를 때까지 평탄화된다. 이 때, 평탄화는 미리 정해진 시간 동안 계속되거나, 또는 산화층(1429)이 구조들(1411, 1413, 1415, 및 1417)로부터 제거되도록 산화물 에칭이 수행된다. 그러나, 다른 실시예들에서, 웨이퍼는 다른 기술들에 의해 평탄화될 수 있다.
도 17에 도시된 바와 같이, 갭들은 구조들(1307, 1305, 1303, 및 1301) 및 구조들(1411, 1413, 1415, 및 1417)의 측벽들 상이 산화층(1429) 사이에 존재할 수 있다.
도 18은 트렌치 분리가 갭들의 위치에서 구조들 간에 형성된 후 합성 웨이퍼의 단면도를 도시한다. 도시된 실시예에서, 트렌치 분리(1801)는 구조(1307) 및 구조(1411) 사이에 형성되고, 트렌치 분리(1803)는 구조(1411) 및 구조(1305) 사이에 형성되며, 트렌치 분리(1805)는 구조(1305) 및 구조(1413) 사이에 형성되고, 트렌치 분리(1807)는 구조(1413) 및 구조(1303) 사이에 형성된다. 다른 실시예들에서, 트렌치 분리들은 구조들 내에 형성될 수 있다.
다음 프로세스들에서, 구조들(1411, 1413, 1415, 및 1417)((110)의 표면 배향들을 갖는 구조들)에서 채널 영역들을 갖는 P-채널 트랜지스터들이 형성될 수 있다. 구조들(1307, 1305, 1303, 및 1301)((100)의 표면 배향들을 갖는 구조들)에서 채널 영역들을 갖는 N-채널 트랜지스터가 형성될 수 있다. 도 12에 관하여 상기 텍스트를 참조하라. 또한, 다음 프로세스들은 트랜지스터들의 형성 후 웨이퍼 상에서 수행될 수 있다(상기 텍스트 참조).
도 19 내지 도 23은 상이한 표면 배향들을 갖는 구조들을 형성하기 위한 또 다른 실시예의 부분 단면도들을 도시한다. 도 1 내지 도 12 및 도 13 내지 도 18의 실시예들에서, 하나의 특정 표면 배향(예로서, (100))을 갖는 구조들이 도너 웨이퍼 상에 형성되고, 여기서 도너 웨이퍼는 또 다른 표면 배향(예로서, (110))의 구조들을 갖는 핸들 웨이퍼와 접촉하게 된다. 이어서, 도너 웨이퍼의 나머지 부분들이 제거된다. 도 19 내지 도 23의 실시예에 있어서, 제 1 표면 배향을 갖는 반도체 구조들은 도너 웨이퍼 상에 형성되고, 그 후 도너 웨이퍼로부터 제거된다. 이들 구조들은 그 후 핸들 웨이퍼 위에 구조들을 포함한 액체를 흐르게 함으로써 제 2 표면 배향의 구조들을 갖는 핸들 웨이퍼의 수용체 개구부들에 위치된다.
도 19는 도너 웨이퍼(1901)의 단면도를 도시한다. 도너 웨이퍼(1901)는 그 위에 기판층(1903) 및 절연층(1905)을 포함한다. 몇몇 실시예들에서, 층(1905)은 포함되지 않는다. 구조들(1915, 1913, 및 1911)은 실리콘 층(1907)(또는 다른 실시예들에서 다른 유형의 반도체 재료)으로부터 형성된다. 산화층(1919)은 구조들(1915, 1913, 및 1911) 상에 형성된다.
도 19의 실시예에서, 구조들(1915, 1913, 및 1911)은 사다리꼴 단면을 갖는다. 이러한 단면은 반응 이온 에칭(RIE) 프로세스로, 플라즈마로, 또는 경사진 측벽들을 형성하기 위한 능력을 갖는 에칭으로 에칭함으로써 형성된다. 그러나, 다른 실시에들에 있어서, 측벽들은 수직일 수 있다.
도 19에 도시된 단계 후, 구조(1915, 1913, 및 1911)는 웨이퍼(1901)로부터 제거된다. 일 실시예에서, 이들 구조들은 구조들(1915, 1913, 및 1911) 아래 층(1905)의 재료를 언더컷하기 위해 층(1905)을 에칭함으로써 제거된다. 이러한 에칭은 또한 산화층(1919)을 제거한다. 에칭 동안, 구조들(1915, 1913, 및 1911)은 엔천트에서 서스펜드된다. 구조들(1915, 1913, 및 1911)은 그 후 애플리케이션 솔루션으로 전달된다.
일 실시예에서, 산화층(1919)은 형성되지 않는다. 또한, 다른 실시예들에서, 구조들(1915, 1913, 및 1911)은 그들 구조들에(또는 구조들이 패터닝 이전에 형성된 층에) 손상 영역을 형성하고, 그 후 손상 영역에 구조들을 클레빙함으로써 웨이퍼(1901)로부터 분리될 수 있다.
도 20을 참조하면, 구조들이 응용 유체(application fluid)에 전달된 후, 구조들을 갖는 응용 유체는 웨이퍼(2001)의 절연층(2005) 상에 위치되는 (110)의 표변 배향을 갖는 반도체 구조들(2009, 2011, 2013, 및 2007) 간에 수용체 개구부들(2021, 2023, 및 2025)을 포함한 웨이퍼(2001) 양단에 흐른다. 층(2005)은 기판층(2003) 상에 위치된다. 도시된 실시예에서, 구조들(2009, 2011, 2013, 및 2007)은 구조들(1915, 1913, 및 1911)의 구조에 유사한 경사의 경사진 측벽들을 갖는다.
도시된 실시예에서, 개구부들(2021, 2023, 및 2025)은 뒤집혀진 위치(도 20에서 구조(1915)의 위치)에서 수신된 구조들(1915, 1913, 및 1911)로 사이징 및 형성된다. 도 20의 실시예에서, 올바른 배향(예로서, 구조(1911))에 위치되지 않은 구조들(예로서, 1911)은 개구부(예로서, 2025)에 맞지 않는다.
일 실시예에서, 응용 유체는 반도체 구조들(예로서, 1913, 1911)의 실리콘을 산화하지 않는다.
다른 실시예들에서, 웨이퍼(2001)의 개구부들(예로서, 2023)에 수신될 구조들(예로서, 1913)은 상이한 형태들 및/또는 크기들을 가질 수 있다. 몇몇 실시예들에서, 개구부들은 개구부들과 동일한 일반적으로 상보 형태 및 크기를 가질 것이다.
응용 프로세스 동안, 웨이퍼는 회전될 수 있고, 초음파 또는 다른 웨이퍼 이동 메커니즘들은 개구부들에서 구조들의 보다 높은 필링을 보장하기 위해 몇몇 실시예들에 적용될 수 있다. 응용 프로세스 동안, 반 데르 발스(van der Waals)는 개구부들에서 구조들을 결합하기 위해 결합력을 제공하게 한다.
도 21은 웨이퍼(2001)의 단면도를 도시하며, 여기서 수용체 개구부들(2021, 2023, 2025)의 모두는 올바른 배향에 대응하는 구조를 수신한다. 이때, 웨이퍼는 개구부들에서의 구조들의 결합을 강화하기 위해 가열될 수 있다.
도 22는 평탄화된 후(예로서, CMP 프로세스에 의해), 웨이퍼(2001)의 측도를 도시한다.
도 23은 트렌치 분리(예로서, 2301, 2303, 2305)가 상이한 표면 배향들의 구 조들 간에 형성된 후 웨이퍼(2001)의 측도를 도시한다. 트렌치 분리(2301)는 구조(2009) 및 구조(1915) 사이에 형성된다. 트렌치 분리(2303)는 구조들(1915 및 2011) 사이에 형성되고, 트렌치 분리(2305)는 구조(2011 및 1913) 사이에 형성된다. 다른 실시예들에서, 트렌치 분리들은 구조들 내에 형성될 수 있다. 후속 프로세스들에서, 구조들(2009, 2011, 2013, 및 2007)((110)의 표면 배향들을 갖는 구조들)에서 채널 영역들을 갖는 P-채널 트랜지스터들이 형성된다. 구조들(1915, 1913, 및 1911)((100)의 표면 배향들을 갖는 구조들)에 채널 영역들을 갖는 N-채널 트랜지스터들이 형성된다. 도 12에 관한 상기 텍스트를 참조하라. 또한, 다음 프로세스들은 트랜지스터들의 형성 후 웨이퍼 상에서 수행될 수 있다(상기 텍스트 참조).
도시되고 설명된 실시예들에서, (100)의 하나의 표면 배향의 구조들은 도너 웨이퍼 상에 형성되고, 그 후 이어서 그 위에 형성된 제 2 배향 (110)의 구조들을 갖는 핸들 웨이퍼 상에 위치된다. 그러나, 다른 실시예들에서, 표면 배향 (110)을 갖는 구조들은 도너 웨이퍼 상에 형성될 수 있고, 그 후 이어서 상술된 실시예들에 따라 그 위에 표면 배향 (100)을 갖는 구조들을 갖는 핸들 웨이퍼 상에 위치된다. 또한, 다른 표면 배향들(예로서, (111))을 갖는 구조들은 상술된 프로세스들에서 이용될 수 있다.
일 실시예에서, 반도체 디바이스를 만드는 방법은 제 1 표면 배향의 반도체 층을 갖는 제 1 웨이퍼를 제공하고, 제 1 표면 배향의 반도체 구조들 및 수용체 개구부들을 형성하기 위해 반도체 층을 에칭하며, 제 1 표면 배향과 상이한 제 2 표면 배향의 반도체 구조들을 제공하는 것을 포함한다. 방법은 또한 제 2 표면 배향 의 반도체 구조들을 수용체 개구부들로 위치시키고, 제 1 표면 배향의 반도체 구조들에 제 1 유형의 트랜지스터들을 형성하고, 제 2 표면 배향의 반도체 구조들에 제 1 배향과 상이한 제 2 유형의 트랜지스터들을 형성하는 것을 포함한다.
또 다른 실시예에서, 반도체 디바이스를 만드는 방법은 절연층 위에 제 1 복수의 반도체 구조들을 갖는 웨이퍼를 제공하는 것을 포함한다. 방법은 제 1 복수의 반도체 구조들 간의 제 1 표면 배향과 상이한 제 2 표면 배향을 갖는 제 2 복수의 반도체 구조들을 이용하고 웨이퍼 상에 실질적으로 평면 표면을 형성하는 것을 포함한다. 실질적으로 평면 표면은 제 1 복수의 반도체 구조들, 제 2 복수의 반도체 구조들, 및 제 1 복수의 반도체 구조들과 제 2 복수의 반도체 구조들 간의 분리 영역들을 포함한다. 방법은 제 1 복수의 반도체 구조들에 채널 영역들을 갖는 제 1 유형의 트랜지스터들을 형성하고, 제 2 복수의 반도체 구조들에 채널 영역들을 갖는 제 1 유형과 상이한 제 2 유형의 트랜지스터들을 형성하는 것을 포함한다.
또 다른 실시예는 두 개의 상이한 유형들의 트랜지스터들에 대한 강화된 트랜지스터 이동도를 갖는 집적 회로를 형성하는 방법을 포함한다. 방법은 제 1 표면 배향의 제 1 복수의 반도체 구조들을 갖는 제 1 반도체층을 제공하고, 제 1 표면 배향과 상이한 제 2 표면 배향의 제 2 복수의 반도체 구조들을 갖는 제 2 반도체층을 제공하며, 제 1 반도체 층에 제 2 반도체층을 인가하는 것을 포함한다. 방법은 또한 제 1 복수의 반도체 구조들, 제 2 복수의 반도체 구조들, 및 분리 영역들로 이루어진 평면 표면을 형성하고, 두 개의 상이한 채널 유형들의 트랜지스터를 형성하기 위해 그 평면 표면을 이용하는 것을 포함한다.
본 발명의 특정 실시예들이 도시되고 설명되었지만, 본 명세서의 교시들에 기초하여, 이 기술분야의 숙련자들은 본 발명 및 보다 넓은 양상들로부터 벗어나지않고 다른 변화들 및 변경들이 이루어질 수 있으며, 따라서 첨부한 청구항들은 본 발명의 실제 사상 및 범위 내에 있는 것으로서 그러한 모든 변화들 및 변경들이 그 범위 내에서 포함되는 것임을 인지할 것이다.

Claims (21)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    제 1 표면 배향(orientation)의 반도체 층을 갖는 제 1 웨이퍼를 제공하는 단계;
    상기 제 1 표면 배향 및 수용체 개구부들의 반도체 구조들을 형성하기 위해 상기 반도체 층을 선택적으로 에칭하는 단계;
    상기 제 1 표면 배향과 상이한 제 2 표면 배향의 반도체 구조들을 제공하는 단계;
    상기 제 2 표면 배향의 상기 반도체 구조들을 상기 수용체 개구부들에 위치시키는 단계;
    상기 제 1 표면 배향의 상기 반도체 구조들에 제 1 유형의 트랜지스터들을 형성하는 단계; 및
    상기 제 2 표면 배향의 상기 반도체 구조들에 상기 제 1 유형과 상이한 제 2 유형의 트랜지스터들을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 표면 배향은 (100)이고;
    상기 제 1 유형의 상기 트랜지스터들은 N 채널 트랜지스터들이고;
    상기 제 2 표면 배향은 (110)이고; 및
    상기 제 2 유형의 상기 트랜지스터들은 P 채널 트랜지스터들인, 반도체 디바이스 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 표면 배향은 (110)이고;
    상기 제 1 유형의 상기 트랜지스터들은 P 채널 트랜지스터들이고;
    상기 제 2 표면 배향은 (100)이고; 및
    상기 제 2 유형의 상기 트랜지스터들은 N 채널 트랜지스터들인, 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 표면 배향의 상기 반도체 구조들을 제공하는 단계는,
    상기 제 2 표면 배향의 반도체층을 갖는 제 2 웨이퍼를 제공하는 단계; 및
    상기 제 2 표면 배향의 상기 반도체 구조들을 형성하기 위해 상기 제 2 웨이퍼의 상기 반도체층을 선택적으로 에칭하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 2 웨이퍼는 반도체 기판층, 상기 반도체 기판층 위의 절연층, 및 상기 절연층 위의 상기 반도체 층을 포함하는, 반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    상기 반도체 기판층에 손상층을 형성하기 위해 상기 반도체 기판층에 수소를 주입하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 2 표면 배향의 상기 반도체 구조들을 위치시키는 단계는,
    상기 수용체 개구부들로 상기 제 2 표면 배향의 상기 반도체 구조들을 위치시키기 위해 상기 제 1 및 제 2 웨이퍼들을 서로에 대해 접촉시키는 단계;
    절연층에 인접한 상기 반도체 기판층의 나머지 부분을 남겨두기 위해 상기 손상층을 따라 상기 반도체 기판층을 클레빙(cleaving)하는 단계;
    상기 반도체 기판층의 상기 나머지 부분을 제거하는 단계;
    상기 절연층을 제거하는 단계; 및
    실질적으로 동일 평면상인 표면들을 두기 위해 상기 제 1 표면 배향의 상기 반도체 구조들 및 상기 제 2 표면 배향의 상기 반도체 구조들을 화학 기계 연마하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  8. 제 4 항에 있어서,
    상기 제 2 웨이퍼의 상기 반도체층은 수용체 개구부들을 갖고,
    상기 방법은,
    상기 제 2 웨이퍼의 상기 수용체 개구부들에 상기 제 1 표면 배향의 상기 반도체 구조들을 위치시키는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  9. 제 4 항에 있어서,
    상기 제 2 표면 배향의 상기 반도체 구조들을 위치시키는 단계는,
    상기 수용체 개구부들에 상기 제 2 표면 배향의 상기 반도체 구조들을 위치시키기 위해 상기 제 1 및 제 2 웨이퍼들을 서로에 대해 접촉시키는 단계; 및
    상기 제 2 표면 배향의 상기 반도체 층을 클레빙하여 상기 수용체 개구부들에 상기 제 2 표면 배향의 상기 반도체 구조들을 남겨두는 단계를 포함하는, 반도체 디바이스 제조 방법.
  10. 제 9 항에 있어서,
    상기 클레빙은, 손상층을 형성하기 위해 수소를 가진 상기 제 2 웨이퍼의 상기 반도체 층을 주입하는 단계를 더 포함하고, 상기 클레빙은 상기 손상층에서 발생하는, 반도체 디바이스 제조 방법.
  11. 제 9 항에 있어서,
    실질적으로 동일 평면인 상기 제 1 표면 배향의 상기 반도체 구조들 및 상기 제 2 표면 배향의 상기 반도체 구조들을 남기기 위해 상기 제 1 표면 배향의 상기 반도체 구조들 및 상기 제 2 표면 배향의 상기 반도체 구조들을 화학 기계 연마하 는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 표면 배향의 상기 반도체 구조들 및 상기 제 2 표면 배향의 상기 반도체 구조들 사이에 분리 영역들을 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 웨이퍼의 상기 수용체 개구부들에 상기 제 2 표면 배향의 상기 반도체 구조들을 위치시키는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  14. 제 1 항에 있어서,
    상기 제1 표면 배향의 상기 반도체 구조들 및 상기 제 2 표면 배향의 상기 반도체 구조들 사이에 분리 영역들을 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  15. 제 1 항에 있어서,
    상기 제 2 표면 배향의 상기 반도체 구조들을 제공하는 단계는 상기 제 2 표면 배향을 갖는 복수의 부착되지 않은 반도체 구조들을 제공하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  16. 제 15 항에 있어서,
    상기 수용체 개구부들은 미리 정해진 형상을 가지며 상기 복수의 부착되지 않은 반도체 구조들은 일반적으로 동일한 미리 정해진 형상을 갖고,
    상기 제 2 표면 배향의 반도체 구조들을 위치시키는 단계는,
    상기 복수의 부착되지 않은 반도체 구조들이 상기 수용체 개구부들이 되도록 상기 제 1 웨이퍼 위에 상기 복수의 부착되지 않은 반도체 구조들을 포함한 액체를 흐르게 하는 단계를 포함하고,
    상기 복수의 부착되지 않은 반도체 구조들은 상기 수용체 개구부들에 결합되는, 반도체 디바이스 제조 방법.
  17. 제 16 항에 있어서,
    실질적으로 동일 평면인 상기 제 1 표면 배향의 상기 반도체 구조들 및 상기 제 2 표면 배향의 상기 반도체 구조들 상에 표면들을 남겨두기 위해, 상기 제 1 표면 배향의 상기 반도체 구조들 및 상기 제 2 표면 배향의 상기 반도체 구조들을 기계 화학 연마하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  18. 제 1 항에 있어서,
    상기 제 1 표면 배향의 상기 반도체 구조들에 제 1 유형의 트랜지스터들을 형성하는 단계는, 상기 제 1 표면 배향의 상기 반도체 구조들에 상기 제 1 유형의 상기 트랜지스터들의 채널 영역들 및 전류 전극 영역들을 형성하는 단계를 더 포함하고,
    상기 제 1 표면 배향의 상기 반도체 구조들에 제 2 유형의 트랜지스터들을 형성하는 단계는 상기 제 2 표면 배향의 상기 반도체 구조들에 상기 제 2 유형의 상기 트랜지스터들의 채널 영역들 및 전류 전극 영역들을 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  19. 반도체 디바이스를 제조하는 방법에 있어서,
    절연층 위에 제 1 복수의 반도체 구조들을 갖는 웨이퍼를 제공하는 단계로서, 상기 반도체 구조들은 제 1 표면 배향을 갖는, 상기 웨이퍼 제공 단계;
    상기 제 1 복수의 반도체 구조들 간에 상기 제 1 표면 배향과 상이한 제 2 표면 배향을 갖는 제 2 복수의 반도체 구조들을 이용하는 단계; 및
    상기 웨이퍼 상에 실질적으로 평면 표면을 형성하는 단계로서, 상기 실질적으로 평면 표면은 상기 제 1 복수의 반도체 구조들, 상기 제 2 복수의 반도체 구조들, 및 상기 제 1 복수의 반도체 구조들 및 상기 제 2 복수의 반도체 구조들 간의 분리 영역들을 포함하는, 형성 단계;
    상기 제 1 복수의 반도체 구조들에 채널 영역들을 갖는 제 1 유형의 트랜지스터들을 형성하는 단계; 및
    상기 제 2 복수의 반도체 구조들에 채널 영역들을 갖는 상기 제 1 유형과 상이한 제 2 유형의 트랜지스터들을 형성하는 단계를 포함하는, 반도체 디바이스 제 조 방법.
  20. 제 19 항에 있어서,
    상기 제 1 유형의 트랜지스터들은 채널 영역들이 상기 제 2 표면 배향에서보다 상기 제 1 표면 배향을 갖는 반도체 재료에서 형성될 때 더 높은 캐리어 이동도를 갖는 것을 특징으로 하는, 반도체 디바이스 제조 방법.
  21. 두 개의 상이한 유형들의 트랜지스터들을 위한 강화된 트랜지스터 이동도를 갖는 집적 회로를 형성하는 방법에 있어서,
    제 1 표면 배향의 제 1 복수의 반도체 구조를 갖는 제 1 반도체 층을 제공하는 단계;
    상기 제 1 표면 배향과 상이한 제 2 표면 배향의 제 2 복수의 반도체 구조들을 갖는 제 2 반도체 층을 제공하는 단계;
    상기 제 1 반도체 층에 상기 제 2 반도체 층을 인가하는 단계;
    상기 제 1 복수의 반도체 구조들, 상기 제 2 복수의 반도체 구조들, 및 분리 영역들로 이루어진 평면 표면을 형성하는 단계; 및
    두 개의 상이한 채널 유형들의 트랜지스터들을 형성하기 위해 상기 평면 표면을 이용하는 단계를 포함하는, 집적 회로 형성 방법.
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