KR100809408B1 - 반도체 기판의 제조 방법 및, 반도체 장치의 제조 방법 - Google Patents

반도체 기판의 제조 방법 및, 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명은 공동부(空洞部) 내의 잔여물(殘渣)에 기인한 디바이스 특성의 열화를 방지할 수 있도록 한 반도체 기판의 제조 방법 및, 반도체 장치의 제조 방법의 제공을 과제로 한다.
상기 과제의 해결 수단으로서, Si기판(1) 위에 SiGe층을 형성하고, SiGe층보다 에칭의 선택비가 작은 Si층(5)을 SiGe층 위에 형성한다. 다음으로, Si층(5) 및 SiGe층에 Si기판(1)을 노출시키는 홀(hole)을 형성하고, 홀이 매립되면서 Si층(5)이 덮이도록 해서 Si기판(1) 위에 SiO2막(11)을 형성한다. 그리고, SiO2막(11)에 SiGe층(3)의 단부(端部)의 일부를 노출시키는 개구면(開口面)을 형성한다. 다음으로, 개구면을 통해서 SiGe층을 에칭함으로써, Si층(5)과 Si기판(1) 사이에 공동부(21)를 형성한다. 또한, 개구면을 통해서 공동부(21) 내를 APM 세정한다. 그 후, 공동부(21) 내에 매립 산화막(31)을 형성한다.
지지체, 공동부, 매립 산화막, 절연막, 홀

Description

반도체 기판의 제조 방법 및, 반도체 장치의 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR SUBSTRATE AND METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1은 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 1 도면.
도 2는 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 2 도면.
도 3은 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 3 도면.
도 4는 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 4 도면.
도 5는 검증 실험의 결과를 나타내는 도면.
도 6은 세정액의 혼합비 및 그 온도를 나타내는 도면.
도 7은 과제와 관련된 실험 결과를 나타내는 제 1 도면.
도 8은 과제와 관련된 실험 결과를 나타내는 제 2 도면.
도 9는 과제와 관련된 실험 결과를 나타내는 제 3 도면.
도 10은 과제와 관련된 실험 결과를 나타내는 제 4 도면.
도면의 주요 부분에 대한 부호의 설명
1…Si기판 3…SiGe층
5…Si층 11…SiO2막(지지체)
21…공동부(空洞部) 31…매립 산화막
33…(소자간 분리용) 절연막 h…홀(hole)
본 발명은 반도체 기판의 제조 방법 및, 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 기판에 SOI(Silicon on Insulator) 구조를 형성하는 기술에 관한 것이다.
현재, 반도체 분야에서는 집적 회로의 저소비전력화를 위해 SOI 기술의 개발이 왕성하다. SOI 기판을 이용한 디바이스에서는 트랜지스터가 갖는 기생 용량을 대폭으로 삭감할 수 있기 때문에, 종래의 디바이스보다 고속이면서 저소비전력의 특성을 얻을 수 있다고 알려져 있다.
그런 한편, SOI 기판은 SIMOX법, 본딩(bonding)법 등, 특수한 제조 장치에 의해 제작되기 때문에, 기판 코스트(cost)는 매우 높아져 있다(벌크(bulk) 기판에 비해서, 일반적으로 5~10배 정도임). 또한, SOI를 이용한 디바이스에서는 그 특수한 구조 때문에, 드레인 내압이 저하하거나, 정전 파괴 레벨이 저하하는 등, 단점이 되는 부분도 있었다. 그래서, 이런 문제들을 해결하기 위해서 벌크 기판 위에 부분적인 SOI 구조를 제작하는 방법이 제안되어 있다.
예를 들면, 비특허문헌 1에 개시되어 있는 SBSI(Separation by Bonding Silicon Islands) 기술은, 상기 제안되어 있는 방법의 하나이다. SBSI 기술에 의 하면, 종래의 반도체 라인에서 제작이 가능하면서, 또한 벌크 기판의 원하는 영역만 SOI 구조로 할 수 있어서, 저가로 고성능의 SOI 디바이스를 실현 가능하게 하는 기술이다.
구체적인 제조 방법은, 우선, Si기판 위에 SiGe층과 Si층을 에피택셜(epitaxial) 성장시킨다. 다음으로, Si층과 SiGe층에 지지체용 홀(hole)을 형성한다. 그리고, 지지체로서 실리콘 산화(SiO2)막 또는 실리콘 질화(Si3N4)막을 성막한 후, 지지체를 소자 영역의 형태로 드라이 에칭하고, 연속해서 Si층/SiGe층도 드라이 에칭한다. 이 상태에서 SiGe층을 불소산으로 선택적으로 에칭하면, 지지체에 Si층이 매달린 형태로 Si층의 아래에 공동부(空洞部)가 형성된다. 그 후, 열산화에 의해 공동부 내를 SiO2막으로 매립함으로써 SOI 구조가 된다.
[비특허문헌 1] T, Sakai et al. "Separation by Bonding Si Islands(SBSI) for LSI Applications", Second International SiGe Technology and Device Meeting Abstract, pp. 230-231, May (2004)
그러나, 상기 SBSI 기술을 이용한 방법에서는, SiGe층의 선택적 에칭 후에 Si의 표면에 Ge가 잔류하는 것이 확인되어 있다. 그리고, SiGe층을 선택적으로 에칭한 후에 Si기판의 산화를 행하면, SiO2막 중의 Ge는 마치 막 중으로부터 Si측으로 밀려나오듯이 이동하여 SiO2막과 Si의 계면(界面)(이하, 「SiO2/Si 계면」이라고 함)에 모이게 되는 경향이 있다.
본 발명자는 이러한 SiO2/Si 계면에서의 Ge의 집중에 착안해서 여러 가지 실험을 행했다. 그리고, 그 실험의 결과로부터 「공동부 내에 Ge를 잔류시킨 상태로 Si기판을 열산화하면 디바이스 특성이 열화하기 쉽다」는, 지금까지 알려지지 않았던 문제점을 깨달았다.
이하, 그 실험의 결과를 도 7 내지 도 10에 나타낸다. 또한, 이 실험에서는 잔류 Ge를 갖는 Si기판 대신에, Ge를 의도적으로 흡착시킨 웨이퍼(이하, 「Ge 흡착 웨이퍼」라고 함)를 실험의 샘플로서 사용했다.
도 7은 에피택셜 CVD 장치로 GeH4 가스를 흘린 시간에 대한 웨이퍼 표면의 Ge 흡착량을 나타내는 도면이다. 도 7의 횡축(橫軸)은 웨이퍼를 수용한 에피택셜 CVD 장치로 GeH4 가스를 흘린 시간(공급 시간)을 나타낸다. 또한, 종축(縱軸)은 웨이퍼 표면의 Ge 흡착량(Ge 밀도)을 나타낸다. 이 실험에서는 웨이퍼는 실리콘이며, 그 온도로서 400℃와 450℃의 2종류를 설정했다. 도 7에 나타낸 바와 같이, 에피택셜 CVD 장치에서는 GeH4 가스를 흘린 시간이 길수록, 또한 웨이퍼의 온도가 높을수록 그 표면으로의 Ge 흡착량이 많아진다.
도 8은 Ge 흡착 웨이퍼를 1000℃, O2, 1시간(h)으로 처리해서 SiO2를 형성한 샘플의, Ge 밀도에 대한 SiO2 막 두께를 나타내는 도면이다. 도 8의 횡축은 웨이퍼 표면에서의 Ge의 흡착량(Ge 밀도)을 나타낸다. 또한, 종축은 상기 처리에 의해 웨이퍼 표면에 형성된 SiO2의 막 두께를 나타낸다. 또한, 도 8 중의 점선은 Ge가 흡 착해 있지 않은 웨이퍼(레퍼런스(reference))의 표면에 형성된 SiO2의 막 두께를 나타낸다. 도 8에 나타낸 바와 같이, 웨이퍼 표면에 Ge가 흡착해 있으면 SiO2가 두껍게 형성되고, Ge 밀도가 커짐에 따라서, 형성되는 SiO2의 막 두께도 커지는 것을 알 수 있다.
이 결과로부터, SBSI 기술에 있어서, SiGe층의 선택적 에칭 후에 공동부 내에 Ge가 많이 잔류하고 있으면 그 후의 산화 공정에서 SiO2가 목표값보다도 두껍게 형성되고, 그 두껍게 형성된 만큼 SOI의 보디(body)가 얇아지게 될 가능성이 있는 것을 알 수 있다.
도 9는 Ge 흡착 웨이퍼를 1000℃, O2, 1시간(h)으로 처리해서 SiO2를 형성한 샘플의, Ge 밀도에 대한 라이프타임(lifetime)을 나타내는 도면이다. 도 9의 횡축은 웨이퍼 표면에서의 Ge의 흡착량(Ge 밀도)을 나타낸다. 또한, 종축은 상기 처리 후의 Si 표면의 라이프타임을 나타낸다. 또한, 도 9 중의 점선은 Ge가 흡착해 있지 않은 웨이퍼(레퍼런스)에 상기 처리를 실시한 후의 Si 표면의 라이프타임을 나타낸다. 도 9에 나타낸 바와 같이, 웨이퍼 표면에서의 Ge 밀도가 1013[㎝-2]를 상회하면 Si 표면의 라이프타임이 증가하는(즉, 결함이 증가하는) 것을 알 수 있다.
도 10은 Ge 흡착 웨이퍼를 1000℃, O2, 1시간(h)으로 처리해서 SiO2를 형성한 샘플의, Ge 밀도에 대한 SiO2/Si 계면 준위 밀도를 나타내는 도면이다. 도 10 의 횡축은 웨이퍼 표면에서의 Ge의 흡착량(Ge 밀도)을 나타낸다. 또한, 종축은 상기 처리 후의 SiO2/Si 계면 준위 밀도를 나타낸다. 도 10에 나타낸 바와 같이, 웨이퍼 표면에서의 Ge 밀도가 1013[㎝-2]를 상회하면 SiO2/Si 계면 준위 밀도가 증가하는 것을 알 수 있다.
도 9 및 도 10에 나타낸 바와 같이, 라이프타임이나 계면 준위의 값이 높으면 디바이스 특성이 열화하게 될(예를 들면, 리크(leak) 전류가 증대해서 이동도가 열화하고, 노이즈가 증대하며, 또는 절연 파괴 내압이 저하하게 될) 우려가 있다.
본 발명은 이러한 실험 결과를 감안하여 이루어진 것이며, 공동부 내의 잔여물에 기인한 디바이스 특성의 열화를 방지할 수 있도록 한 반도체 기판의 제조 방법 및, 반도체 장치의 제조 방법의 제공을 목적으로 한다.
[발명 1] 상기 목적을 달성하기 위해서, 발명 1의 반도체 기판의 제조 방법은 소정 영역의 반도체 베이스 위에 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과, 상기 제 2 반도체층을 상기 반도체 베이스 위에서 지지하는 지지체를 상기 제 2 반도체층이 덮이도록 해서 상기 반도체 베이스 위에 형성하는 공정과, 상기 지지체에 상기 제 1 반도체층의 단부(端部)의 일부를 노출시키는 개구면을 형성하는 공정과, 상기 개구면을 통해서 상기 제 1 반도체층을 에칭함으로써 상기 제 2 반도체층과 상기 반도체 베이스 사이에 공동부를 형성하는 공정과, 상기 제 1 반도체층의 잔여물을 제거 가능한 조건으로, 상기 개구면을 통해서 상기 제 2 반도체층과 상기 반도체 베이스 사이를 세정하는 공정과, 세정 후의 상기 공동부 내에 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
여기에서, 「반도체 베이스」는 예를 들면 벌크 실리콘(Si) 기판이며, 「소정 영역」이란 예를 들면 트랜지스터 등의 소자를 형성하는 영역(즉, 소자 형성 영역)을 말한다. 또한, 「제 1 반도체층」은 예를 들면 에피택셜 성장에 의해 얻어지는 실리콘 게르마늄(SiGe)층이며, 「제 2 반도체층」은 예를 들면 에피택셜 성장에 의해 얻어지는 Si층이다. SiGe의 에칭에는, 예를 들면 불소산을 사용한다. 또한, 「공동부 내에 절연막을 형성하는 공정」에서는, 세정 후의 반도체 베이스를 예를 들면 열산화함으로써 공동부 내에 열산화막을 형성한다.
발명 1의 반도체 베이스의 제조 방법에 의하면, 공동부 내로부터 제 1 반도체층의 잔여물이 제거된 후에 이 공동부 내에 절연막이 형성되므로, 제 1 반도체층의 잔여물에 기인한 디바이스 특성의 열화를 방지할 수 있다.
[발명 2] 발명 2의 반도체 기판의 제조 방법은 반도체 베이스 위에 제 1 반도체층을 형성하는 공정과, 상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과, 상기 제 2 반도체층 및 상기 제 1 반도체층에 상기 반도체 베이스를 노출시키는 홀(hole)을 형성하는 공정과, 상기 제 2 반도체층을 상기 반도체 베이스 위에서 지지하는 지지체를, 상기 홀이 매립되면서 상기 제 2 반도체층이 덮이도록 해서 상기 반도체 베이스 위에 형성하는 공정과, 상기 지지체에 상기 제 1 반도체층의 단부의 일부를 노출시키는 개구 면을 형성하는 공정과, 상기 개구면을 통해서 상기 제 1 반도체층을 에칭함으로써 상기 제 2 반도체층과 상기 반도체 베이스 사이에 공동부를 형성하는 공정과, 상기 제 1 반도체층의 잔여물을 제거 가능한 조건으로, 상기 개구면을 통해서 상기 제 2 반도체층과 상기 반도체 베이스 사이를 세정하는 공정과, 세정 후의 상기 공동부 내에 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다. 여기에서, 「홀」은, 예를 들면 소자 분리 영역을 형성한다.
발명 2의 반도체 베이스의 제조 방법에 의하면, 공동부 내로부터 제 1 반도체층의 잔여물이 제거된 후에 이 공동부 내에 절연막이 형성되므로, 제 1 반도체층의 잔여물에 기인한 디바이스 특성의 열화를 방지할 수 있다.
[발명 3] 발명 3의 반도체 기판의 제조 방법은, 발명 1 또는 발명 2의 반도체 기판의 제조 방법에 있어서, 상기 제 1 반도체층은 SiGe로 이루어지고, 상기 제 2 반도체층과 상기 반도체 베이스 사이를 세정하는 공정에서는 암모니아수와 과산화수소수를 포함하는 세정액을 이용해서 상기 제 2 반도체층과 상기 반도체 베이스 사이를 세정하는 것을 특징으로 하는 것이다.
이러한 구성이라면 공동부 내에서의 Ge의 잔여물을 충분히 줄일 수 있으므로, 잔여 Ge에 기인한 디바이스 특성의 열화를 방지할 수 있다.
[발명 4] 발명 4의 반도체 기판의 제조 방법은, 상기 암모니아수와 상기 과산화수소수를 포함하는 상기 세정액은 APM 세정액이며, 상기 제 2 반도체층과 상기 반도체 베이스 사이를 세정하는 공정에서는 상기 APM 세정액을 사용한 세정 처리와, HPM 세정액, FPM 세정액, SPM 세정액 또는 DHF 세정액 중 어느 하나를 사용한 세정 처리를 조합해서 행하는 것을 특징으로 하는 것이다.
여기에서, 「APM 세정액」이란, NH4OH와, H2O2와, H2O로 이루어지는 세정액을 말한다. 또한, 「HPM 세정액」이란, HCl과, H2O2와, H2O로 이루어지는 세정액을 말한다. 또한, 「FPM 세정액」이란, H2O2와, HF를 H2O로 희석한 세정액을 말한다. 또한, 「SPM 세정액」이란, H2SO4와, H2O2로 이루어지는 세정액을 말한다. 또한, 「DHF 세정액」이란, HF를 H2O로 희석한 세정액을 말한다.
발명 4의 반도체 기판의 제조 방법에 의하면, 예를 들면 도 5에서 알 수 있는 바와 같이, 잔여 Ge를 더 효과적으로 제거할 수 있다.
[발명 5] 발명 5의 반도체 기판의 제조 방법은, 발명 1 내지 발명 4 중 어느 하나의 반도체 기판의 제조 방법에 있어서, 상기 공동부 내에 상기 절연막을 형성한 후에, 상기 반도체 베이스의 상방 전면(全面)을 평탄화 처리해서 상기 제 2 반도체층 위로부터 상기 지지체를 제거하는 공정을 포함하는 것을 특징으로 하는 것이다.
이러한 구성이라면, 지지체 아래로부터 제 2 반도체층의 표면이 노출하므로, 제 2 반도체층에 트랜지스터 등의 소자를 형성하는 것이 가능하다.
[발명 6] 발명 6의 반도체 장치의 제조 방법은, 발명 5의 반도체 기판의 제조 방법을 행해서 상기 제 2 반도체층 위로부터 상기 지지체를 제거한 후에, 상기 제 2 반도체층에 트랜지스터를 형성하는 공정을 포함하는 것을 특징으로 하는 것이 다.
이러한 구성이라면, 상기 반도체 기판의 제조 방법이 응용되므로, 디바이스 특성이 양호한 반도체 장치를 제공할 수 있다.
본 발명은 벌크 반도체 기판의 원하는 영역에만 SOI 구조를 형성하는, 소위 SBSI 기술에 적용하기에 매우 적합하다.
이하, 본 발명의 실시예를 도면을 참조하면서 설명한다.
(1) 실시예
도 1의 (a), 도 2의 (a) 및 도 3의 (a)는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타내는 평면도이다. 또한, 도 1의 (b)는 도 1의 (a)의 X1-X1' 화살표 단면도이고, 도 1의 (c)는 도 1의 (a)의 Y1-Y1' 화살표 단면도이다. 또한, 도 2의 (b)는 도 2의 (a)의 X2-X2' 화살표 단면도이며, 도 2의 (c)는 도 2의 (a)의 Y2-Y2' 화살표 단면도이다. 또한, 도 3의 (b)는 도 3의 (a)의 X3-X3' 화살표 단면도이고, 도 3의 (c)는 도 3의 (a)의 Y3-Y3' 화살표 단면도이다. 또한, 도 4의 (a) 내지 (c)는 X3-X3' 단면에 있어서, 도 3의 (b) 이후의 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 1의 (a) 내지 (c)에 나타낸 바와 같이, 우선 처음에, 벌크 실리콘 웨이퍼인 Si기판(1) 위에 SiGe층(3)을 형성하고, 그 위에 Si층(5)을 형성한다. SiGe층(3) 및 Si층(5)은, 각각 에피택셜 성장에 의해 형성한다.
다음으로, 지지체용의 홀(h)을 형성한다. 즉, 도 1의 (a) 내지 (c)에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용해서 Si층(5)과 SiGe층(3) 을 순서대로 패터닝하고, Si기판(1)의 표면 일부를 노출시킨다. 이 노출한 부분이 지지체용의 홀(h)이다. 이 홀(h)은 트랜지스터 등의 소자를 형성하는 영역의 외측(즉, 소자 분리 영역)의 일부에 형성된다. 또한, Si기판(1)의 일부를 노출시키는 경우, Si기판(1)의 표면에서 에칭을 멈추도록 해도 되고, Si기판(1)을 오버 에칭해서 Si기판(1)에 오목부를 형성하도록 해도 된다.
다음으로, 도 2의 (a) 내지 (c)에 나타낸 바와 같이, CVD 등의 방법에 의해 Si기판(1)의 상방 전체에, 예를 들면 SiO2막(11)을 형성한다. 도 2의 (b)에 나타낸 바와 같이, 이 SiO2막(11)은 지지체용의 홀(h)이나 Si층(5) 위뿐 아니라, SiGe층(3) 및 Si층(5)의 측면에도 형성된다. 이 반도체 장치의 제조 방법에서는 이 SiO2막(11)이 지지체이며, 이 SiO2막(11)에 의해 Si층(5)은 Si기판(1) 위에서 지지된다.
다음으로, 도 3의 (a) 내지 (c)에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용해서 SiO2막(11)과, Si층(5)과, SiGe층(3)을 순서대로 패터닝함으로써, SiO2막(11)에 SiGe층(3)의 측면의 일부와, Si층(5)의 측면(단부)의 일부를 노출시키는 개구면을 형성한다. 이 패터닝에 의해, Si층(5)과 SiGe층(3)은 트랜지스터 등의 소자를 형성하는 영역(즉, 소자 형성 영역)의 Si기판(1) 위에만 남겨지고, 소자 분리 영역의 Si기판(1) 위로부터는 완전히 제거된다.
또한, 도 3의 (a) 내지 (c)에 나타낸 바와 같이, SiGe층(3)의 측면 일부 등을 노출시키는 개구면은 소자 형성 영역의 가장자리의 일부를 따라서 형성한다. SiO2막(11)의 개구면을 형성하지 않은 부분에서는, 개구면의 형성 후에도 SiO2막(11)과 SiGe층(3)의 측면 및, SiO2막(11)과 Si층(5)의 측면이 접하고 있다. 그리고, SiO2막(11)은 이 접하고 있는 부분에서 Si층(5)을 계속 지지하고 있다.
다음으로, SiO2막(11)에 형성된 개구면을 통해서 불소산 등의 에칭액을 SiGe층(3) 및 Si층(5)에 접촉시킴으로써, SiGe층(3)을 에칭해서 제거한다. 이에 의해, 도 4의 (a)에 나타낸 바와 같이, Si기판(1)과 Si층(5) 사이에 공동부(21)를 형성한다. 불소산을 이용한 웨트 에칭에서는, SiGe와 Si의 에칭의 선택비는, 예를 들면 100:1 정도이므로, Si층(5)을 거의 에칭하지 않고 SiGe층(3)만을 선택적으로 제거하는 것이 가능하다.
그런데, 상기 불소산을 이용한 에칭에서는 공동부(21) 내에 Ge가 잔류하기 쉽다. 이러한 잔여 Ge는 불소산에 의한 SiGe층(3)의 에칭을 과도하게 행해서(즉, 오버 에칭을 필요 이상으로 오래 행함) 제거하는 것도 가능하긴 하지만, 그 경우에는 Si층(5)이나 SiO2막(11)도 필요 이상으로 많이 에칭된다는 폐해가 있다.
그래서, 이 실시예에서는 Si기판(1)과 Si층(5) 사이에 공동부(21)를 형성한 후에, 잔여 Ge를 제거할 목적으로, Si기판(1)을 예를 들면 웨트 스테이션(wet station) 내에서 세정 처리한다. 이 세정 처리에서는, 예를 들면, H2O2와, NH4OH와, H2O를 혼합한 세정액(즉, APM 세정액)을 사용한다. APM 세정액의 혼합비 및 온도에 대해서는, 그 일례를 후에 나타낸다(도 6 참조).
이처럼, Si기판(1)에 APM 세정을 실시하고, 개구면을 통해서 공동부(21) 내를 세정함으로써 Si층(5)이나 SiO2막(11)의 과도한 에칭 등의 폐해를 회피하면서, 공동부(21) 내로부터 잔여 Ge만을 양호하게 제거할 수 있다.
또한, 도 4의 (a)에 나타낸 바와 같이, SiGe층(3)을 제거해서 공동부(21)를 형성한 후에도, SiO2막(11)의 개구면을 형성하고 있지 않은 부분에서는 Si층(5)의 측면은 덮여 있는 상태이며, 이 덮여 있는 부분에서 Si층(5)은 Si기판(1) 위에서 지지되고, 이 상태를 계속 유지한다.
다음으로, Si기판(1)을 열산화한다. 이 때, O2 등의 산화종(酸化種)은 SiO2막(11) 아래로부터 노출된 Si기판(1)의 표면만이 아니라, 개구면을 통해서 공동부(21) 내에도 도달한다. 따라서, 도 4의 (b)에 나타낸 바와 같이, 이 공동부(21) 내에도 SiO2막(31)이 형성된다. 이하에서, 이 공동부(21) 내에 형성된 SiO2막(31)을 매립 산화막이라고 한다. 또한, 매립 산화막(31)에 의한 공동부(21) 내의 매립이 충분하지 않은 경우에는, 열산화 후에 CVD 등의 방법에 의해 공동부(21) 내에 SiO2막 등을 퇴적시키도록 해도 된다. 또한, 공동부(21) 내에 매립 산화막(31)을 형성한 후에, 1000℃ 이상의 고온 어닐링을 행하도록 해도 된다. 이에 의해, 매립 산화막(31)을 리플로(reflow)시키는 것이 가능해진다.
다음으로, 도 4의 (c)에 나타낸 바와 같이, CVD 등의 방법에 의해 Si기판(1)의 상방 전면(全面)에 소자간 분리용의 절연막(33)을 형성한다. 이 절연막(33)은, 예를 들면 SiO2막이다. 그리고, CMP법에 의해 Si기판(1)의 상방 전면을 평탄화 처리하고, Si층(5)의 상방으로부터 절연막(33)이나 SiO2막(11)을 제거한다. 이에 의해, Si층(5)의 상면이 노출하면서 Si층(5)이 절연막에 의해 소자 분리된 구조(즉, SOI 구조)를 벌크 Si기판(1)에 완성시킬 수 있다.
그 후, 예를 들면 Si층(5)의 표면의 열산화를 행함으로써, Si층(5)의 표면에 게이트 절연막(도시 생략)을 형성한다. 그리고, 게이트 절연막이 형성된 Si층(5) 위에 게이트 전극(도시 생략)을 형성한다. 또한, 이 게이트 전극 등을 마스크로 해서, As, P, B 등의 불순물을 Si층(5) 내에 이온 주입함으로써, 소스 및 드레인(도시 생략)을 형성하고, SOI 트랜지스터를 완성시킨다.
(2) Ge 제거의 검증 실험
도 5는 Ge 흡착 웨이퍼를 세정한 후의 웨이퍼 표면의 Ge 밀도를 나타내는 도면이다. 도 5의 횡축은 Ge 흡착 웨이퍼에 대해서 행한 세정 처리의 종류를 나타낸다. 또한, 도 5의 종축은 세정 처리 후까지 남은 Ge의 흡착량(Ge 밀도)을 나타낸다. 또한, 도 5의 점선은 세정 처리 전의 웨이퍼 표면의 Ge 밀도를 나타낸다. 또한, 도 5에 기재된 세정 처리 A는 SPM과 DHF를 순서대로 행하는 연속 처리를 말한다. 또한, 세정 처리 B는 SPM, DHF, APM, HPM, DHF를 순서대로 행하는 연속 처리를 말한다.
도 5에서 알 수 있는 바와 같이, 웨이퍼 표면에 흡착한 Ge의 제거에는 APM 세정, 또는, APM 세정을 포함하는 세정 처리 B가 특히 유효하다는 것을 알 수 있 다. 이들 세정 처리에 의해, 웨이퍼 표면의 Ge 밀도는 1012[cm-2]로부터 1010[cm-2] 이하까지 저감된다. 이러한 실험 결과로부터, 도 4의 (a)에서, Si기판(1)에 APM 세정, 또는, APM 세정을 포함하는 세정 처리 B를 행함으로써 개구면을 통해서 공동부(21) 내로부터 잔여 Ge를 충분히 제거하는 것이 가능하다는 것을 알 수 있다.
도 6은 Ge 흡착 웨이퍼에 대해서 행한 세정 처리의 조건의 상세를 나타내는 도면이다. 도 6에 나타낸 바와 같이, 이 검증 실험에서는 농도 31%의 H2O2와, 농도 30%의 NH4OH와, H2O를 혼합한 약액(藥液)을 사용해서 APM 세정을 행했다. 이 약액(즉, APM 세정액)의 혼합비는 H2O2：NH4OH：H2O＝4：1：50이다. 또한, 이 APM 세정액의 온도에 대해서는, 60℃를 유지하도록 온도 제어를 행했다. (상술한 실시예에서는, 예를 들면, 이러한 혼합비 및 온도의 APM 세정액을 사용해서 공동부(21) 형성 후의 Si기판(1)을 세정 처리한다.)
HPM 세정에는 농도 31%의 H2O2와, 농도 36%의 HCl과, H2O를 혼합한 약액을 사용했다. 이 약액(즉, HPM 세정액)의 혼합비는 H2O2：HCl：H2O＝1：1：50이다. 또한, 이 HPM 세정액의 온도에 대해서는, 60℃를 유지하도록 온도 제어를 행했다.
FPM 세정에는 농도 31%의 H2O2와, 농도 50%의 HF와, H2O를 혼합한 약액을 사용했다. 이 약액(즉, FPM 세정액)의 혼합비는 H2O2：HF：H2O＝1：1：200이다. 또한, 이 FPM 세정액의 온도에 대해서는, 60℃를 유지하도록 온도 제어를 행했다.
SPM 세정에는 농도 97%의 H2SO4와, 농도 31%의 H2O2를 혼합한 약액을 사용했다. 이 약액(즉, SPM 세정액)의 혼합비는 H2SO4：H2O2＝4：1이다. 또한, 이 SPM 세정액의 온도에 대해서는, 120℃를 유지하도록 온도 제어를 행했다.
DHF 세정에는 농도 50%의 HF와, H2O를 혼합한 약액을 사용했다. 이 약액(즉, DHF 세정액)의 혼합비는 HF：H2O＝1：200이다. DHF 세정액은 발열하지 않으므로, 그 온도에 대해서는 특히 온도 제어를 행하지 않았다(「RT」는 특히 온도 제어를 하지 않고 있는 것을 나타냄).
또한, 도 6에서 「%」는 중량 퍼센트 농도를 말한다.
(3) 정리
이처럼 본 발명의 실시예에 따르면, 공동부(21) 내로부터 잔여 Ge가 충분히 제거된 후에, 이 공동부(21) 내에 매립 산화막(31)이 형성된다. 따라서, 잔여 Ge에 기인한 디바이스 특성의 열화(예를 들면, SiO2막/Si 계면에서의 계면 준위의 증가에 의한 리크 전류의 증대, 이동도의 열화, 노이즈의 증대, 절연 파괴 내압의 저하 등)를 방지할 수 있다. 또한, 잔여 Ge가 충분히 제거됨으로써, 매립 산화막(31)이 의도와 다르게 두껍게 형성되는 등의 불량도 없어지므로, 웨이퍼면 내나 웨이퍼 사이에서의 보디(즉, Si층(5))의 두께의 균일화에 공헌할 수 있다. 그래서, 본 발명의 실시예에 따르면 디바이스 특성이 양호한 반도체 장치를 제공할 수 있다.
이 실시예에서는 Si기판(1)이 본 발명의 「반도체 베이스」에 대응하고, SiGe층(3)이 본 발명의 「제 1 반도체층」에 대응하고 있다. 또한, Si층(5)이 본 발명의 「제 2 반도체층」에 대응하고, SiO2막(11)이 본 발명의 「지지체」에 대응하고 있다. 또한, 매립 산화막(31)이 본 발명의 「절연막」에 대응학, 잔여 Ge가 본 발명의 「제 1 반도체층의 잔여물」에 대응하고 있다.
또한, 이 실시예에서는, 불소산을 이용한 에칭에 의해 Si기판(1)과 Si층(5) 사이에 공동부(31)를 형성한 후에, 이 공동부(31) 내를 APM 세정액으로 세정하는 경우에 대해서 설명했다. 그러나, 본 발명은 이에 한정되지는 않는다. 예를 들면, 불소산에 의한 에칭 공정의 도중부터 APM 세정액에 의한 세정 공정을 점차 시작하도록 해도 되고, 또는 에칭 공정과 세정 공정을 교대로 행하도록 해도 된다. 이러한 구성이라도 공동부(21) 내에 Ge를 잔류시키지 않도록 할 수 있다.
또한, 이 실시예에서는, 공동부(31) 내를 APM 세정하는 경우에 대해서 설명했지만, 본 발명의 세정 조건은 APM 세정에 한정되지는 않는다. 예를 들면, 도 5에 나타낸 세정 처리 B로 공동부(31) 내를 세정해도 된다. HPM 세정, FPM 세정, SPM 세정 또는 DHF 세정 중 어느 하나와 APM 세정을 조합해서 행함으로써, 공동부(31) 내로부터 잔여 Ge를 충분히 제거하는 것이 가능하다.
또한, 이 실시예에서는, 처음에, Si기판(1) 위의 전면(全面)에 SiGe층(3)과 Si층(5)을 순서대로 에피택셜 성장시키는 경우에 대해서 설명했다. 그러나, 이들 층은 Si기판(1) 위의 전면이 아니라 소자 형성 영역에만 형성하고, 소자 분리 영역 에는 형성하지 않도록 해도 된다. 예를 들면, 소자 분리 영역의 Si기판(1) 표면을 SiO2막(11)으로 덮은 상태에서, SiGe층(3)과 Si층(5)을 교대로 선택 에피택셜 성장법에 의해 형성해도 된다. 이러한 구성이라도, Si층(5)이 덮이도록 해서 Si기판(1) 위에 지지체인 SiO2막(11)을 형성할 수 있어, 이 SiO2막(11)에 SiGe층(3)의 측면의 일부를 노출시키는 개구면을 형성할 수 있다. 따라서, 소자 형성 영역에 공동부(21)를 형성하는 것이 가능하다.
또한, 본 발명의 실시예에서는, 「반도체 베이스」의 재질이 Si이고, 「제 1 반도체층」의 재질이 SiGe이며, 「제 2 반도체층」의 재질이 Si인 경우에 대해서 설명했다. 그러나, 이들의 재질은 상기에 한정되지는 않는다. 예를 들면, 「반도체 베이스」의 재질로서는, Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 등을 이용할 수 있다. 또한, 「제 1 반도체층」의 재질로서는, Si기판 및 제 2 반도체층보다 에칭의 선택비가 큰 재질을 이용할 수 있다. 예를 들면, 「제 1 반도체층」 및 「제 2 반도체층」의 재질로서, Si, Ge, SiGe, SiC, SiSn, PbS, CaAs, InP, GaP, GaN 또는 ZnSe 등의 중에서 선택된 조합을 이용할 수 있다.
본 발명에 따르면, 공동부 내의 잔여물에 기인한 디바이스 특성의 열화를 방지할 수 있도록 한 반도체 기판의 제조 방법 및, 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (6)

  1. 소정 영역의 반도체 베이스 위에 제 1 반도체층을 형성하는 공정과,
    상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과,
    상기 제 2 반도체층을 상기 반도체 베이스 위에서 지지하는 지지체를 상기 제 2 반도체층이 덮이도록 해서 상기 반도체 베이스 위에 형성하는 공정과,
    상기 지지체에 상기 제 1 반도체층의 단부(端部)의 일부를 노출시키는 개구면(開口面)을 형성하는 공정과,
    상기 개구면을 통해서 상기 제 1 반도체층을 에칭함으로써 상기 제 2 반도체층과 상기 반도체 베이스 사이에 공동부(空洞部)를 형성하는 공정과,
    상기 제 1 반도체층의 잔여물(殘渣)을 제거하도록, 상기 개구면을 통해서 상기 제 2 반도체층과 상기 반도체 베이스 사이를 세정하는 공정과,
    세정 후의 상기 공동부 내에 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  2. 반도체 베이스 위에 제 1 반도체층을 형성하는 공정과,
    상기 제 1 반도체층보다도 에칭의 선택비가 작은 제 2 반도체층을 상기 제 1 반도체층 위에 형성하는 공정과,
    상기 제 2 반도체층 및 상기 제 1 반도체층에 상기 반도체 베이스를 노출시키는 홀(hole)을 형성하는 공정과,
    상기 제 2 반도체층을 상기 반도체 베이스 위에서 지지하는 지지체를, 상기 홀이 매립되면서 상기 제 2 반도체층이 덮이도록 해서 상기 반도체 베이스 위에 형성하는 공정과,
    상기 지지체에 상기 제 1 반도체층의 단부의 일부를 노출시키는 개구면을 형성하는 공정과,
    상기 개구면을 통해서 상기 제 1 반도체층을 에칭함으로써 상기 제 2 반도체층과 상기 반도체 베이스 사이에 공동부를 형성하는 공정과,
    상기 제 1 반도체층의 잔여물을 제거하도록, 상기 개구면을 통해서 상기 제 2 반도체층과 상기 반도체 베이스 사이를 세정하는 공정과,
    세정 후의 상기 공동부 내에 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체층은 SiGe로 이루어지고,
    상기 제 2 반도체층과 상기 반도체 베이스 사이를 세정하는 공정에서는,
    암모니아수와 과산화수소수를 포함하는 세정액을 이용해서 상기 제 2 반도체층과 상기 반도체 베이스 사이를 세정하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  4. 제 3 항에 있어서,
    상기 암모니아수와 상기 과산화수소수를 포함하는 상기 세정액은 APM 세정액이며,
    상기 제 2 반도체층과 상기 반도체 베이스 사이를 세정하는 공정에서는,
    상기 APM 세정액을 사용한 세정 처리와, HPM 세정액, FPM 세정액, SPM 세정액 또는 DHF 세정액 중 어느 하나를 사용한 세정 처리를 조합해서 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 공동부 내에 상기 절연막을 형성한 후에,
    상기 반도체 베이스의 상방(上方) 전면(全面)을 평탄화 처리해서 상기 제 2 반도체층 위로부터 상기 지지체를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. 제 5 항에 기재된 반도체 기판의 제조 방법을 행해서 상기 제 2 반도체층 위로부터 상기 지지체를 제거한 후에,
    상기 제 2 반도체층에 트랜지스터를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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