KR20040079916A - 반도체 디바이스를 형성하기 위한 재료의 본딩 및 전사 방법 - Google Patents

반도체 디바이스를 형성하기 위한 재료의 본딩 및 전사 방법 Download PDF

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KR20040079916A
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존스로버트이.
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모토로라 인코포레이티드
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Abstract

도너 메사(18)를 포함하도록 패터닝되는 도너 기판이 수용 기판(20)에 본딩된다. 일 실시예에서, 도너 기판의 벌크부는 수용 기판에 본딩되는 전사층(26)을 잔류시키면서 제거된다. 전사층은 도너 메사로부터 전사되는 재료의 층이다. 수용 기판의 부분은 도너 메사를 수용하기 위한 리세스(27, 28 또는 32)를 형성하도록 처리될 수 있다. 대안적으로, 전사층이 도너 기판 상의 메사들을 사용하거나 사용하지 않고 수용 기판 상에 형성된 더미 특징부(46)의 상부에 형성될 수 있다. 바람직한 실시예에서, 전사층은 반도체 디바이스에 광 검출기와 같은 광학 디바이스를 형성하도록 사용된다. 본 발명에 있어서, 본딩은 수용 기판 상에 비평탄을 가짐에도 불구하고 성취될 수 있다.

Description

반도체 디바이스를 형성하기 위한 재료의 본딩 및 전사 방법{Method of bonding and transferring a material to form a semiconductor device}
웨이퍼 본딩은 하나의 최종 디바이스 내에 2개의 개별 단결정 반도체 재료들을 형성하기 위한 공지된 기술이다. 2개의 재료들은 동일한 조성을 갖거나 또는 유사하지 않은 재료들일 수도 있다. 예를 들면, 2개의 실리콘 웨이퍼들이 함께 본딩될 수 있고, 또는 게르마늄 또는 갈륨 비소 웨이퍼가 실리콘 웨이퍼에 본딩될 수 도 있다. 다수의 경우들에서, 2개의 웨이퍼들은, 전기 절연층으로서 뿐만 아니라 본딩을 형성하기 위한 접착층으로서 기능하는 유전층에 의해 분리된다.
디바이스들이 양 반도체 웨이퍼들로 형성되는 적용들에서, 디바이스 제조 및 디바이스들로의 상호 접속부들의 형성을 용이하게 하기 위해 웨이퍼들 중 하나를 충분히 얇게 하는 것이 요구된다. 그러나, 수용 웨이퍼에 본딩하기 위한 충분히 얇은 웨이퍼로의 시작은 불충분한 구조적 강도를 갖기 때문에 실용적이지 않다. 충분히 얇은 본딩층을 성취하는 하나의 방법은 본딩 후에 웨이퍼들 중 하나를 에칭하는 것이다. 그러나, 이 방법은 이러한 대량의 웨이퍼 재료가 에칭 제거되어야 하고 잔류층의 두께 불균일성을 제어하는 것이 어렵기 때문에 매우 얇은 최종층이 요구되는 적용들에 있어서 바람직하지 않을 수 있다. 도너 웨이퍼로부터 수용 웨이퍼 상에 반도체 재료의 얇은 층을 효과적으로 전사하는 대안적인 기술이 개발되어 있다. 얇은 층은 예를 들면 반도체 웨이퍼 내에 연약한 구역을 생성시키도록 수소 주입을 수행함으로써 도너 웨이퍼에 형성된다. 도너 웨이퍼 및 수용 웨이퍼는 함께 본딩되고, 후속의 어닐링 프로세스 또는 벽개(cleaving) 프로세스가 도너웨이퍼의 잔여부로부터 연약한 구역에서 얇은 층을 분리하는데 사용된다.
상기 웨이퍼 본명 기술들은 특히 본딩될 2개의 웨이퍼들이 매우 평탄한, 예를 들면 실리콘 웨이퍼 상에 실리콘 온 인슐레이터(SOI)를 형성하는 경우의 적용들에 있어 유용하다. 그러나, 예를 들면 능동 디바이스들 및 상호 접속부가 이미 형성되거나 또는 수용 웨이퍼 상에 부분적으로 형성되는 경우와 같이 수용 기판이 평탄하지 않은 적용들에 종래의 웨이퍼 본딩 기술들을 적용하는데는 문제점들이 있다.
더욱이, 이러한 기술은 반도체 재료들 중 하나가 본딩되고 단지 선택된 영역들에서 다른 반도체 재료에 전사되는 것을 또한 허용하는 것이 요구될 수도 있다. 선택적인 본딩을 성취하기 위한 시도가 행해졌지만(예를 들면, 본딩이 요구되는 위치에 대응하는 영역들에서 실리콘 웨이퍼에 수소 주입을 선택적으로 수행함으로써), 이러한 시도들은 비평탄 수용 기판으로의 본딩의 문제점에 동시에 접근하는대 실패하였다.
본 발명은 일반적으로 반도체 디바이스 제조에 관한 것이고, 더 구체적으로는 웨이퍼 본딩을 이용하는 반도체 디바이스들을 제조하는 기술들에 관한 것이다.
도 1 내지 도 4는 반도체 재료가 반도체 기판 상에 형성된 유전층에 선택적으로 전사되어 본딩되는 본 발명의 일 실시예에 따른 반도체 디바이스를 형성하기 위한 처리 시퀀스를 도시하는 부분 단면도.
도 5는 반도체 재료가 반도체 재료에 선택적으로 전사되어 직접 본딩되는 본 발명의 대안적인 실시예를 도시하는 부분 단면도.
도 6은 반도체 재료가 반도체 기판 내에 형성된 트렌치를 채우는 유전층에 선택적으로 전사되어 본딩되는 본 발명의 대안적인 실시예를 도시하는 부분 단면도.
도 7은 반도체 재료가 리세스 형성되어 있는 반도체 기판 상에 형성된 유전층에 선택적으로 전사되어 본딩되는 본 발명의 대안적인 실시예를 도시하는 부분단면도.
도 8 내지 도 11은 다른 반도체 층의 본딩이 수행되는 구역의 수용 반도체 기판에 더미 특징부가 부가되는 본 발명의 다른 실시예에 따라 형성된 반도체 디바이스를 도시하는 부분 단면도.
본 발명은 유사한 도면 부호들이 유사한 요소들을 지시하는 첨부 도민들에 의한 제한되지 않고 예시적으로 설명된다.
설명의 단순화 및 명료화를 위해, 도면들은 구조의 일반적인 방식을 도시하고, 공지된 특징들의 설명들 및 상세들은 본 발명을 불필요하게 불명료하게 하는것을 회피하기 위해 생략된다. 부가적으로, 도면들의 요소들은 반드시 축적대로 도시되지는 않았다. 예를 들면, 도면들의 요소들의 일부의 치수들은 본 발명의 실시예들의 이해를 향상시키는 것을 보조하도록 다른 요소들과 비교하여 과장될 수도 있다. 더욱이, 상이한 도면들의 동일한 도면 부호들은 동일한 요소들을 나타낸다.
더욱이, 명세서 및 청구범위들 내의 용어들 제1, 제2 등은, 존재하는 경우 유사한 요소들 사이의 구별을 위해 사용되고 반드시 순차적 또는 연대적인 순서를 설명하기 위한 것은 아니다. 이와 같이 사용된 용어들은 본원에 설명된 본 발명의 실시예들이 예를 들면 설명된 것 이외의 다른 순서들 또는 본원에 달리 설명된 작동이 가능하도록 적절한 상황들 하에서 상호 교환 가능한 것으로 또한 이해된다.
더욱이, 명세서 및 청구범위들 내의 용어들 전방, 후방, 상부, 저부, 상부에, 하부에 등은, 존재하는 경우 설명적인 용도들로 사용되고 반드시 영구적인 상대 위치들을 설명하기 위한 것은 아니다. 이와 같이 사용된 용어들은 본원에 설명된 본 발명의 실시예들이 예를 들면 설명된 것 이외의 다른 배향들 또는 본원에 달리 설명된 작동이 가능하도록 적절한 상황들 하에서 상호 교환 가능한 것으로 또한 이해된다.
일반적으로, 본 발명은 비평탄 수용 기판에 대한 본딩 및 수용 기간의 선택된 부분들에서만 본딩 구역을 제공하는 문제점을 접근한다. 일 실시예에서, 도너 기판은 상승된 부분[이하, 도너 메사(mesa)라 칭함]을 포함하도록 제조되어 이 상승된 부분만이 수용 기판에 전사된다. 따라서, 수용 기판의 전체 평탄성의 결핍은 본딩 프로세스에 악영향을 미치지 않는다. 더욱이, 본딩 후에 최종 기판의 고도의평탄성이 수용 기판에 대응 리세스들을 제공함으로써 성취될 수 있다. 다른 실시 예에서, 수용 기판은, 다른 반도체 재료의 본딩이 수행되는 수용 기판의 영역을 효과적으로 상승시키는 더미 특징부를 구비한다. 다른 반도체 재료의 본딩이 수행되는 수용 기판의 영역을 수용 기판 상의 다른 구조들보다 적어도 같거나 높게 함으로써, 이 영역에서의 충분한 본딩이 보장될 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 디바이스(10)를 형성하기 위한 제조 시퀀스를 도시하는 부분 단면도이다. 도 1에서, 도너 기판(12)에 제공된다. 도너 기판(12)의 벌크(bulk) 재료는 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 단결정 반도체 재료로 구성되는 것이 바람직하다. 본 출원에 걸쳐 설명될 본 발명의 바람직한 실시예 및 적용에서, 도너 기판은 게르마늄을 포함한다. 도 1에 또한 도시된 바와 같이, 도너 기판(12)은 예를 들면 도너 기판(12)의 표면에 수소를 주입함으로써 형성된 주입 구역(14)을 갖는다. 주입 구역(14)의 생성 목적은, 도너 기판의 얇은 층이 다른 기판에 전사될 수 있는 전사층을 생성하는 것이다. 전사층을 생성하는 다른 방법들이 대안적으로 사용될 수 있다. 예를 들면, 긴장된 격자층(strained lattice layer)이 도너 기판의 표면 상에 형성될 수 있고 전사층은 긴장된 격자층 상에 성장될 수 있다.
주입 구역(14)의 깊이 또는 두께는 수용 기판에 전사되는 반도체 재료의 소정의 두께와 동일하도록 선택된다. 주입 에너지는 주입된 종들의 돌출된 범위 또는 최고 농도(도 1의 점선 15로 나타내는)가 소정 깊이와 동일하도록 선택된다. 통상적으로, 이 깊이는 0.1㎛ 내지 2㎛의 범위일 수 있고, 주입은 평방 센티미터당 1×1016내지 1×1017원자들이 투여된다. 전사된 재료가 광 검출기로서 사용되는 바람직한 실시예에서, 수소는 1 내지 2㎛의 깊이로 게르마늄 웨이퍼 내로 주입되는 것이 바람직하다.
주입 또는 다른 기술에 의해 전사층을 형성한 후, 도너 기판(12)은 전사층이 단지 선택된 영역들에서만 존재하도록 패터닝된다. 도 1에 도시된 바와 같이, 이는 선택된 영역들에서 전사층을 보호하는 포토레지스트 마스크(16)를 형성하도록 포토레지스트층을 증착 및 패터닝함으로써 성취된다. 다음, 도너 기판은 도 2에 도시된 바와 같이 포토레지스트 마스크(16)를 에칭 마스크로서 이용함으로써 도너 메사(18)를 형성하도록 에칭된다. 바람직하게는, 도너 기판(12)은 단지 도너 메사(18) 내의 재료만이 도너 기판(12)으로부터 수용 기판으로 전사되도록 도너 메사(18) 이외의(즉, 넘어서) 영역들의 주입 구역(14)을 제거하기 에칭된다. 도너 메사 이외의 영역들은 기판의 벌크부로서 칭할 수도 있다. 종래의 에칭 화학 기술 및 기술들이 이 에칭을 수행하는데 사용되고 도너 기판(12) 상에 존재하는 특정 재료들에 의존할 수 있다. 도너 기판(12)이 수소 주입된 게르마늄을 포함하는 바람직한 실시예에서, 도너 메사(18)를 형성하기에 적합한 에칭은 플라즈마 에칭 화학물을 함유하는 염소 또는 불소이다. 대안적으로, 수용액들을 함유하는 과산화수소(H2O2)와 같은 습식 에칭 화학물들이 도너 메사(18)를 형성하도록 이용될 수 있다. 하나의 도너 메사(18)만이 도시되었지만, 당 기술 분야의 숙련자는 임의의 수의 이러한 메사들이 형성될 수 있다는 것을 이해할 수 있을 것이다.
대안적인 실시예에서, 도너 기판(12)은 전사층을 형성하기 위해 기판을 주입하거나 다른 방식으로 처리하기 전에 하나 이상의 도너 메사들을 형성하도록 패터닝될 수 있다. 이 대안적인 실시예에서, 수소 주입은 메사 형성 후에 수행되고, 메사의 높이 및 주입 조건들은 이하에 명백해지는 바와 같이 단지 메사 구역 내의 재료만이 수용 기판에 전사되도록 설정된다.
패터닝된 도너 기판(12)의 형성 또는 다른 방식으로 제공 후에, 패터닝된 도너 기판은 도 3에 도시된 바와 같이 수용 기판(20)에 본딩된다. 수용 기판의 벌크재료는 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 단결정 반도체 재료로 구성되는 것이 바람직하다. 바람직한 실시예에서 수용 기판(20)은 실리콘으로 구성된다. 수용 기판(20)은 벌크 기판 재료 내에 또는 그 상부에 형성된 능동 및/ 또는 수동 디바이스들을 포함할 수도 있다. 이러한 디바이스들의 상세들은 본 발명의 이해에 중요하지 않다. 따라서, 단지 이러한 디바이스들이 대표적이고 선택된 요소들만이 도면에 도시된다. 예를 들면, 도 3에 도시된 바와 같이, 수용 기판(20)은 제1 상위(overlaying) 유전층(24)을 갖는 복수의 도전성 부재들(22)을 구비한다. 도전성 부재들은 종래의 실시들에 따라 폴리실리콘 또는 금속으로 형성될 수도 있다. 유전층(24)은 마찬가지로 공지된 기술들을 사용하여 형성되고, 바람직한 실시예에서는 실리콘 디옥사이드(SiO2)를 포함할 수 있다,
도 3에 도시된 바와 같이, 및 다수의 적용들에서 수행될 수 있는 바와 같이, 수용 기판(20)은 평탄한 상부 기판을 갖지 않는다. 따라서, 다른 반도체 기판을 그에 본딩하기 위한 종래의 기술들은 상술한 문제점들을 갖는다. 본 발명에 따르면, 이들 문제점들은 수용 기판에 패터닝된 도너 반도체 기판을 본딩함으로써 극복된다. 더 구체적으로는, 도너 기판(12)은 도너 메사(18)가 전사층을 수용하기 위한 수용 기판(20)의 부분에 정렬되도록 수용 기판(20)에 대해 위치 설정된다. 도시된 바와 같이, 도너 메사는 수용 기판 내의 임의의 능동 회로의 상부에 위치되지 않도록 정렬되지만, 이는 본 발명의 모든 적용들에서의 요건은 아니다.
도너 메사(18)가 충분히 정렬된 후에, 수용 기판(20) 및 도너 기판(12)이, 접촉이 수행되는, 즉 도너 메사가 수용 기판(20)의 상부면에 접촉되는 영역들에서 함께 본딩된다. 본딩은 임의의 공지된 웨이퍼 본딩 기술들에 의해 성취될 수 있지만, 일반적으로 충분히 강한 본딩을 생성하기 위한 압력 및 온도 처리를 포함할 수 있다. 수용 기판(20) 또는 도너 기판(12) 내의 현존하는 재료들은 본딩 및 후속 처리가 수행될 수 있는 온도를 제한할 수도 있다. 그렇지 않으면, 특정 본딩 기술이 본 발명에 의해 한정되지 않는다.
도너 기판(20)이 도 3에 도시된 바와 같이 디바이스(10)의 좌측에서 지지되지 않는 것으로 나타나지만, 이는 일반적으로 해당되지는 않는다는 것을 주목해야한다. 도너 기판(12) 및 수용 기판(20)은 각각 복수의 디바이스 위치들을 갖는 웨이퍼 형태인 것이 바람직하다. 따라서, 도너 기판(12)은 수용 기판의 다른 인접한 디바이스 위치에 의해 적어도 지지될 가능성이 있고, 더욱이 디바이스(10)의 위치내의 다른 위치에 지지될 수도 있다. 이 지지가 충분하지 않으면, 부가의 메사들이 부가의 구조적 지지를 위해 제공될 수 있다.
일단 도너 기판(12)이 수용 기판(20)에 본딩되면, 분리 또는 전사 단계가 수행된다. 도 4에 도시된 이 단계에서, 도너 기판(12)의 벌크부가 제거된다. 달리 말하면, 도너 기판(12)은 도너 메사(18)의 주입 구역(14)이 수용 기판(12)에 본딩되는 이외의 장소에서 제거된다. 결과적으로 전사층(26)이 생성된다. 도너 기판(12)의 나머지로부터의 전사층(26)의 분리는 공지된 기술들에 의해 성취될 수 있다. 예를 들면, 주입된 수소의 최고 농도(점선 15로 나타낸)에 수소 기포들이 형성되는 열 기술이 사용될 수 있다. 기포들의 존재는 도너 메사(18) 내의 이 위치에서 전사층의 분리를 용이하게 한다. 대안적으로, 기계적 프로세스가 예를 들면 초음파 진동, 유체 제트들 등을 사용하여 벽개에 의해 도너 메사 내의 동일 위치에서 분리가 발생하도록 적용될 수 있다.
도너 기판(12)의 나머지로부터 전사층(26)의 분리 후에, 디바이스들은 전사층(26)에 형성될 수 있고, 상호 접속들이 그에 형성될 수 있다. 바람직한 실시예에서, 전사층(26)은 그 사이에 미도핑 구역들이 있는 N-형 및 P-형 도전성 핑거들을 주입함으로써 광 검출기를 생성하는데 사용된다. 다음, 상호 접속부들이 수용 기판(20) 내에 형성된 회로에 도전성 핑거들을 접속하도록 형성된다.
도 1 내지 도 4를 참조하여 설명되고 도시된 본 발명의 실시예에서, 도너 메사(18)의 본딩이 도너 메사를 수용하기 위해 적용된 임의의 특정 수용부 없이 수용 기판(20)의 유전층(24)에 수행된다. 대안적인 실시예들에서, 수용 기판(20)은 더 많은 평탄한 최종 구조를 형성하도록 도너 메사를 위한 수용 캐비티를 생성하도록 처리된다. 특정 적용들에서, 전사층(26)의 소정 두께는, 최종 본딩 및 전사된 구조가 후속 처리를 위해 적절하게 평탄하지 않도록 클 수도 있다. 이러한 두꺼운 전사층을 수용하기 위해, 수용 기판 내의 캐비티는 충분한 최종 평탄성을 성취하도록 적절한 깊이로 형성될 수 있다. 예를 들면, 도 5에서, 유전층(24)은 수용 기판(20)의 벌크 반도체 재료의 표면을 노출시키는 개구(27)를 생성하도록 패터닝된다. 대안적으로, 캐비티 또는 트렌치(28)가 도 6에 도시된 바와 같이 수용 기판(20)의 벌크 재료에 형성될 수 있다. 또는, 유전층(24)은 도 6에 도시된 바와 같이 수용 기판(20)의 하위층들을 노출시키지 않는 리세스(32)를 생성하도록 에칭될 수 있다. 도 5 내지 도 7의 실시예들 각각에서, 수용 캐비티[개구(27), 트렌치(28), 또는 리세스(32) 중 하나]가 제거될 필요가 있는 재료들에 의존할 수 있는 공지된 에칭 기술들에 따라 형성된다.
도 5에 도시된 실시예에 도시된 바와 같이, 도너 메사(18)는 메사가 유전 재료에 본딩되기 보다는 수용 기판(20)의 벌크 재료에 본딩된다(즉, 반도체-반도체 본딩이다). 이는 이종 구조 디바이스가 요구되는 적용들(예를 들면, 게르마늄 온 실리콘, 인듐 갈륨 비소 온 갈륨 비소 등)에 있어서 유리할 수도 있다. 반도체-반도체 본딩을 성취하기 위해, 본딩 강도 또는 이종 결합 디바이스 작동을 열화시킬 수도 있는 노출된 반도체 표면 상에 천연 산화물층의 형성을 방지하거나 최소화하는 주의가 수행되어야 한다.
상술한 대안들 중 임의의 하나에서, 선택적인 유전층(30)이 도너 메사를 그에 본딩하기 전에 수용 기판(20) 상에 증착될 수 있다. 유전층(30)은 2개의 기판 재료들 사이의 전기적 절연을 제공하거나(도 6에 도시된 바와 같이) 또는 2개의 기판들의 본딩을 향상시키기 위해 사용될 수 있다. 유전층(30)을 위한 적합한 재료 들은 SiO2, 불화 SiO2, 벤조사이클로부텐(BCB), 메티실시퀴옥산(MSSQ), 및 "접착층들"을 본딩하기 위해 제안된 다른 재료들을 포함한다. 유전층(30)은, 사용되는 경우 종래의 프로세스들을 사용하여 증착될 수 있다.
비평탄 수용 기판으로의 본딩과 연관된 문제점들에 접근하기 위한 대안적인 방법은, 본 발명에 따라 또한 반도체 디바이스(40)를 형성하기 위한 제조 시퀀스를 도시하는 도 8 내지 도 11을 참조하여 설명된다. 도 8에 도시된 바와 같이, 수용 기판(42)은 도전성 부재들(44) 및 제1 유전층(48)을 포함한다. 이들 요소들은 각각 상기 실시예들의 수용 기판(20), 도전성 부재들(22) 및 제1 유전층(24)과 유사하다. 게다가, 수용 기판(42)은 도너 기판(50)으로부터의 층의 전사가 수행되는 위치에 형성된 더미 특징부(46)를 포함한다. 도너 기판(50)은 도 9에 도시되고, 도너 기판(12)을 참조하여 상술한 바와 같이, 단결정 반도체 재료인 것이 바람직하고 주입 구역(52)을 포함하며 점선 53으로 나타낸 주입 종들(바람직하게는 수소)의 최대 농도를 갖는다.
더미 특징부(46)는 도너 기판(50)으로의 본딩이 수행되는 수용 기판(42)의 영역을 상승시키도록 제공된다. 본딩이 수행되는 수용 기판의 영역들을 수용 기판상의 다른 구조들보다 적어도 같거나 높게 형성함으로써, 이 영역에서의 충분한 본딩이 보장될 수 있다. 예를 들면, 도 9에 도시된 바와 같이, 도전성 부재들(44)은 수용 기판(42)의 상부면이 비평탄하게 한다. 더미 특징부(46)는 본딩이 수행될 수있는 상승된 표면을 생성하도록 제공된다. 더미 특징부는 도전성 부재 또는 부가의 처리 단계들을 회피하기 위한 다른 지형학적 특징부들과 동일한 재료로 동시에 형성되는 것이 바람직하다. 더미 특징부는 임의의 특정 재료로 형성될 필요는 없다(예를 들면, 이는 도전성 재료보다는 유전성 재료로 제조될 수 있다). 더미 특징부의 크기 및 형상은 일반적으로 본딩되어 전사될 도너 기판(50)의 부분과 동일한 크기 또는 더 크도록 선택되어야 한다. 단지 하나의 더미 특징부가 도시되었지만, 복수의 더미 특징부들이 동일한 또는 유사한 효과를 성취하도록 사용될 수 있다.
본 발명에 따르면, 더미 특징부(46)를 갖는 수용 기판(42)이 도 9에 도시된 바와 같이 도너 기판(50)에 본딩된다. 수용 기판(42)으로의 도너 기판(50)의 본딩은 상술한 바와 같이 성취될 수 있고, 2개의 기판들 사이에 접촉이 수행되는 이들 영역들[더미 특징부(46)의 상부의 영역을 포함하는]에서만 수행되는 것이 바람직할 수 있다.
도 10에 도시된 바와 같이, 도너 기판(50)의 벌크부가 제거되어, 수용 기판(42)의 전체면을 가로질러 전사층(54)을 잔류시킨다. 이 제거 프로세스는 도너 기판(12)의 벌크부의 제거를 참조하여 상술한 기술들 중 하나를 사용하여 성취되는 것이 바람직하다. 대안적으로, 에칭 기술이 대신에 사용될 수 있다. 다음, 전사층(54)은 리소그래피 방식으로 패터닝되어 도 11에 도시된 바와 같이 더미 특징부(46) 상부에 패터닝된 전사층(56)을 잔류시키도록 에칭된다. 다음, 패터닝된 전사층은, 예를 들면 수용 기판(42) 상에 형성된 회로에 전기적으로 결합될 수 있는 광 검출기와 같은 광학 디바이스와 같은 디바이스를 형성하도록 처리될 수 있다.
따라서, 비평탄 수용 기판을 사용하여 성취될 수 있고 또한 선택적인 본딩을 형성할 수 있는 개선된 기판 본딩 프로세스를 제공하는 것이 명백하다. 도너 기판에 형성된 도너 메사의 사용은 수용 기판으로의 반도체 재료의 선택적인 전사를 가능하게 한다. 수용 기판은 고도로 평탄할 필요는 없으며, 최종 본딩된 구조체의 평탄성을 더욱 향상시키도록 메사 수용 캐비티를 포함하도록 변형될 수 있다. 제안된 제조 방법은 전사된 층의 두께의 고도의 제어성을 갖는다. 더욱이, 본 발명은 하나의 반도체 재료로부터 다른 재료의 디바이스의 직렬 본딩보다는 병렬 처리가 성취될 수 있기 때문에 유사하지 않은 반도체 재료들이 함께 본딩되는 적용들에 있어 특히 유리하다. 수용 기판의 하나 이상의 선택된 구역들로의 도너 메사 반도체 재료의 전사 및 메사 전사 후의 평탄면의 제공은, 도너 및 수용 기판부들 모두에 의해 공유될 수 있는 후속의 집적 회로 처리 단계들의 사용을 용이하게 한다. 예를 들면, 금속화 및 인터레벨 유전체들이 전체 반도체 디바이스의 도너 메사 및 수용 기판부들 모두에 제조될 수 있다.
이점들, 다른 장점들, 및 문제점들의 해결책들이 특정 실시예에 관하여 상기에 설명되었다. 그러나, 이점들, 장점들, 문제점들의 해결책들, 및 임의의 이익, 장점, 또는 수행되거나 더욱 진술될 수 있는 해결책을 초래할 수도 있는 임의의 요소(들)는 임의의 또는 모든 청구항들의 결정적인, 필요한, 또는 필수의 특징 또는 요소로서 해석되어서는 안 된다. 본원에 사용될 때, 용어들 "포함한다", "포함하는", 또는 이들의 임의의 다른 파생어는, 요소들의 리스트를 포함하는 프로세스,방법, 물품, 또는 장치가 이들 요소들만을 포함하는 것은 아니며 이러한 프로세스, 방법, 물품, 또는 장치에 표현적으로 열거되지 않거나 또는 고유적인 다른 요소들을 포함할 수도 있도록 비제외적인 포함을 커버하는 것으로 의도된다.
상기 설명에서, 본 발명은 특정 실시예들을 참조하여 설명되었다. 그러나, 당 기술 분야의 숙련자는 이하의 청구범위에 설명된 바와 같은 본 발명의 범주로부터 일탈하지 않고 다양한 변형들 및 변경들이 수행될 수 있다는 것을 이해한다. 예를 들면, 당 기술 분야의 숙련자는 설명된 임의의 하나의 실시예의 하나 이상의 양태들을 다른 실시예와 조합하는 것이 가능하다는 것(예를 들면, 도너 메사들은 더미 특징부들과 결합하여 사용될 수 있다)을 인식할 수 있을 것이다. 부가적으로, 당 기술 분야의 숙련자는 수용 웨이퍼에 본딩 전에 내부에 형성된 디바이스들 또는 부분 디바이스들을 포함할 수 있다는 것을 인식할 수 있을 것이다. 더욱이, 수용 기판은 수용 기판에 도너 기판을 본딩하기 전에 내부에 형성된 디바이스들, 또는 부분 디바이스들을 포함할 수 있다. 또한, 당 기술 분야에 공지된 바와 같은 다양한 프로세스들이 수용 기판에 도너 기판을 본딩한 후에 집적 회로 디바이스를 완성하도록 수행될 수 있다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 설명적인 것으로 고려되어야 하며, 이러한 모든 변형들은 본 발명의 범주 내에 포함되는 것으로 의도된다.

Claims (31)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    주입 구역을 형성하도록 도너 기판 내로 종들을 주입하는 단계;
    상기 주입 구역의 적어도 일부를 포함하는 도너 메사와 벌크부를 형성하도록 상기 도너 기판을 패터닝하는 단계;
    상기 도너 메사를 경유하여 수용 기판에 상기 도너 기판을 본딩하는 단계; 및
    상기 수용 기판에 본딩되는 상기 도너 기판의 전사층을 잔류시키면서 상기 도너 기판의 벌크부를 제거하는 단계를 포함하는 방법.
  2. 제1 항에 있어서, 상기 수용 기판은 반도체 재료와 상기 반도체 재료 상부의 제1 유전층을 포함하는 방법.
  3. 제2 항에 있어서, 상기 수용 기판은 상기 제1 유전층 내의 리세스를 추가로 포함하고, 상기 전사층은 상기 리세스 내에 본딩되는 방법.
  4. 제2 항에 있어서, 상기 수용 기판은 상기 제1 유전층 내의 개구를 추가로 포함하고, 상기 전사층은 상기 개구 내에 위치하는 방법.
  5. 제4 항에 있어서, 상기 개구는 상기 반도체 재료의 부분을 노출시키고 상기 전사층은 상기 반도체 재료의 노출된 부분에 본딩되는 방법.
  6. 제4 항에 있어서, 제2 유전층이 상기 수용 기판 상부 및 상기 개구 내에 형성되고 상기 전사층은 상기 제2 유전층에 본딩되는 방법.
  7. 제1 항에 있어서, 상기 수용 기판은 반도체 재료를 포함하고, 상기 방법은 상기 반도체 재료 내에 트렌치를 형성하는 단계를 추가로 포함하고, 상기 전사층은 상기 트렌치 내에 본딩되는 방법.
  8. 제7 항에 있어서, 상기 트렌치 내에 제2 유전층을 형성되는 단계를 추가로 포함하며, 상기 전사층은 상기 트렌치 내의 상기 제2 유전층에 본딩되는 방법.
  9. 제1 항에 있어서, 상기 주입 단계는 상기 도너 기판을 패터닝하기 전에 수행되는 방법.
  10. 제9 항에 있어서, 상기 도너 기판의 패터닝 단계는 상기 도너 메사를 넘어서 상기 주입 구역의 부분들을 제거하는 단계를 포함하는 방법.
  11. 제1 항에 있어서, 상기 도너 기판 및 상기 수용 기판은 게르마늄, 갈륨, 비소, 인듐, 인 및 실리콘으로 이루어진 그룹으로부터 선택된 요소를 각각 포함하는 방법.
  12. 제11 항에 있어서, 상기 도너 기판 및 상기 수용 기판은 상이한 재료들인 방법.
  13. 제12 항에 있어서, 상기 도너 기판은 단결정 게르마늄을 포함하고, 상기 수용 기판은 단결정 실리콘을 포함하는 방법.
  14. 제13 항에 있어서, 상기 전사층에 광 검출기를 형성하는 단계를 추가로 포함하는 방법.
  15. 제1 항에 있어서, 상기 벌크부의 제거 단계는 기계적 방법을 사용하여 수행되는 방법.
  16. 제1 항에 있어서, 상기 벌크부의 제거 단계는 열적 방법을 사용하여 수행되는 방법.
  17. 반도체 디바이스를 형성하는 방법에 있어서,
    제1 반도체 기판을 제2 반도체 기판에 본딩하는 단계;
    상기 제2 반도체 기판의 제1 구역에 본딩된 전사층을 형성하도록 상기 제1 반도체 기판의 부분을 제거하는 단계; 및
    더미 특징부 상부에 패터닝된 전사층 부분을 형성하고 상기 제2 반도체 기판의 제2 구역으로부터 상기 전사층의 부분을 제거하도록 상기 전사층을 패터닝하는 단계를 포함하고,
    상기 제2 반도체 기판은,
    제1 구역 ;
    제2 구역; 및
    상기 제1 구역의 상부면이 상기 제2 구역의 상부면의 최고 부분과 적어도 같은 높이가 되도록 상기 제1 구역 내에 형성되는 더미 특징부를 포함하는 방법.
  18. 제17 항에 있어서, 유전층이 상기 더미 특징부 상에 형성되고, 상기 패터닝된 전사층 부분은 상기 유전층 상에 형성되는 방법.
  19. 제17 항에 있어서, 상기 본딩에 앞서 상기 제1 반도체 기판을 주입하는 단계를 추가로 포함하는 방법.
  20. 반도체 디바이스를 형성하는 방법에 있어서,
    메사 및 벌크부를 형성하도록 패터닝되는 제1 반도체 기판을 제공하는 단계;
    비평탄 지형부를 갖는 제2 반도체 기판을 제공하는 단계;
    상기 제1 반도체 기판을 상기 제2 반도체 기판에 본딩하는 단계; 및
    상기 제1 반도체 기판에 본딩되는 상기 메사의 적어도 일부를 잔류시키면서 상기 제1 반도체 기판의 벌크부를 제거하는 단계를 포함하는 방법.
  21. 제20 항에 있어서, 상기 제2 반도체 기판은 반도체 재료의 상부에 제1 유전층을 포함하고, 상기 비평탄 지형부는 상기 제1 유전층 내의 리세스를 포함하며, 상기 메사는 상기 리세스에 본딩되는 방법.
  22. 제20 항에 있어서, 상기 제2 반도체 기판은 반도체 재료의 상부에 제1 유전층을 포함하고, 상기 제2 반도체 기판의 비펑탄 지형부는 상기 반도체 재료의 부분을 노출시키는 상기 제1 유전층 내의 개구를 포함하며, 상기 메사는 상기 개구 내에서 상기 제2 반도체 기판에 본딩되는 방법.
  23. 제22 항에 있어서, 제2 유전층이 상기 개구 내에 형성되고, 상기 메사는 상기 제2 유전층 상부 및 상기 개구 내에서 상기 제2 반도체 기판에 본딩되는 방법.
  24. 제22 항에 있어서, 상기 메사는 상기 반도체 재료의 노출된 부분에 본딩되는 방법.
  25. 제20 항에 있어서, 상기 제2 반도체 기판은 반도체 재료의 상부에 제1 유전층을 포함하고, 상기 제2 반도체 기판의 비평탄 지형부는 상기 반도체 재료 내의 트렌치를 포함하며, 상기 메사는 상기 트렌치 내에서 상기 제2 반도체 기판에 본딩되는 방법.
  26. 제25 항에 있어서, 제2 유전층은 상기 트렌치 내에 형성되고, 상기 메사는 상기 제2 유전층의 상부에서 상기 제2 반도체 기판에 본딩되는 방법.
  27. 제20 항에 있어서, 상기 벌크부 제거 단계는 기계적으로 수행되는 방법.
  28. 제20 항에 있어서, 상기 벌크부 제거 단계는 열적으로 수행되는 방법.
  29. 제20 항에 있어서, 상기 제1 반도체 기판 및 상기 제2 반도체 기판은 단결정실리콘, 단결정 게르마늄, 단결정 갈륨 비소 및 단결정 인듐 인화물로 이루어진 그룹으로부터 선택되는 요소를 각각 포함하는 방법.
  30. 제20 항에 있어서, 상기 제1 반도체 기판은 단결정 게르마늄을 포함하고, 상기 제2 반도체 기판은 단결정 실리콘을 포함하는 방법.
  31. 제30 항에 있어서, 상기 벌크부를 제거한 후에 잔류하는 메사의 부분 내에 광 검출기를 형성하는 단계를 추가로 포함하는 방법.
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