KR101955375B1 - 3d 통합 프로세스들로 재료의 층들을 이동시키는 방법들 및 관련 구조들 및 디바이스들 - Google Patents

3d 통합 프로세스들로 재료의 층들을 이동시키는 방법들 및 관련 구조들 및 디바이스들 Download PDF

Info

Publication number
KR101955375B1
KR101955375B1 KR1020147008836A KR20147008836A KR101955375B1 KR 101955375 B1 KR101955375 B1 KR 101955375B1 KR 1020147008836 A KR1020147008836 A KR 1020147008836A KR 20147008836 A KR20147008836 A KR 20147008836A KR 101955375 B1 KR101955375 B1 KR 101955375B1
Authority
KR
South Korea
Prior art keywords
ions
donor structure
regions
layer
donor
Prior art date
Application number
KR1020147008836A
Other languages
English (en)
Other versions
KR20140065435A (ko
Inventor
마리암 사다카
이오누트 라두
Original Assignee
소이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/246,580 external-priority patent/US8673733B2/en
Priority claimed from FR1159358A external-priority patent/FR2981501B1/fr
Application filed by 소이텍 filed Critical 소이텍
Publication of KR20140065435A publication Critical patent/KR20140065435A/ko
Application granted granted Critical
Publication of KR101955375B1 publication Critical patent/KR101955375B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Abstract

제 1 도너 구조로부터 제 2 구조로 반도체 제료의 층을 이동시키는 방법은 내부에 주입된 이온들에 의해 규정되는 제 1 도너 구조 내에 대략 평면의 약화된 영역을 형성하는 단계를 구비한다. 주입된 이온들의 농도 및 주입된 이온들의 원소 조성 중 적어도 하나는 대략 평면의 약화된 영역의 횡방향에 걸쳐 변하도록 형성될 수 있다. 제 1 도너 구조는 제 2 구조에 본딩될 수 있고, 제 1 도너 구조는 대략 평면의 약화된 영역을 따라 분열되어, 제 2 구조에 본딩된 반도체 재료의 층을 남길 수 있다. 반도체 장치들은 반도체 재료의 이동된 층 위에 능동 소자 구조들을 형성하여 제조될 수 있다. 반도체 구조들은 기재된 방법들을 이용하여 제조된다.

Description

3D 통합 프로세스들로 재료의 층들을 이동시키는 방법들 및 관련 구조들 및 디바이스들{METHODS OF TRANSFERRING LAYERS OF MATERIAL IN 3D INTEGRATION PROCESSES AND RELATED STRUCTURES AND DEVICES}
본 개시내용은 반도체 디바이스 제조에 채용되는 3차원(three-dimensional: 3D) 통합 프로세스들에서 도너 구조로부터 수용 구조(recipient structure)로 재료를 이동시키는 방법들에 관한 것이다.
2이상의 반도체 구조들의 3차원(3D) 통합은 마이크로전자 응용들에서 다수의 이점들을 낳을 수 있다. 예를 들어, 마이크로전자 컴포넌트들의 3D 통합은 디바이스 풋프린트(device footprint)의 면적을 감소시키면서 향상된 전기 성능 및 전력 소비를 가져올 수 있다. 예를 들어, 피. 가로우 등의 "The Handbook of 3D Integration," Wiley-VCH(2008)를 참조하라. 반도체 구조들의 3D 통합은 하나 이상의 추가의 반도체 다이들에 대한 반도체 다이의 부착(즉, 다이-대-다이(D2D)), 하나 이상의 반도체 웨이퍼들에 대한 반도체 다이의 부착(즉, 다이-대-웨이퍼(D2W)), 및 하나 이상의 추가의 반도체 웨이퍼들에 대한 반도체 웨이퍼의 부착(즉, 웨이퍼-대-웨이퍼(W2W)), 또는 그것의 조합에 의해 일어날 수 있다.
SMART-CUT® 프로세스로서 이 기술에서 알려져 있는 프로세스가 모놀리식 3D 통합 프로세스들(monolithic 3D integration processes)에 이용된다. SMART-CUT® 프로세스는 예를 들어 브루엘(Bruel)의 미국 특허 제 RE39,484 호(2007년 2월 6일 발행), 아스파(Aspar) 등의 미국 특허 제 6,303,468 호(2001년 10월 16일 발행), 아스파 등의 미국 특허 제 6,335,258 호(2002년 1월 1일 발행), 모리시우(Moriceau) 등의 미국 특허 제 6,756,286 호(2004년 6월 29일 발행), 아스파 등의 미국 특허 제 6,809,044 호(2004년 10월 26일 발행), 및 아스파 등의 미국 특허 제 6,946,365 호(2005년 9월 20일)에 기재되어 있다.
간단히, SMART-CUT® 프로세스는 복수의 이온들(예컨대, 수소, 헬륨, 또는 불활성 가스 이온들 중 하나 이상)을 이온 주입 평면을 따라 도너 구조에 주입하는 것을 포함한다. 이온 주입 평면에 따라 주입된 이온들은 도너 구조가 나중에 클리빙되거나 그렇지 않으면 분열될 수 있는 약화 평면을 도너 구조 내에 규정한다. 이 기술분야에서 알려져 있는 것과 같이, 이온들이 도너 구조에 주입되는 깊이는 적어도 부분적으로, 이온들이 도너 구조에 주입되는 에너지의 함수이다.
일반적으로, 적은 에너지로 주입되는 이온들은 상대적으로 더 얕은 깊이들로 주입될 것이고, 반면 높은 에너지로 주입되는 이온들은 상대적으로 더 깊은 깊이에 주입될 것이다.
도너 구조는 다른 수용 구조에 본딩되고, 그 후 도너 구조는 이온 주입 평면을 따라 클리빙(cleaved)되거나 그렇지 않으면 분열된다(fractured). 예를 들어, 본딩된 도너 및 수용 구조들은 도너 구조를 이온 주입 평면을 따라 클리빙하거나 그렇지 않으면 분열시키기 위해 가열될 수 있다. 선택적으로, 기계력들이 이온 주입 평면을 따라 도너 구조의 클리빙을 돕기 위해 도너 구조에 가해질 수 있다. 도너 구조가 이온 주입 평면을 따라 클리빙되거나 그렇지 않으면 분열된 후, 도너 구조의 일부는 수용 구조에 본딩된 채로 있다. 도너 구조의 나머지는 도너 구조의 추가 부분들을 수용 구조들로 이동시키기 위해 추가의 SMART-CUT® 프로세스들에서 재사용될 수 있다.
분열 프로세스 후, 도너 구조의 분열된 표면들은 일부 응용들에서는 반도체 재료의 단결정을 포함할 수 있는 도너 구조의 결정 격자에 이온 불순물들 및 결점들(imperfections)을 포함할 수 있다. 수용 구조로 이동되는 도너 구조의 부분은 불순물 레벨들을 감소시키고 도너 구조의 이동된 부분에서 결정 격자의 품질을 향상(분열된 표면 근방의 결정 격자에서 결함들의 수를 감소)시키기 위해 처리될 수 있다. 이와 같은 처리들은 종종 예를 들어 약 1,000℃의 상승된 온도들에서의 열 어닐링을 포함한다.
이 요약은 단순화된 형태로 개념들의 선택을 도입하기 위해 제공된다. 이들 개념들은 이하의 개시 내용의 본보기 실시예들의 상세한 설명에서 더 상세히 기술된다. 이 요약은 청구된 대상의 중요 특징들 또는 기본 특징들을 식별하도록 의도되지도 않고, 청구된 대상의 범위를 한정하도록 사용되도록 의도되지도 않는다.
몇몇 실시예들에 있어서, 본 개시내용은 반도체 재료의 층을 제 1 도너 구조로부터 제 2 구조로 이동시키기 위한 방법들을 포함한다. 이와 같은 방법들에 따라, 이온들이 주입된 이온들에 의해 규정되는 제 1 도너 구조 내에 대략 평면의 약화된 영역을 형성하기 위해 제 1 도너 구조에 주입될 수 있다. 대략 평면의 약화된 영역은 제 1 도너 구조의 나머지로부터 제 1 도너 구조의 반도체 재료의 층을 분리할 수 있다. 주입된 이온들의 농도 및 주입된 이온들의 원소 조성 중 적어도 하나는 대략 평면의 약화된 영역과 평행한 적어도 하나의 방향에서 대략 평면의 약화된 영역에 걸쳐 변하도록 형성될 수 있다. 제 1 도너 구조는 제 2 구조에 본딩될 수 있고, 제 1 도너 구조는 제 2 구조에 본딩된 반도체 재료의 층을 남기고 대략 평면의 약화된 영역을 따라 분열될 수 있다.
추가의 실시예들에 있어서, 본 개시내용은 반도체 장치들을 제조하는 방법들을 포함한다. 이와 같은 방법들에 따르면, 반도체 재료의 층은 제 1 도너 구조로부터 제 2 구조로 이동될 수 있다. 반도체 재료의 층을 이동시키는 것은 주입된 이온들에 의해 규정된 제 1 도너 구조 내에 대략 평면의 약화된 영역을 형성하기 위해 제 1 도너 구조에 이온들을 주입하는 것, 제 1 도너 구조를 제 2 구조에 본딩하는 것, 및 제 2 구조에 본딩된 반도체 재료의 층을 남기고, 대략 평면의 약화된 영역을 따라 제 1 도너 구조를 분열시키는 것을 포함할 수 있다. 제 1 도너 구조 내에 형성되는 대략 평면의 약화된 영역은 제 1 도너 구조의 나머지로부터 제 1 도너 구조의 반도체 재료의 층을 분리할 수 있다. 추가로, 대략 평면의 약화된 영역은 주입된 이온들의 농도 및 주입된 이온들의 원소 조성 중 적어도 하나가 대략 평면의 약화된 영역과 평행한 적어도 하나의 방향에서 대략 평면의 약화된 영역에 걸쳐 변하도록 형성될 수 있다. 복수의 능동 디바이스 구조들은 반도체 재료의 이동된 층 상에 제조될 수 있다.
또 다른 실시예들에 있어서, 본 개시내용은 본원에 개시된 것과 같은 방법들을 이용하여 제조되는 반도체 구조들을 포함한다. 예를 들어, 반도체 구조들은 내부에 대략 평면의 약화된 영역을 가지는 제 1 도너 구조를 포함할 수 있다. 대략 평면의 약화된 영역은 대략 평면의 약화된 영역을 따라 제 1 도너 구조 내에 주입된 이온들에 의해 규정될 수 있다. 대략 평면의 약화된 영역은 제 1 도너 구조의 나머지로부터 제 1 도너 구조의 반도체 재료의 층을 분리할 수 있다. 또한 주입된 이온들의 농도 및 주입된 이온들의 원소 조성 중 적어도 하나는 대략 평면의 약화된 영역과 평행한 적어도 하나의 방향에서 대략 평면의 약화된 영역에 걸쳐 변할 수 있다. 반도체 구조들은 제 1 도너 구조의 반도체 재료의 층에 본딩되는 제 2 구조를 더 포함할 수 있다.
명세서는 특히 본 발명의 실시예들로서 간주되는 것을 알려주고 명백하게 청구하는 청구항들에 의해 끝나지만, 본 개시내용의 실시예들의 이점들은 첨부 도면들과 함께 읽을 때 본 개시내용의 실시예들의 특정 예들의 설명으로부터 용이하게 알아낼 수 있다.
도 1a 내지 1f는 본 개시내용의 방법들의 몇몇 실시예들에 따른 제 1 도너 구조로부터 제 2 수용 구조로 반도체 재료의 층을 이동시키는 방법들 동안의 도너 및/또는 수용 구조들의 단순화된, 개략적으로 도시된 횡단면도들이고, 여기서 비균질 이온 주입 평면은 도너 구조 내에 형성되고;
도 2a 내지 2g는 본 개시내용의 방법들의 다른 실시예들에 따른 제 1 도너 구조로부터 제 2 수용 구조로 반도체 재료의 층을 이동시키는 방법들 동안의 도너 및/또는 수용 구조들의 단순화된, 개략적으로 도시된 횡단면도들이고, 여기서 이온들은 도너 구조에 형성되는 오목부들을 구비하는 도너 구조의 선택된 영역들을 통해 주입되고;
도 3a 및 3b는 본 개시내용의 방법들의 몇몇 실시예들에 따른 도너 구조의 처리를 도시하는 단순화된, 개략적으로 도시된 횡단면도들이고, 여기서 이온들은 도너 구조에 형성되는 오목부들에 유전 재료를 포함하는 도너 구조의 선택된 영역들을 통해 주입되고;
도 4a 및 4b는 본 개시내용의 방법들의 몇몇 실시예들에 따른 도너 구조의 처리를 도시하는 단순화된, 개략적으로 도시된 횡단면도들이고, 여기서 다수의 이온 주입 프로세스가 도너 구조 내에 비균질 이온 주입 평면을 형성하기 위해 사용되고;
도 5a 및 5b는 본 개시내용의 방법들의 다른 실시예들에 따른 도너 구조의 처리를 도시하는 단순화된, 개략적으로 도시된 횡단면도들이고, 여기서 다수의 이온 주입 프로세스가 도너 구조 내에 비균질 이온 주입 평면을 형성하기 위해 사용되고;
도 6a 및 6b는 본 개시내용의 방법들의 몇몇 실시예들에 따른 도너 구조의 처리를 도시하는 단순화된, 개략적으로 도시된 횡단면도들이고, 여기서 도너 구조는 반도체-온-절연체 타입 구조를 포함하고;
도 7a 및 7b는 본 개시내용의 방법들의 실시예들에 따른 도너 구조의 처리를 도시하는 단순화된, 개략적으로 도시된 횡단면도들이고, 여기서 도너 구조는 반도체-온-절연체 타입 구조를 포함하고 내부에 이온 감금 층을 가지며,
도 8a 내지 8e는 본 개시내용의 방법들의 실시예들에 따른 도너 구조의 처리를 도시하는 단순화된, 개략적으로 도시된 횡단면도들이고, 여기서 측벽 스페이서들은 이온들을 도너 구조에 오목부들을 통해 주입하기 전에 오목부들에 형성된다.
본원에 제공된 도해들은 임의의 특정 반도체 구조, 디바이스, 시스템, 또는 방법의 실제 모습들을 의미하지 않고 단지 본 개시내용의 실시예들을 기술하기 위해 이용되는 단지 이상적인 표현들이다.
본원에 사용되는 임의의 제목들은 이하의 청구항들에 의해 규정되는 본 발명의 실시예들 및 이들의 법적 등가물들의 범위를 제한하는 것으로 간주되지 않아야 한다. 임의의 특정 제목에 기술된 개념들은 일반적으로 전체 명세서를 통해 다른 섹션들에서 적용 가능하다.
인용 참증들 중 어느 것도, 본원에 어떻게 묘사되었는가와는 무관하게, 본원에 청구된 대상 발명에 관해 종래 기술로서 인정되지 않는다.
몇몇 실시예들에 따르면, 반도체 재료의 층과 같은 재료의 층을 제 1 도너 구조로부터 제 2 수용 구조로 이동시키는 방법은 주입된 이온들에 의해 규정되는 제 1 도너 구조 내에 대략 평면의 약화된 영역을 형성하기 위해 이온들을 제 1 도너 구조에 주입하는 것을 포함한다. 대략 평면의 약화된 영역은 제 1 도너 구조로부터 이동될 재료의 층을 제 1 도너 구조의 나머지로부터 분리한다. 대략 평면의 약화된 영역은 대략 평면의 약화된 영역과 평행한 적어도 하나의 방향에서 대략 평면의 약화된 영역에 걸쳐 비균질이다. 예를 들어, 주입된 이온들의 농도 및 주입된 이온들의 원소 조성 중 적어도 하나는 대략 평면의 약화된 영역과 평행한 적어도 하나의 방향에서 대략 평면의 약화된 영역에 걸쳐 변할 수 있다. 제 1 도너 구조는 제 2 수용 구조에 본딩될 수 있고, 그 후 제 1 도너 구조는 대략 평면의 약화된 영역을 따라 분열될 수 있고 제 2 수용 구조에 본딩되는 재료의 층을 남긴다. 이하, 이와 같은 방법들이 본원에 더 상세히 기술된다.
도 1은 도너 구조(100)의 단순화된, 개략적으로 도시된 횡단면도이다. 도너 구조(100)는 다량의 벌크 재료(102)를 포함하고, 이것은 예를 들어 실리콘, 게르마늄, III-V 반도체 재료(예컨대, GaN, GaAs, InN, AlN, InGaN 등)과 같은 반도체 재료, 또는 이와 같은 반도체 재료들의 복합물들을 포함할 수 있다. 재료(102)는 다결정성일 수 있고, 또는 단결정 재료를 포함할 수 있다. 도너 구조(100)는 대략 평면일 수 있고 제 1 주면(104A) 및 이 제 1 주면(104A)과 평행하게 지향되는 대향하는 제 2 주면(104B)을 가질 수 있다.
도 1a에 나타낸 것과 같이, 이온들(도 1a에 방향 화살표들로 나타냄)은 도너 구조(100)의 선택된 영역들을 통해서만 도너 구조(100)에 주입될 수 있다. 이온들은 예를 들어 수소 이온들, 헬륨 이온들, 및 불활성 가스 이온들 중 하나 이상을 포함할 수 있다. 이온들은 이온 주입 평면(106)을 따라 도너 구조(100)에 주입될 수 있다. 도 1a에 나타낸 것과 같이, 이온들은 제 1 주면(104A)에 실질적으로 수직인 방향에서 제 1 주면(104A)을 통해 도너 구조(100)에 주입될 수 있다.
이온들이 도너 구조(100)에 주입되는 깊이는 적어도 부분적으로 이온들이 도너 구조(100)에 주입되는 에너지의 함수이다. 일반적으로, 적은 에너지로 주입되는 이온들은 상대적으로 얕은 깊이들에 주입될 것이고, 반면 높은 에너지로 주입되는 이온들은 상대적으로 깊은 깊이들로 주입될 것이다. 이온들은 제 1 주면(104A)으로부터 도너 구조(100) 내에 원하는 깊이로 이온들을 주입하기 위해 선택된 미리 결정된 에너지로 도너 구조(100)에 주입될 수 있다. 적어도 일부 이온들은 원하는 주입 깊이와는 다른 깊이들에 주입될 수 있고, 제 1 주면(104A)으로부터 도너 구조(100)로의 깊이의 함수로서 도너 구조(100) 내의 이온들의 농도의 그래프는 이온 주입 평면(106)을 규정하는, 원하는 주입 깊이에서 최대치를 가지는 대략 종형상(bell-shaped)(대칭 또는 비대칭) 곡선을 나타낼 수 있다. 환언하면, 이온 주입 평면(106)은 도너 구조(100) 내의 최대 이온 농도의 평면과 정렬되는(예컨대 평면에 대해 중심에 놓이는) 도너 구조(100) 내에 층 또는 영역을 포함할 수 있다. 이온 주입 평면(106)은 이하에 더 상세히 논의되는 것과 같이, 도너 구조(100)가 클리빙(cleaving)될 수 있고 또는 그렇지 않으면, 후속 프로세스에서 분열될 수 있는 도너 구조(100) 내에 약화 영역을 규정한다. 예를 들어, 도 1b를 간단히 참조하면, 도너 구조 내의 이온들의 존재는 도너 구조(100)의 결정 격자 내에 결함들(108)을 생성할 수 있다.
도 1b에 도시된 이온 주입 평면(106)은 실질적으로 다수의 이온들이 도너 구조(100) 내에서 단일 깊이에 집중될 수 있는 단일 주입 평면을 포함할 수 있다. 환언하면, 실질적으로 다수의 주입된 이온들은 도너 구조(100) 내에서 단일 깊이에 집중된다. 이것은 이온들의 주입이 다수의 주입 평면들을 초래할 수 있는 구조들과 대조된다. 예를 들어, 도너 구조 내의 다수의 주입 평면들은 상이한 주입 에너지들에서의 다수의 주입 프로세스들을 통해 또는 비균질 도너 구조(즉, 불균일 주입 표면 토폴로지 및/또는 불균일 주입 재료 조성물)에 주입을 통해 생길 수 있다.
도너 구조(100)로부터 다른 수용 구조로 이동될 재료의 층(110)은 이온 주입 평면(106)의 일측면 위에 규정되고, 도너 구조(100)의 나머지(112)는 재료의 층(110)으로부터 이온 주입 평면(106)의 대향측 상에 배치된다.
도 1a를 다시 참조하면, 앞에서 언급한 것과 같이, 이온 주입 평면(106)에 따른 대략 평면의 약화된 영역은 이온 주입 평면(106)과 평행한 적어도 하나의 방향에서 약화된 영역에 걸쳐 비균질이다. 예를 들어, 주입된 이온들의 농도 및 주입된 이온들의 원소 조성 중 적어도 하나는 대략 평면의 약화된 영역에 걸쳐 변할 수 있다. 이와 같은 비균질 약화 영역을 형성하기 위해, 몇몇 실시예들에서, 이온들이 도너 구조(100)의 선택된 영역들만을 통해 주입될 수 있다. 예를 들어, 이온들은 패터닝된 마스크(118)의 구멍들(116)을 통해 도너 구조(100)에 주입될 수 있다. 패터닝된 마스크(118)는 도 1a에 나타낸 것과 같이, 도너 구조(100)의 주면(104A) 상에 형성될 수 있고, 또는 패터닝된 마스크(118)는 도너 구조(100)와는 별개로 형성될 수 있고, 단지 도너 구조(100)의 주면(104A) 위에(주면(104A) 위에 직접 또는 주면(104A) 위에서 수직으로 주면(104A)으로부터 이격되어) 배치된다.
이온들을 패터닝된 마스크(118)의 구멍들(116)을 통해 도너 구조(100)에 주입함으로써, 이온들은 재료의 층(110)의 제 1의 복수의 영역들(120)을 통해 그리고 재료의 층(110)의 제 2의 복수의 영역들(122)을 통해서만 주입된다. 제 1의 복수의 영역들(120) 및 제 2의 복수의 영역들(122)은 수직으로 지향되는 파선들에 의해 도 1a 및 1b에 묘사된다. 제 2의 복수의 영역들(122)을 통한 도너 구조(100)로의 이온 주입은 마스크(118) 재료에 의해 저지된다(예컨대, 불가능하게 된다). 앞에서 언급한 것과 같이, 재료의 층(110)은 재료의 층(110)이 이동될(transferred) 수 있는 수용 구조 상에 활성 반도체 디바이스 구조들(예컨대, 트랜지스터들, 커패시터들, 전기 전도성 패스웨이들(electrically conductive pathways) 등)을 제조하는데 궁극적으로 사용될 반도체 재료를 포함할 수 있다. 본 개시내용의 몇몇 실시예들에 따르면, 구멍들(116)은 구멍들이 재료의 층(110)의 불활성 영역들일 것 위에 배치되고 불활성 영역들과 수직으로 정렬되도록 그리고 재료의 층(110)의 활성 영역들이 마스크(118) 재료의 이온들로부터 차폐(shiled)되도록 패터닝된 마스크(118)에 선택적으로 형성될 수 있다. 환언하면, 재료의 층(110)의 제 1의 복수의 영역들(120)은 재료의 층(110)의 불활성 영역들을 포함할 수 있고, 제 2의 복수의 영역들(122)은 재료의 층(110)의 활성 영역들을 포함할 수 있다.
본원에 사용된 것과 같이, 도너 구조로부터 수용 구조로 이동될 재료의 층과 관련하여 사용될 때, 용어 "불활성 영역(inactive region)"은 내부에 어떠한 능동 소자 구조를 포함하지 않는 완전히 제조된 디바이스 내 재료의 층 내에 수동 영역을 궁극적으로 포함하는 영역을 의미하고 포함한다. 본원에 사용된 것과 같이, 도너 구조로부터 수용 구조로 이동될 재료의 층과 관련하여 사용될 때 용어 "활성 영역(active region)"은 내부에 하나 이상의 능동 소자 구조들, 예컨대 트랜지스터, 커패시터, 및 전기 전도성 패스웨이 중 하나 이상을 구비하는 완전히 제조된 디바이스의 재료의 층(110) 내에 활성 영역을 궁극적으로 포함하는 영역을 의미하고 포함한다.
위에 기술한 것과 같이, 이온들은 재료의 층(110)의 활성 영역들(제 2의 복수의 영역들(122))을 통해 임의의 실질적인 양으로 이온들을 주입하지 않고 재료의 층(110)의 불활성 영역들(제 1의 복수의 영역들(120))을 통해 주입될 수 있다. 따라서, 이온 주입 평면(106)에 의해 규정된 대략 평면의 약화된 영역은 이온들의 상대적으로 높은 농도가 제 1의 복수의 영역들(120)에 인접한 대략 약화된 영역 내에 존재하는 이온들의 농도(적어도 실질적으로 0(zero)일 수 있음)에 대해 제 1의 복수의 영역들(120)에 인접한 대략 약화된 영역 내에 존재한다는 사실에 의해 대략 평면의 약화된 영역과 평행한 적어도 하나의 방향에서 대략 평면의 약화된 영역에 걸쳐 비균질이다. 따라서, 본 개시내용의 실시예들은 이온 주입 프로세스에 의해 야기될 수 있는 활성 영역들(즉, 제 2의 복수의 영역들(122))에 대한 손상을 감소시키는데 사용될 수 있다.
도 1c를 참조하면, 도너 구조(100)의 제 1 주면(104A)(이동될 재료의 층(110)의 표면을 포함)은 수용 구조(130)에 본딩될 수 있다. 몇몇 실시예들에 있어서, 도너 구조(100)는 위에서 논의된 것과 같이 도너 구조(100)에 이온들을 주입한 후 수용 구조(130)에 본딩될 수 있다. 다른 실시예들에 있어서, 이온들은 수용 구조(120)에 도너 구조(100)의 제 1 주면(104A)을 본딩한 후 도너 구조(100)의 대향하는 주면(104B)을 통해 도너 구조(100)에 주입될 수 있다. 수용 구조(120)에 도너 구조(100)의 제 1 주면(104A)을 본딩한 후 주입 프로세스를 수행하는 것은 상대적으로 더 어려울 수 있는데, 그 이유는 더 높은 에너지들이 원하는 깊이에 이온들을 주입하기 위해 필요할 수 있기 때문이다.
몇몇 실시예들에 있어서, 도너 구조(100)는 직접 본딩 프로세스를 이용하여 수용 구조(130)에 직접 본딩될 수 있다. 소위 "직접 본딩 방법들(direct bonding methods)"은 직접 고체 대 고체 화학적 결합(direct solid-to-solid chemical bond)이 2개의 구조들 사이에서 이들 사이에 중간 본딩 재료를 이용하지 않고 이들을 함께 본딩하기 위해 확립되는 방법들이다. 직접 금속 대 금속 본딩 방법들 및 직접 산화물 대 산화물 본딩 방법들이 제 2 구조에서, 각각 금속 또는 산화물 재료에 제 1 구조의 표면에 금속 또는 산화물 재료를 본딩하기 위해 전개되었다. 이와 같은 방법들은 예를 들어 피. 가로우(P. Garrou) 등의 "The Handbook of 3D Integration"(Wiley-VCH(2008) Volume 1, Chapter 11)에 논의되어 있다.
따라서, 만약 도너 구조(100)의 벌크 재료(102) 및/또는 그것의 본딩면에서의 수용 구조(130)의 재료가 이와 같은 직접 본딩 프로세스를 위한 적절한 재료를 포함하지 않으면, 적절한 본딩 재료가 도너 구조(100) 및/또는 수용 구조(130)의 본딩면들에 제공될 수 있다. 예를 들어, 도 1c는 도너 구조(100)의 본딩면(제 1 주면(104A))에서의 본딩 재료(124) 및 수용 구조(130)의 본딩면에서의 본딩 재료(132)를 도시한다.
본딩 재료(124) 및 본딩 재료(132)는 유사한 조성물들을 가질 수 있고, 예를 들어, 금속 재료(예컨대, 구리, 알루미늄, 티타늄, 텅스텐, 니켈 등, 또는 이와 같은 금속들의 합금), 산화물 재료(예컨대, 실리콘 산화물), 또는 반도체 재료(예컨대, 실리콘, 게르마늄, 화합물 반도체 재료 등)를 포함할 수 있다.
본딩 재료(124) 및 본딩 재료(132)의 본딩면들은 표면 불순물들 및 표면 화합물들(예컨대, 자연발생 산화물들)을 제거하기 위해 세정될 수 있다. 게다가, 본딩면들의 표면 거칠기는 원자 스케일(atomic scale)에서 본딩면들 간의 긴밀 접촉(intimate contact) 면적을 증가시키기 위해 감소될 수 있다. 본딩면들 간의 긴밀 접촉 면적은 일반적으로 소성 변형을 초래하기 위해 본딩면들 사이에 압력을 가하거나, 또는 본딩면들을 폴리싱하고 이와 같은 소성 변형을 획득하기 위해 압력을 가하여 그리고 원자 스케일에 가까운 값까지 표면 거칠기를 감소시키기 위해 본딩면들을 폴리싱하여 성취된다.
본딩면들을 준비한 후, 이들은 서로 긴밀 접촉을 일으킬 수 있다. 본딩면들 간의 인력들은 이때 분자 접착(본딩될 2개의 면들의 원자들 및/또는 분자들 간의 전자적 상호 작용의 전체 인력들(반데르 발스 힘들)에 의해 유도되는 본딩)을 일으킬 수 있을 만큼 충분히 높다. 공구(tool) 예컨대 스타일러스(stylus)는 이후 도너 구조(100) 및 수용 구조(130)의 본딩면들 사이의 계면을 가로지르는 접합파(bonding wave)의 전파를 개시시키기 위해 도너 구조(100)의 노출된 주면(104B)(및/또는 수용 구조(130)의 노출된 주면)에 가압될 수 있다. 공구가 적용되는 지점은 예를 들어 도너 구조(100) 및/또는 수용 구조(130)의 주변 에지의 중심 또는 근처에 위치될 수 있다. 이와 같은 방법들은 예를 들어 캐스텍스(Castex) 등의 이름으로 2011년 2월 24일에 공개된 미국 특허 출원 공개 제 US 2011/0045611 Al호에 개시되어 있다.
선택적으로, 도너 구조(100) 및/또는 수용 구조(130)는 본딩 프로세스를 보조하기 위해 본딩 프로세스 동안 가열될 수 있다.
수용 구조(130)는 다이(die) 또는 웨이퍼를 포함할 수 있고, 몇몇 실시예들에 있어서는, 사전에 제조된 능동 소자 구조들(134)을 구비할 수 있다. 도 1c에 개략적으로 도시된 능동 소자 구조들(134)은, 비록 능동 소자 구조들(134)이 다른 유형들의 능동 소자 구조들 예컨대 커패시터들, 전기 전도성 라인들, 트레이스들, 및/또는 비어들(vias) 등을 포함할 수 있고 능동 소자 구조들(134)이 과잉의 열 에너지를 받을 때 악영향을 받을 수 있는 재료들 또는 구조들을 포함할 수 있지만, 트랜지스터들을 나타낸다. 따라서, 몇몇 실시예들에 있어서, 본딩 프로세스는 약 400℃ 이하, 약 200℃ 이하의 온도들에서, 또는 심지어 대략 실온에서 행해질 수 있다.
도너 구조(100)를 수용 구조(130)에 본딩한 후, 도너 구조(100)는 수용 구조(130), 본딩 재료(124)로 수용 구조(130)에 본딩되는 재료의 층(110) 및 이들 사이의 본딩 재료(132)를 구비하는, 도 1d에 나타낸 구조를 형성하기 위해, 이온 주입 평면(106)을 따라 클리빙되거나 그렇지 않으면 분열될 수 있다. 예를 들어, 도너 구조(100)(및, 선택적으로, 수용 구조(130))는 도너 구조(100)를 이온 주입 평면(106)을 따라 클리빙하거나 그렇지 않으면 분열시키기 위해 가열될 수 있다. 몇몇 실시예들에 있어서, 도너 구조(100) 및 수용 구조(130)의 온도는 분열 프로세스 동안 약 500℃ 이하로, 약 400℃ 이하로, 또는 심지어 약 350℃로 유지될 수 있다. 분열 프로세스 동안 온도를 제한하는 것이 예를 들어 수용 구조(130) 상에 이전에 형성된 능동 소자 구조들에 대한 손상을 방지하기 위해 바람직할 수 있다. 그러나, 다른 실시예들에 있어서, 클리빙 프로세스는 더 높은 온도들에서 수행될 수 있다. 선택적으로, 기계력들이 이온 주입 평면(106)을 따라 도너 구조(100)의 클리빙 또는 다른 분열을 일으키거나 돕기 위해 도너 구조(100)에 가해질 수 있다.
분열 프로세스 후, 재료의 층(110)은 수용 구조(130)에 본딩된 채로 있고, 도너 구조(100)의 나머지는 바람직할 경우 추가의 재료 층들을 수용 구조들로 이동시키기 위해 재사용될 수 있다.
분열 프로세스 후, 재료의 층(110)의 노출되고 분열된 표면(111)은 이동된 재료의 층(110)의 결정 격자에 결함들 및 불순물을 포함할 수 있다. 게다가, 앞에서 기술된 것과 같이 주입된 이온들로부터 생기는 결함들(108)은 이온들이 주입된 재료의 층(110)의 제 1의 복수의 영역들(120)(도 1b)에 인접한 분열된 표면(111)에 존재할 수 있다. 따라서, 재료의 층(110)의 분열된 표면(111)은 불순물들(예컨대, 주입된 이온들)을 제거하고 분열된 표면(111)에 근접한 재료의 층(110) 내의 결정 격자의 품질을 향상시키기 위해 처리될 수 있다. 예를 들어, 분열된 표면(111)은 도 1e에 나타낸 구조를 형성하기 위해 화학적 에칭 프로세스, 기계적 폴리싱 프로세스, 및 화학-기계적 폴리싱(chemical-mechanical polishing: CMP) 프로세스 중 하나 이상을 받을 수 있다. 도 1e의 구조는 실질적으로 도 1d의 구조와 유사하지만, 표면(111)은 도 1d의 것에 비해 표면(111)의 향상된 품질을 나타내기 위해 결함들(108)이 없는 것으로서 도시되어 있다.
표면(111) 근처의 재료의 층(110)의 품질을 향상시키기 위해 사용되는 처리 프로세스는 재료의 층(110)에 불순물들이 완벽하게 없거나 완벽한 결정 품질을 제공할 수 있다. 그러나, 품질은 불활성 영역들을 포함할 수 있는 제 1의 복수의 영역들(120)에 비해 제 2의 복수의 영역들(122)(활성 영역들을 포함할 수 있음)에서 더 높을 수 있는데, 그 이유는 제 2의 복수의 영역들(122)을 통해 이온들을 주입하지 않고 제 1의 복수의 영역들(120)을 통해 이온들이 주입되기 때문이다.
도 1f를 참조하여, 능동 소자 구조들(140)이 이동된 재료의 층(110)에 및/또는 상에 제조될 수 있다. 도 1c에 개략적으로 도시된 능동 소자 구조들(140)은 비록 능동 소자 구조들(140)이 커패시터들, 전기 전도성 라인들, 트레이스들, 및/또는 비어들 등과 같은 다른 유형들의 능동 소자 구조들을 포함할 수 있지만 트랜지스터들을 나타낸다. 게다가, 능동 소자 구조들(140)은 CMOS 타입 트랜지스터들, 종형 트랜지스터들, 다이오드(예컨대, PN 접합), 교차점(cross-point) 메모리 디바이스(예컨대, 위상 변경 메모리 또는 다른 유형의 저항 메모리 디바이스)의 컴포넌트 등 중 어느 하나를 포함할 수 있다. 선택적으로, 능동 소자 구조들(140)은 도 1f에 도시된 것과 같이, 불활성의 제 1의 복수의 영역들(120) 상에 중요한 양의 능동 소자 구조들(140)을 제조하지 않고 활성의 제 2의 복수의 영역들(122)에 및/또는 상에 제조될 수 있다. 향상된 품질의 재료의 층(110)의 표면(111) 상 및/또는 표면(111)에 제조된 결과로서, 능동 소자 구조들(140)의 성능의 신뢰성이 향상될 수 있다.
후속 처리가 하나 이상의 반도체 장치들의 제조를 완료하기 위해 알려진 방법들에 따라 계속될 수 있다. 이와 같은 반도체 장치들은 예를 들어, 전기 신호 처리기 디바이스, 메모리 디바이스, 광 능동반응 소자(예컨대, 방사선 방출 디바이스(예컨대 레이저, 발광 다이오드 등) 또는 방사선 수신 디바이스(예컨대 광검출기, 태양 전지 등)), 미소기계(micromechanical) 디바이스 등을 포함할 수 있다.
능동 소자 구조들(140) 중 하나 이상은 수직으로 연장하는 전도성 비어들, 전도성 패드들, 및 횡방향으로 연장하는 전도성 라인들 중 하나 이상을 이용하여 능동 소자 구조들 사이에 전기 접촉을 확립하여 수용 구조(130)의 능동 소자 구조들(134) 중 하나 이상과 동작 가능하게 결합될 수 있다.
도 2a 내지 2g는 본 개시내용의 방법들의 추가의 실시예들을 도시한다. 도 2a는 도 1a와 유사하고 패터닝된 마스크(168)의 구멍들(166)을 통해 이온들을 주입하여 재료의 층(160)의 제 2의 복수의 영역들(172)을 통해 이온들을 주입하지 않고 이동될 재료의 층(160)의 제 1의 복수의 영역들(170)을 통해 도너 구조(150)에 선택적으로 주입되는 이온들을 도시한다. 그러나, 비균질의 대략 약화된 영역을 형성하기 위해 이온 주입 평면(156)을 따라 이온들을 주입하기 전에, 도 2a에 나타낸 것과 같이, 복수의 오목부들(164)이 제 1의 복수의 영역들(170)에서 도너 구조(150)의 제 1 주면(154A)에 형성될 수 있다.
오목부들(164)은 예를 들어 마스킹 및 에칭 프로세스를 이용하여 도너 구조(150)에 형성될 수 있다. 몇몇 실시예들에 있어서, 이온 주입 프로세스 동안 사용된 동일한 마스크(168)가 오목부들(164)을 형성하기 위해 에칭 마스크로서 먼저 사용될 수 있다. 예를 들어, 패터닝된 마스크(168)는 도너 구조의 표면(154A) 위에 산화물 재료, 질화물 재료, 또는 산질화물 재료를 증착하여 형성될 수 있다. 이후 포토리소그라피 프로세스가 마스크(168)를 통해 구멍들(166)을 형성하기 위해 사용될 수 있다. 예를 들어, 패터닝된 포토마스크는 마스크(168)를 형성하기 위해 사용되는 재료 위에 증착될 수 있고, 에칭 프로세스는 패터닝된 포토마스크를 이용하여 마스크(168)에 구멍들(166)을 에칭하기 위해 사용될 수 있고, 그 후 포토마스크가 제거될 수 있다. 패터닝된 마스크(168)는 이후 도너 구조(150)에 오목부들(164)을 형성하기 위해 사용될 수 있고, 그 후 이온들이 이온들로부터 재료의 층(160)의 제 2의 복수의 영역들(172)을 차폐하기 위해 마스크(168)를 이용하여 재료의 층(160)의 제 1의 복수의 영역들(170) 및 오목부들(164)을 통해 주입될 수 있다.
구멍들(164)을 통해 이온들을 주입함으로써, 주면(154A)으로부터 도너 구조(156) 내로의 이온 주입 평면(156)의 깊이는 증가될 수 있다. 예를 들어, 몇몇 실시예들에 있어서, 이온 주입 평면(156)은 이온들이 주입되는 도너 구조(150)의 주면(154A)으로부터 대략 1.5㎛ 이상 위치될 수 있다. 주면(154A)으로부터 더 멀리 도너 구조(150) 내로 이온들을 주입하는 것은 수용 구조로의 상대적으로 더 두꺼운 재료의 층(160)의 이동을 가능하게 한다.
도 2b는 마스크(168)를 제거한 후의 구조를 도시하고, 이온 주입 프로세스에 기인하는 제 1의 복수의 영역들(170)에 인접한 도너 구조(150) 내의 결함들(158)을 도시한다. 이전에 기재된 것과 같이, 도 2a에 도시된 이온 주입 평면(156)은 실질적으로 다수의 이온들이 도너 구조(150) 내에서 단일 평면을 따라 위치되는 단일 주입 평면을 포함할 수 있다. 환언하면, 실질적으로 다수의 주입된 이온들은 도너 구조(150) 내에서 단일 깊이에 집중된다.
도 2c를 참조하면, 오목부들(164)은 유전 재료(165)로 충전될 수 있다. 예를 들어, 유전 재료는 도 2b의 구조 위에 블랭킷 증착(blanket deposited)될 수 있고, 그 후 화학-기계적 폴리싱(CMP) 프로세스는 오목부(164) 밖의 도너 구조(150)의 주면(154A) 위에서 과잉의 유전 재료를 제거하기 위해 사용될 수 있다.
도 2d에 나타낸 것과 같이, 도너 구조(150)는 도 1c를 참조하여 앞에서 기술된 것과 같은 방식으로 수용 구조(180)에 본딩될 수 있다. 수용 구조(180)는 몇몇 실시예들에서는 능동 소자 구조들(184)을 구비할 수 있다. 게다가, 앞에서 논의된 것과 같이, 본딩 재료(174)는 도너 구조(150)의 본딩면(제 1 주면(154A))에 제공될 수 있고, 본딩 재료(182)는 수용 구조(180)의 본딩면에 제공될 수 있다. 본딩 재료(174) 및 본딩 재료(182)는 유사한 조성물들을 가질 수 있고, 예를 들어, 금속 재료(예컨대, 구리 또는 구리 합금) 또는 산화물 재료(예컨대, 실리콘 산화물)를 포함할 수 있다. 직접 금속 대 금속 또는 산화물 대 산화물 본드(bond)가 도 1c를 참조하여 앞에서 기술된 것과 같이 본딩 재료(174)와 본딩 재료(182) 사이의 접촉면들(abutting surfaces) 사이에 확립될 수 있다.
수용 구조(180)에 도너 구조(150)를 본딩한 후, 도너 구조(150)는 수용 구조(180)에 본딩될 재료의 층(160) 및 수용 구조(180)를 구비하는, 도 2e에 나타낸 구조를 형성하기 위해 이온 주입 평면(156)을 따라 클리빙되거나 그렇지 않으면 분열될 수 있다. 도너 구조(150)는 도 1d를 참조하여 앞에서 기술된 것과 같이 이온 주입 평면(156)을 따라 분열될 수 있다. 분열 프로세스 후, 재료의 층(160)의 노출되고 분열된 표면(161)은 이동된 재료의 층(160)의 결정 격자에 결함들 및 불순물들을 포함할 수 있다. 게다가, 앞에서 기술한 것과 같이, 주입된 이온들에 기인하는 결함들(158)은 이온들이 주입된 재료의 층(160)의 제 1의 복수의 영역들(170)(도 2b)에 인접한 분열된 표면(161)에 제공될 수 있다. 따라서, 재료의 층(160)의 분열된 표면(161)은 불순물들(예컨대, 주입된 이온들)을 제거하고 분열된 표면(161)에 인접한 재료의 층(160) 내에서 결정 격자의 품질을 향상시키기 위해 처리될 수 있다. 예를 들어, 분열된 표면(161)은 도 2f에 나타낸 구조를 형성하기 위해 화학적 에칭 프로세스, 기계적 폴리싱 프로세스, 및 화학-기계적 폴리싱(CMP) 프로세스 중 하나 이상을 받을 수 있다. 선택적으로, 유전 재료(156)는 에치-정지 재료(etch-stop material)로서 사용될 수 있다. 환언하면, 재료는 많은 유전 재료(156)가 노출될 때까지 화학적 에칭 프로세스, 기계적 폴리싱 프로세스, 및 화학-기계적 폴리싱(CMP) 프로세스 중 하나 이상을 이용하여 분열된 표면(161)으로부터 제거될 수 있다. 따라서, 이동된 재료의 층(160)의 불활성의 제 1의 복수의 영역들(170)(도 2b)은 몇몇 실시예들에서 적어도 실질적으로 제거될 수 있다. 이동된 재료의 층(160)의 불활성의 제 1의 복수의 영역들(170)(도 2b)의 부분들은 다른 실시예들에서는 잔존할 수 있다. 도 2f의 구조는 도 2e의 것과 유사하지만, 결함들(158)(도 2e)을 사전에 포함한 표면(161)의 영역들은 제거되었다.
도 2g를 참조하여, 능동 소자 구조들(190)이 이동된 재료의 층(160)에 및/또는 상에 제조될 수 있다. 도 2g에 개략적으로 도시된 능동 소자 구조들(190)은, 비록 능동 소자 구조들(190)이 다른 유형들의 능동 소자 구조들 예컨대 커패시터들, 전기 전도성 라인들, 트레이스들, 및/또는 비어들 등을 포함할 수 있지만, 트랜지스터들을 나타낸다. 게다가, 능동 소자 구조들(190)은 CMOS 타입 트랜지스터들, 종형 트랜지스터들, 다이오드(예컨대, PN 접합), 교차점 메모리 디바이스(예컨대, 위상 변경 메모리 또는 다른 유형의 저항 메모리 디바이스)의 컴포넌트 등 중 어느 하나를 포함할 수 있다. 선택적으로, 능동 소자 구조들(190)은 도 2g에 나타낸 것과 같이, 불활성의 제 1의 복수의 영역들(170) 상에 중요한 양으로 능동 소자 구조들(190)을 제조하지 않고 활성의 제 2의 복수의 영역들(172)에 및/또는 상에 제조될 수 있다. 향상된 품질의 재료의 층(160)의 표면(161) 상 및/또는 표면(161)에 제조되는 결과로서, 능동 소자 구조들(190)의 성능의 신뢰성이 향상될 수 있다.
후속 처리가 앞에서 기술된 것과 같이, 하나 이상의 반도체 장치들의 제조를 완료하기 위해 알려진 방법들에 따라 계속될 수 있다.
추가의 실시예들에 있어서, 도 2a 내지 2g를 참조하여 위에서 기술한 것과 같은 방법들이 수행될 수 있고, 여기서 이온 주입 프로세스는 도너 구조에 오목부들을 형성한 후 수행되지만, 유전 재료로 오목부들을 충전한 후 수행된다. 예를 들어, 도 3a는 도 2a에 나타낸 도너 구조(150)와 같은 도너 구조(200)를 도시한다. 도너 구조(200)는 벌크 재료(202)를 포함하고, 제 1 주면(204A) 및 대향하는 제 2 주면(204B)을 가진다. 도너 구조(150)에 관련하여 기술된 것과 같이, 복수의 오목부들(212)이 도너 구조(200)의 제 1 주면(204A)에 형성될 수 있다.
오목부들(212)은 예를 들어 마스킹 및 에칭 프로세스를 이용하여 도너 구조(200)에 형성될 수 있다. 예를 들어, 패터닝된 마스크(216)가 도너 구조(200)의 표면(204A) 위에 산화물 재료, 질화물 재료, 또는 산질화물 재료를 증착하여 형성될 수 있다. 이후 포토리소그라피 프로세스가 마스크(216)를 통해 구멍들(218)을 형성하기 위해 사용될 수 있다. 예를 들어, 패터닝된 포토마스크가 마스크(216)를 형성하기 위해 사용되는 재료 위에 증착될 수 있고, 에칭 프로세스가 패터닝된 포토마스크를 이용하여 마스크(216)에 구멍들(218)을 에칭하기 위해 사용될 수 있고, 그 후 포토마스크는 제거될 수 있다. 이후 패터닝된 마스크(216)는 도너 구조(200)에 오목부들(212)을 형성하기 위해 사용될 수 있다.
도 3b를 참조하여. 유전 재료(214)가 도 2c의 유전 재료(165)와 관련하여 앞에서 기술된 것과 같이, 오목부들(212)에 제공될 수 있다. 유전 재료(214)는 도너 구조(200)에 이온들을 주입하기 전에 오목부들(212)에 제공될 수 있다. 이온들은 오목부들(212)을 통해, 오목부들(212) 내의 유전 재료(214)를 통해, 도너 구조(200) 내에 대략 평면의 약화 영역을 규정하기 위해 대략 이온 주입 평면(206)을 따라 도너 구조(200)에 주입될 수 있다. 앞에 기재한 것과 같이, 도 3b에 도시된 이온 주입 평면(206)은 실질적으로 다수의 이온들이 도너 구조(200) 내에서 단일 평면을 따라 위치되는 단일 주입 평면을 포함할 수 있다. 환언하면, 실질적으로 다수의 주입된 이온들은 도너 구조(200) 내에서 단일 깊이에 집중된다. 도너 구조(200)로부터 이동될 재료(210)의 층은 이온 주입 평면(206)과 제 1 주면(204A) 사이에 규정될 수 있다.
앞에 기술된 것과 같이, 이온들은 도너 구조(200)의 제 2의 복수의 영역들(222)에 이온들을 주입하지 않고 도너 구조(200)의 제 1의 복수의 영역들(220)에 주입될 수 있다. 결함들(208)은 제 1의 복수의 영역들(220)의 이온 주입 평면(206)을 따라 도시된다. 몇몇 실시예들에 있어서, 제 1의 복수의 영역들(220)은 도너 구조(200)의 불활성 영역들을 포함할 수 있고, 제 2의 복수의 영역들(222)은 도너 구조(200)에 활성 영역들을 포함할 수 있다. 비록 마스크(216)가 도 3b에는 도시되어 있지 않지만, 몇몇 실시예들에서는, 오목부들(212)을 형성하기 위해 사용되는 동일한 마스크(216)가 이온 주입 평면(206)을 따라 비균질 약화된 영역을 형성하기 위해 이온 주입 프로세스 동안 사용될 수 있다. 다른 실시예들에 있어서는, 상이한 마스크가 사용될 수 있다.
위에 기술한 것과 같이 이온들을 주입한 후, 재료의 층(210)은 도 2d 내지 2g를 참조하여 본원에 앞에서 기술된 것과 같은 방법들을 이용하여 수용 구조로 이동될 수 있다.
앞에 기술된 실시예들에서, 이온 주입 평면을 따르는 도너 구조 내의 대략 평면의 약화된 영역은 이동될 재료의 층의 제 2의 복수의 영역들을 통해 이온들을 주입하지 않고 이동될 재료의 층의 제 1의 복수의 영역들을 통해 이온들을 주입하여 비균질로 만들어진다. 다른 방법들이 본 개시내용의 실시예들에 따라 비균질 약화된 영역을 형성하기 위해 사용될 수 있다. 추가의 실시예들에 있어서, 이온들은 제 1의 복수의 영역들 및 이동될 재료의 층의 제 2의 복수의 영역들 모두를 통해 주입될 수 있지만, 이들 영역들 내에서의 이온들의 농도, 이온들의 원소 조성 또는 이들 모두는 제 1의 복수의 영역들과, 이동될 재료의 층의 제 2의 복수의 영역들 사이에서 다르게 될 수 있다. 이들 추가의 실시예들에 있어서, 제 1의 복수의 영역들 및 제 2의 복수의 영역들 모두를 통해 주입되는 이온들은 실질적으로 다수의 이온들이 주입된 도너 구조 내에 위치되는 단일 주입 평면을 형성할 수 있다.
예를 들어, 도 4a는 제 1 이온 주입 프로세스에서 이온 주입 평면(256)을 따라 도너 구조(250)에 주입되는 복수의 이온들을 도시한다. 앞에 기술된 것과 같이, 도너 구조(250)는 벌크 재료(252)를 포함할 수 있고 제 1 주면(254A) 및 대향하는 제 2 주면(254B)을 가진다. 이온들이 도너 구조(250)에 균질하게 주입될 수 있어, 제 1의 복수의 결함들(258)이 제 1의 복수의 영역들(270) 및 제 2의 복수의 영역들(272) 모두에서 이온 주입 평면(256)에 걸쳐 대략 균질 방식으로 형성된다.
도 4b를 참조하여, 제 1 이온 주입 프로세스 후, 제 2 이온 주입 프로세스가 제 2의 복수의 영역들(272)을 통해 추가 이온들을 주입하지 않고 제 1의 복수의 영역들(270)을 통해 추가 이온들을 주입하기 위해 사용될 수 있다. 이온들은 본원에서 앞에 기술된 것과 같이, 패터닝된 마스크(266)의 구멍들(268)을 통해 도너 구조(250)에 주입될 수 있다. 제 2 이온 주입 프로세스의 이온들은 동일한 원소 조성 또는 제 1 이온 주입 프로세스의 이온들에 대해 상이한 원소 조성일 수 있다. 그 결과, 추가의 결함들(259)이 제 2의 복수의 영역들(272)에 추가의 결함들(259)을 형성하지 않고 제 1의 복수의 영역들(270)에서 이온 주입 평면(256)을 따라 형성된다.
도 4b에 나타낸 것과 같이, 복수의 오목부들(264)은 예를 들어 앞에 기술된 것과 같은 마스킹 및 에칭 프로세스를 이용하여 도너 구조(250)의 제 1 주면(254A)에 선택적으로 형성될 수 있다. 이온들은 도 2a를 참조하여 앞에서 기술된 것과 같은 방식으로 오목부들(264)을 통해 제 1의 복수의 영역들(270)(도 4b에 나타낸 것과 같이)에 주입될 수 있다. 다른 실시예들에 있어서, 유전 재료는 제 2 이온 주입 프로세스 이전에 오목부들(264) 내에 제공될 수 있고, 이온들은 도 3b를 참조하여 앞에서 기술된 것과 같은 방식으로 오목부들(264) 내에 유전 재료를 통해 주입될 수 있다.
제 2 이온 주입 프로세스 후, 추가의 처리가 도 2c 내지 2g를 참조하여 본원에서 앞에 기술된 것과 같은 방법들을 이용하여 수용 구조로 재료(260)의 층을 이동시키기 위해 행해질 수 있다.
또 다른 실시예들에 있어서, 제 1 이온 주입 프로세스는 제 2 이온 주입 프로세스와 같은 선택적, 비균질 이온 주입 프로세스를 포함할 수 있다. 예를 들어, 도 5a는 제 1 이온 주입 프로세스에서 이온 주입 평면(306)을 따라 도너 구조(300)에 주입되는 복수의 이온들을 도시한다. 앞에 기술된 것과 같이, 도너 구조(300)는 벌크 재료(302)를 포함할 수 있고, 제 1 주면(304A) 및 대향하는 제 2 주면(304B)을 가질 수 있다. 이온들이 도너 구조(300)에 균질로 주입될 수 있어, 제 1의 복수의 결함들(308)이 제 1의 복수의 영역들(320)(불활성 영역들을 포함할 수 있음)에 이온들을 주입하지 않고 제 2의 복수의 영역들(322)(활성 영역들을 포함할 수 있음)에 형성된다. 비록 도 5a에는 도시되어 있지 않지만, 이온들은 본원에서 앞에 기술된 것과 같이 패터닝된 마스크의 구멍들을 통해 도너 구조(300) 내의 제 2의 복수의 영역들(322)에 주입될 수 있다.
도 5b를 참조하면, 제 1의 선택적 비균질 이온 주입 프로세스 후, 제 2의 선택적 비균질 이온 주입 프로세스가 제 2의 복수의 영역들(322)을 통해 추가 이온들을 주입하지 않고 제 1의 복수의 영역들(320)을 통해 추가 이온들을 주입하기 위해 이용될 수 있다. 본원에서 앞에 기술된 것과 같이 이온들은 패터닝된 마스크(316)의 구멍들(318)을 통해 도너 구조(300)에 주입될 수 있다. 제 2 이온 주입 프로세스의 이온들은 제 1 이온 주입 프로세스의 이온들에 대해 동일한 원소 조성 또는 상이한 원소 조성으로 될 수 있다. 그 결과, 추가의 결함들(309)이 제 2의 복수의 영역들(322)에 이와 같은 추가의 결함들을 형성하지 않고 제 1의 복수의 영역들(320)에 이온 주입 평면(306)을 따라 형성된다. 제 2의 복수의 결함들(309)이 제 1의 복수의 결함들(308)에 대해 더 광범위하고(extensive) 및/또는 중요하게 될 수 있어, 이온 주입 평면(306)을 따라 규정된 약화된 영역은 제 2의 복수의 영역들(322)에서보다 제 1의 복수의 영역들(320)에서 상대적으로 더 약하다(더 분열하기 쉽다).
도 5b에 나타낸 것과 같이, 복수의 오목부들(312)은 예를 들어 앞에 기술된 것과 같은 마스킹 및 에칭 프로세스를 이용하여 도너 구조(300)의 제 1 주면(304A)에 선택적으로 형성될 수 있다. 이온들은 도 2a를 참조하여 앞에서 기술된 것과 같은 방식으로 제 1의 복수의 영역들(320)(도 5b에 나타낸 것과 같음)에 오목부들(312)을 통해 주입될 수 있다. 다른 실시예들에 있어서, 유전 재료는 제 2 이온 주입 프로세스 전에 오목부들(312) 내에 제공될 수 있고, 이온들은 도 3b를 참조하여 앞에서 기술된 것과 같은 방식으로 오목부들(312) 내의 유전 재료를 통해 주입될 수 있다. 도 5b에 도시된 것과 같이, 제 1의 선택적 비균질 이온 주입 프로세스 및 제 2의 비균질 이온 주입 프로세스는 도너 구조(300) 내의 단일 주입 평면(309)에 이온들이 집중되게 할 수 있다. 환언하면, 제 1의 선택적 비균질 이온 주입 및 제 2의 비균질 이온 주입은 도너 구조(300)와 실질적으로 같은 깊이까지 주입될 수 있다.
제 2 이온 주입 프로세스 후, 추가의 처리가 도 2c 내지 2g를 참조하여 본원에서 앞에서 기술된 것과 같은 방법들을 이용하여 재료의 층(310)을 수용 구조로 이동시키기 위해 행해질 수 있다.
본원에서 앞에서 기술된 방법들 중 어느 하나에서, 도너 구조들은 반도체 온 절연체(SeOI) 타입 기판(예컨대, 실리콘 온 절연체(SOI) 타입 기판)을 선택적으로 포함할 수 있다. 예를 들어, 도 6a 및 6b는 도 5a 및 5b를 참조하여 앞에서 기술된 것과 유사한 방법을 도시하지만, 여기서 도너 구조는 반도체 온 절연체(SeOI) 타입 기판을 포함한다. 물론, 본원에 기술된 다른 방법들 중 어느 하나가 또한 도 6a 및 6b를 참조하여 이하에 기술되는 것과 같은 반도체 온 절연체(SeOI) 타입 기판들을 이용하여 행해질 수 있다.
도 6a를 참조하여, 베이스 기판(390) 및 반도체 재료의 층(392) 및 이들 사이의 유전 재료의 층(394)을 함께 구비하는 도너 구조(350)가 도시된다. 환언하면, 반도체 재료의 층(392)은 베이스 기판(390)으로부터 유전 재료의 층(394)의 대향측 상에 배치된다. 유전 재료의 층(394)은 "매립 산화물층(buried oxide layer)"(BOL)로서 이 기술에서 불리는 것을 포함할 수 있고, 예를 들어, 세라믹 재료 예컨대 질화물(실리콘 질화물(예컨대, Si3N4)) 또는 산화물(예컨대, 실리콘 산화물(SiO2) 또는 알루미늄 산화물(Al2O3))을 포함할 수 있다. 몇몇 실시예들에 있어서, 유전 재료의 층(394)은 약 1 미크론(㎛) 이하, 약 5백 나노미터(500 nm) 이하, 또는 심지어 약 300 마노미터(300nm) 이하의 평균 전체 두께를 가질 수 있다. 반도체 재료의 층(392)은 예를 들어, 실리콘, 게르마늄, III-V 반도체 재료(예컨대, GaN, GaAs, InN. AlN. InGaN 등), 또는 이와 같은 반도체 재료들의 복합물을 포함할 수 있다. 반도체 재료의 층(392)은 다결정성일 수 있고, 또는 단결정 재료를 포함할 수 있다. 베이스 기판(390)은 예를 들어, 세라믹 재료 또는 반도체 재료를 포함할 수 있다. 몇몇 실시예들에 있어서, 베이스 기판(390)은 반도체 재료의 층(392)의 것과 적어도 실질적으로 유사한 조성물을 가질 수 있다. 앞에서 기술된 도너 구조들과 같이, 도너 구조(350)는 제 1 주면(354A) 및 대향하는 제 2 주면(354B)을 가진다.
도 6a는 제 1 이온 주입 프로세스에서 이온 주입 평면(306)을 따라 도너 구조(350)에 주입되는 복수의 이온들을 도시한다. 이온들이 도너 구조(350)에 균질로 주입될 수 있어, 제 1의 복수의 결함들(358)이 제 1의 복수의 영역들(370)(불활성 영역들을 포함할 수 있음)에 이온들을 주입하지 않고 제 2의 복수의 영역들(372)(활성 영역들을 포함할 수 있음)에 형성된다. 비록 도 6a에는 도시되어 있지 않지만, 본원에서 앞에 기술된 것과 같이, 이온들은 패터닝된 마스크의 구멍들을 통해 도너 구조(350) 내의 제 2의 복수의 영역들(372)에 주입될 수 있다.
도 6b를 참조하여, 제 1의 선택적 비균질 이온 주입 프로세스 후, 제 2의 선택적 비균질 이온 주입 프로세스가 제 2의 복수의 영역들(372)을 통해 추가 이온들을 주입하지 않고 제 1의 복수의 영역들(370)을 통해 추가 이온들을 주입하기 위해 이용될 수 있다. 이온들은 패터닝된 마스크(366)의 구멍들(368)을 통해 도너 구조(350)에 주입될 수 있다. 본원에서 앞에 기술된 것과 같이. 제 2 이온 주입 프로세스의 이온들은 제 1 이온 주입 프로세스의 이온들과 동일한 원소 조성 또는 상이한 원소 조성으로 될 수 있다. 그 결과, 추가의 결함들(359)이 제 2의 복수의 영역들(372)에 이와 같은 추가의 결함들을 형성하지 않고 제 1의 복수의 영역들(370)에 이온 주입 평면(356)을 따라 형성된다. 제 2의 복수의 결함들(359)이 제 1의 복수의 결함들(358)에 대해 더 확장적이고 및/또는 중요하게 될 수 있어, 이온 주입 평면(356)을 따라 규정된 약화된 영역은 제 2의 복수의 영역들(372)에서보다 제 1의 복수의 영역들(370)에서 상대적으로 더 약하다(더 분열하기 쉽다).
도 6b에 나타낸 것과 같이, 복수의 오목부들(362)은 예를 들어 앞에 기술된 것과 같은 마스킹 및 에칭 프로세스를 이용하여 도너 구조(350)의 제 1 주면(354A)에 선택적으로 형성될 수 있다. 이온들은 도 2a를 참조하여 앞에서 기술한 것과 같은 방식으로 제 1의 복수의 영역들(370)(도 6b에 나타낸 것과 같이)에 오목부들(362)을 통해 주입될 수 있다. 다른 실시예들에 있어서, 유전 재료는 제 2 이온 주입 프로세스 전에 오목부들(362) 내에 제공될 수 있고, 이온들은 도 3b를 참조하여 앞에서 기술된 것과 같은 방식으로 오목부들(362) 내에 유전 재료를 통해 주입될 수 있다. 이전의 실시예들에서 기재한 것과 같이, 제 1의 선택적 비균질 이온 주입 프로세스 및 제 2의 비균질 이온 주입 프로세스는 도너 구조(350) 내의 단일 주입 평면(309)에 이온들이 집중되게 할 수 있다. 환언하면, 제 1의 선택적 비균질 이온 주입 및 제 2의 비균질 이온 주입은 도너 구조(350)와 실질적으로 같은 깊이까지 주입될 수 있다.
제 2 이온 주입 프로세스 후, 추가의 처리가 도 2c 내지 2g를 참조하여 본원의 앞에서 기술된 것과 같은 방법들을 이용하여 재료의 층(360)을 수용 구조로 이동시키기 위해 행해질 수 있다.
본원에서 앞에 기술한 방법들 중 어느 하나에 있어서, 도너 구조들은 의도된 이온 주입 평면 근방에서 이온들을 감금하는 것을 돕기 위해 내부에 적어도 하나의 이온 감금 층을 선택적으로 구비할 수 있다. 예를 들어, 도 7a 및 7b는 도 6a 및 6b를 참조하여 앞에서 기술한 것과 유사한 방법을 도시하지만, 도너 구조는 이온 감금층을 더 구비한다. 물론, 본원에 기술된 다른 방법들 중 어느 하나는 또한 도 7a 및 7b를 참조하여 이하에 기술되는 이온 감금 층을 구비하는 도너 구조를 이용하여 행해질 수 있다.
도 7a를 참조하여, 도 6a의 것과 실질적으로 유사한 반도체 온 절연체(SeOI) 타입 기판을 포함하고, 베이스 기판(440), 반도체 재료의 층(442), 및 베이스 기판(440)과 반도체 재료의 층(442) 간의 유전 재료의 층(444)을 구비하는 도너 구조(400)가 도시된다. 도너 구조(400)는 또한 반도체 재료의 층(442)이 배치되는 그것의 측면 상에서 유전 재료의 층(444) 위에 배치되는 이온 감금 층(446)을 구비한다. 환언하면, 이온 감금 층(446)은 반도체 재료의 층(442) 내에 매립될 수 있고, 또는 반도체 재료의 층(442)과 유전 재료의 층(444) 사이에 배치될 수 있다.
이온 감금 층(446)은 예를 들어 이온 주입 평면(406)을 따라 대략 약화된 영역을 형성하기 위해 이용되는 이온 주입 프로세스 전에 예를 들어 붕소, 탄소, 또는 다른 원소들로 도핑되는 반도체 재료의 층(442)의 일부를 포함할 수 있다. 도펀트 원소의 존재는 이온 감금 층(446)이 주입 프로세스 동안 이온들에 상대적으로 덜 침투할 수 있게 한다. 다른 실시예들에 있어서, 이온 감금 층(446)은 반도체 재료의 층(442)의 것과는 다르고, 반도체 재료의 층(442)에 비해 주입될 이온들에 상대적으로 덜 침투 가능한 재료(도핑된 또는 도핑되지 않은)를 포함할 수 있다.
도 7a는 제 1 이온 주입 프로세스에서 이온 주입 평면(406)을 따라 도너 구조(400)에 주입되는 복수의 이온들을 도시한다. 이온들이 도너 구조(400)에 비균질로 주입될 수 있어, 제 1의 복수의 결함들(408)이 제 1의 복수의 영역들(420)(불활성 영역들을 포함할 수 있음)에 이온들을 주입하지 않고 제 2의 복수의 영역들(422)(활성 영역들을 포함할 수 있음)에 형성된다. 비록 도 7a에는 도시되어 있지 않지만, 이온들은 패터닝된 마스크의 구멍들을 통해 도너 구조(400) 내의 제 2의 복수의 영역들(422)에 주입될 수 있다.
도 7b를 참조하면, 제 1의 선택적 비균질 이온 주입 프로세스 후, 제 2의 선택적 비균질 이온 주입 프로세스가 제 2의 복수의 영역들(422)을 통해 추가 이온들을 주입하지 않고 제 1의 복수의 영역들(420)을 통해 추가 이온들을 주입하기 위해 이용될 수 있다. 이온들은 본원에서 앞에 기술된 것과 같이, 패터닝된 마스크(416)의 구멍들(418)을 통해 도너 구조(400)에 주입될 수 있다. 제 2 이온 주입 프로세스의 이온들은 제 1 이온 주입 프로세스의 이온들에 대해 동일한 원소 조성 또는 상이한 원소 조성으로 될 수 있다. 그 결과, 추가의 결함들(409)이 제 2의 복수의 영역들(422)에 이와 같은 추가의 결함들을 형성하지 않고 제 1의 복수의 영역들(420)의 이온 주입 평면(406)을 따라 형성된다. 제 2의 복수의 결함들(409)이 제 1의 복수의 결함들(408)에 비해 더 확장적이고 및/또는 중요하게 되므로, 이온 주입 평면(406)을 따라 규정되는 약화된 영역은 제 2의 복수의 영역들(422)에서보다 제 1의 복수의 영역들(420)에서 상대적으로 더 약해진다(더 분열하기 쉽다).
도 7b에 나타낸 것과 같이, 복수의 오목부들(412)은 예를 들어 앞에 기술된 것과 같은 마스킹 및 에칭 프로세스를 이용하여 도너 구조(400)의 제 1 주면(404a)에 선택적으로 형성될 수 있다. 이온들은 도 2a를 참조하여 앞에서 기술된 것과 같은 방식으로 제 1의 복수의 영역들(420)(도 7b에 나타낸 것과 같이)에 오목부들(412)을 통해 주입될 수 있다. 다른 실시예들에 있어서, 유전 재료는 제 2 이온 주입 프로세스 전에 오목부들(412) 내에 제공될 수 있고, 이온들은 도 3b를 참조하여 앞에서 기술된 것과 같은 방식으로 오목부들(412) 내에 유전 재료를 통해 주입될 수 있다. 이전의 실시예들에서 기재한 것과 같이, 제 1의 선택적 비균질 이온 주입 프로세스 및 제 2의 비균질 이온 주입 프로세스는 도너 구조(400) 내의 단일 주입 표면(406)에 이온들이 집중되게 할 수 있다. 환언하면, 제 1의 선택적 비균질 이온 주입 및 제 2의 비균질 이온 주입은 도너 구조(400)와 실질적으로 같은 깊이까지 주입될 수 있다.
제 2 이온 주입 프로세스 후, 추가의 처리가 도 2c 내지 2g를 참조하여 본원에서 앞에 기술된 것과 같은 방법들을 이용하여 수용 구조로 재료의 층(410)을 이동시키기 위해 행해질 수 있다.
이온들이 오목부들을 통해 도너 구조에 주입되는 본원에 기재된 방법들 중 어느 하나에 있어서, 유전체 측벽 스페이서들은 스트레이 이온들(stray ions)이 오목부들에 횡방향으로 인접한 도너 구조의 영역들에 들어가는 것을 방지하기 위한 노력으로 오목부들을 통해 도너 구조에 이온들을 주입하기 전에 선택적으로 도너 구조의 오목부들 내에 제공될 수 있다. 이하 이와 같은 방법의 본보기 실시예가 도 8a 내지 8e를 참조하여 기술된다.
도 8a를 참조하여, 도너 구조(500)가 도시된다. 도너 구조(500)는 도 2a의 도너 구조(150)와 유사하고, 패터닝된 마스크(568)의 구멍들(566)을 통해 도너 구조(500)의 벌크 재료(552)에 형성된 복수의 오목부들(564)을 구비한다. 패터닝된 마스크(568)는 예를 들어 질화물 재료 예컨대 실리콘 질화물(Si3N4)의 층을 포함할 수 있다. 벌크 재료(552)는 제 1 주면(554A) 및 대향하는 제 2 주면(554B)을 가질 수 있다. 오목부들(564)은 도 8a에 나타낸 것과 같이 제 1 주면(554)에 형성될 수 있다.
도 8b를 참조하면, 오목부들(564)을 형성한 후, 재료의 하나 이상의 컨포멀 층들(conformal layers)이 오목부들(564) 내에 노출된 횡 측벽면들 및 바닥면들 위에 포함하는, 벌크 재료(552)의 제 1 주면(554A) 및 마스크(568) 위에 증착될 수 있다. 재료의 하나 이상의 컨포멀 층들은 예를 들어 유전 재료의 층 또는 층들을 포함할 수 있다. 예를 들어, 제 1 컨포멀 층(569A)은 오목부들(564) 내의 벌크 재료(552)의 노출면들 및 마스크(568) 상에 증착될 수 있고, 제 2 컨포멀 층(569B)은 도 8b에 나타낸 것과 같이, 제 1 컨포멀 층(569A) 상에 증착될 수 있다. 제 2 컨포멀 층(569B)은 이하에서 논의되는 것과 같이, 제 2 컨포멀 층(569B)이 에칭 제 1 컨포멀 층(569A) 없이 선택적으로 에칭되게 하기 위해 제 1 컨포멀 층(569A)의 것과는 다른 재료 조성물을 가질 수 있다. 비제한적인 예들로서, 제 1 컨포멀 층(569A)은 예를 들어, 산화물 재료 예컨대 실리콘 산화물(Si02)을 포함할 수 있고, 제 2 컨포멀 층(569B)은 예를 들어, 질화물 재료 예컨대 실리콘 질화물(Si3N4)을 포함할 수 있다.
도 8c에 나타낸 것과 같이, 이방성 에칭 프로세스가 질화물을 포함할 수 있는 제 2 컨포멀 층(569B)을 에칭하기 위해 사용될 수 있어, 제 2 컨포멀 층(569B)의 횡방향으로 연장하는 영역들은 제 2 컨포멀 층(569B)의 수직으로 연장하는 영역들을 실질적으로 제거하지 않고 제거된다. 따라서, 도 8c에 나타낸 것과 같이, 오목부들(564) 내에서 횡방향 측벽들 상에 배치되는 제 2 컨포멀 층(569B)의 영역들만이 잔존하고, 제 1 컨포멀 층(569A)은 오목부들(564) 내의 바닥면들에서 그리고 도너 구조(550)의 주면(554A) 위에서 노출된다. 예로서 그리고 제한하지 않는 것으로서, 드라이 플라즈마 에칭 프로세스(예컨대, 반응성 이온 에칭(reactive ion etching(RIE) 프로세스)가 제 2 컨포멀 층(569B)을 이방성으로 에칭하기 위해 사용될 수 있다.
제 2 컨포멀 층(569B)을 이방성으로 에칭한 후, 다른 에칭 프로세스가 오목부들(564) 내의 바닥면들에서 노출되는 제 1 컨포멀 층(569A)(산화물을 포함할 수 있음)의 부분들을 제거하기 위해 사용될 수 있다. 예를 들어, 웨트 화학적 에칭 프로세스가 제 1 컨포멀 층(569A)의 노출된 영역들을 에칭하기 위해 사용될 수 있고, 그 결과 도 8d에 나타낸 구조를 생기게 한다. 에칭 프로세스는 또한 도너 구조(550)의 제 1 주면(554A) 위에 놓이는 제 1 컴포멀 층(569A)의 영역들을 제거할 수 있다. 도 8d에 나타낸 것과 같이, 벌크 재료(552)는 오목부들(564)의 바닥들에서 노출된다. 노출 시 벌크 재료(552)는 오목부들(564)의 바닥들에서 노출되고, 스페이서 구조들(574)은 도 8d에 나타낸 것과 같이 오목부들(564) 내의 횡방향 측벽들 상에 잔존할 수 있다. 이들 스페이서 구조들(574)은 하나 이상의 컨포멀 층들(569A, 569B)의 부분들을 포함할 수 있다.
따라서, 오목부들(564)의 바닥들에서 벌크 재료(552)를 노출시킨 후, 복수의 이온들이 이온 주입 평면(556)을 따라 도너 구조(550)에 주입될 수 있다. 이온들이 도너 구조(550)에 비균질로 주입될 수 있어, 결함들은 이온들을 제 2의 복수의 영역들(572)(활성 영역들을 포함할 수 있음)에 주입하지 않고 제 1의 복수의 영역들(570)(불활성 영역들을 포함할 수 있음)에 형성된다. 이온 주입 프로세스 동안, 스페이서 구조들(574)은 이온들이 오목부들(564) 내에서 측벽들을 통해 이동될 재료(560)의 층의 활성 영역들(572)로 들어가는 것을 더 방지할 수 있다. 도 8d에 도시된 이온 주입 평면(556)은 실질적으로 다수의 이온들이 도너 구조(550) 내에서 단일 평면을 따라 위치되는 단일 주입 평면을 포함할 수 있다. 환언하면, 실질적으로 다수의 주입된 이온들은 도너 구조(550) 내에서 단일 깊이에 집중된다.
도 8e를 참조하면, 주입된 이온들은 제 1의 복수의 영역들(570)에서 이온 주입 평면(556)을 따라 결함들(558)을 형성시킬 수 있다. 이온 주입 프로세스 후, 하나 이상의 컨포멀 층들(569A, 569B)의 나머지 부분들(예컨대, 스페이서-구조들(574)) 및 마스크(568)(도 8d)가 예를 들어 도 8e에 나타낸 구조를 형성하기 위해 에칭 프로세스 및 화학-기계적 폴리싱(CMP) 프로세스 중 하나 이상을 이용하여 도너 구조(550)로부터 제거될 수 있다. 도 8e에 나타낸 구조는 도 2b의 것과 대략 유사하고, 도 2c-2g를 참조하여 본원에서 앞에 기술된 것과 같이 더 처리될 수 있다. 도 8d의 스페이서 구조들(574)과 같은 스페이서 구조들은 또한 도 3a 및 3b. 4a 및 4b, 5a 및 5b, 6a 및 6b, 및 7a 및 7b를 참조하여 본원에 기술된 방법들 중 어느 하나로 형성되고 어느 하나에 채용될 수 있다.

Claims (15)

  1. 제 1 도너 구조로부터 제 2 구조로 반도체 재료의 층을 이동시키는(transferring) 방법으로서,
    주입된 이온들에 의해 규정된 상기 제 1 도너 구조 내에 평면의 약화된 영역을 형성하기 위해 상기 제 1 도너 구조에 이온들을 주입하는 단계로서, 반도체 재료의 상기 층의 제 1의 복수의 영역들을 통해 상기 제 1 도너 구조에 상대적으로 높은 농도의 이온들을 주입하는 단계와 반도체 재료의 상기 층의 제 2의 복수의 영역들을 통해 상기 제 1 도너 구조에 상대적으로 낮은 농도의 이온들을 주입하는 단계를 포함하는, 상기 이온들을 주입하는 단계;
    상기 제 1 도너 구조를 상기 제 2 구조에 본딩하는 단계;
    상기 제 1 도너 구조를 상기 평면의 약화된 영역을 따라 분열하고(fracturing) 상기 제 2 구조에 본딩된 반도체 재료의 상기 층을 남기는 단계; 및
    상기 제 2의 복수의 영역들에 능동 소자들이 형성되는 단계;를 포함하는, 반도체 재료의 층을 이동시키는 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    반도체 재료의 상기 층의 불활성 영역들을 포함시키기 위해 반도체 재료의 상기 층의 상기 제 1의 복수의 영역들을 선택하는 단계; 및
    반도체 재료의 상기 층의 활성 영역들을 포함시키기 위해 반도체 재료의 상기 층의 상기 제 2의 복수의 영역들을 선택하는 단계를 더 포함하는, 반도체 재료의 층을 이동시키는 방법.
  4. 제 1 항에 있어서,
    상기 평면의 약화된 영역을 형성하기 위해 상기 제 1 도너 구조에 이온들을 주입하는 단계는:
    반도체 재료의 상기 층의 제 1의 복수의 영역들을 통해 상기 제 1 도너 구조에 제 1 원소 조성의 이온들을 주입하는 단계; 및
    반도체 재료의 상기 층의 제 2의 복수의 영역들을 통해 상기 제 1 도너 구조에 상이한 제 2 원소 조성의 이온들을 주입하는 단계를 포함하는, 반도체 재료의 층을 이동시키는 방법.
  5. 제 4 항에 있어서,
    반도체 재료의 상기 층의 불활성 영역들을 포함시키기 위해 반도체 재료의 상기 층의 상기 제 1의 복수의 영역들을 선택하는 단계; 및
    반도체 재료의 상기 층의 활성 영역들을 포함시키기 위해 반도체 재료의 상기 층의 상기 제 2의 복수의 영역들을 선택하는 단계를 더 포함하는, 반도체 재료의 층을 이동시키는 방법.
  6. 제 1 항에 있어서,
    상기 이온들을 상기 제 1 도너 구조에 주입하는 단계는 패터닝된 마스크의 구멍들을 통해 상기 제 1 도너 구조에 상기 이온들을 주입하는 단계를 포함하는, 반도체 재료의 층을 이동시키는 방법.
  7. 제 1 항에 있어서,
    상기 제 1 도너 구조에 이온들을 주입하기 전에 상기 제 1 도너 구조의 주면(major surface)에 오목부들을 형성하는 단계를 더 포함하고;
    상기 제 1 도너 구조에 상기 이온들을 주입하는 단계는 상기 제 1 도너 구조의 상기 주면의 오목하지 않은 영역들(non-recessed areas)에 이온들을 주입하지 않고 상기 오목부들 내의 상기 제 1 도너 구조의 표면들을 통해 상기 제 1 도너 구조에 이온들을 주입하는 단계를 포함하는, 반도체 재료의 층을 이동시키는 방법.
  8. 제 1 항에 있어서,
    상기 제 1 도너 구조에 이온들을 주입하는 단계는:
    상기 평면의 약화된 영역 내의 상기 제 1 도너 구조에 걸쳐 실질적으로 균질의 농도로 상기 제 1 도너 구조에 이온들의 제 1 양을 주입하기 위해 하나의 이온 주입 프로세스를 수행하는 단계; 및
    상기 평면의 약화된 영역 내의 상기 제 1 도너 구조에 걸쳐 가변 농도로 상기 제 1 도너 구조에 이온들의 제 2 양을 주입하기 위해 다른 이온 주입 프로세스를 수행하는 단계를 포함하는, 반도체 재료의 층을 이동시키는 방법.
  9. 제 8 항에 있어서,
    이온들의 상기 제 1 양은 상기 제 1 도너 구조에 주입하기 위해 상기 하나의 이온 주입 프로세스를 수행한 후 상기 제 1 도너 구조의 주면에 오목부들을 형성하는 단계를 더 포함하고,
    상기 다른 이온 주입 프로세스를 수행하는 단계는 상기 제 1 도너 구조의 상기 주면의 오목하지 않은 영역들에 이온들의 상기 제 2 양을 주입하지 않고 상기 오목부들 내의 상기 제 1 도너 구조의 표면들을 통해 상기 제 1 도너 구조에 이온들의 상기 제 2 양을 주입하는 단계를 포함하는, 반도체 재료의 층을 이동시키는 방법.
  10. 반도체 구조로서,
    평면의 약화된 영역을 따라 제 1 도너 구조 내에 주입된 이온들에 의해 규정되는 평면의 약화된 영역을 내부에 가지는 제 1 도너 구조로서,
    상기 제 1 도너 구조에 상대적으로 높은 농도의 이온들이 주입된 제 1 복수의 영역과 상기 제 1 도너 구조에 상대적으로 낮은 농도의 이온들이 주입된 제 2 복수의 영역을 포함하는, 상기 제 1 도너 구조; 및
    상기 제 1 도너 구조의 반도체 재료의 층에 본딩되는 제 2 구조를 포함하고,
    상기 제 2의 복수의 영역들에는 능동 소자들이 형성된 반도체 구조.
  11. 제 10 항에 있어서,
    상기 평면의 약화된 영역은 내부에 상기 주입된 이온들의 제 1 농도를 가지는 제 1의 복수의 영역들, 및 내부에 상기 주입된 이온들의 제 2 농도를 가지는 제 2의 복수의 영역들을 포함하고, 상기 제 2 농도는 상기 제 1 농도보다 높은, 반도체 구조.
  12. 제 10 항에 있어서,
    상기 평면의 약화된 영역은 내부에 주입된 상기 이온들이 제 1 원소 조성을 가지는 제 1의 복수의 영역들, 및 내부에 주입된 상기 이온들이 상기 제 1 원소 조성과 다른 제 2 원소 조성을 가지는 제 2의 복수의 영역들을 포함하는, 반도체 구조.
  13. 제 10 항에 있어서,
    상기 제 1 도너 구조 내에 오목부들을 더 포함하고, 상기 주입된 이온들의 농도 및 상기 주입된 이온들의 원소 조성 중 적어도 하나는 상기 오목부들 사이의 횡방향에서 상기 제 1 도너 구조의 공간들에 수직에 걸쳐 상기 평면의 약화된 영역 내의 영역들에 대해 상기 오목부들에 수직에 걸쳐 상기 평면의 약화된 영역 내의 영역들에서 다른, 반도체 구조.
  14. 제 13 항에 있어서,
    상기 오목부들 내에서 횡방향 측벽들 상에 스페이서 구조들을 더 포함하는, 반도체 구조.
  15. 제 10 항에 있어서,
    상기 평면의 약화된 영역에 평행하게 연장하는 상기 제 1 도너 구조에 적어도 하나의 이온 감금 층(ion confinement layer)을 더 포함하는, 반도체 구조.
KR1020147008836A 2011-09-27 2012-08-13 3d 통합 프로세스들로 재료의 층들을 이동시키는 방법들 및 관련 구조들 및 디바이스들 KR101955375B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US13/246,580 US8673733B2 (en) 2011-09-27 2011-09-27 Methods of transferring layers of material in 3D integration processes and related structures and devices
US13/246,580 2011-09-27
FR1159358 2011-10-17
FR1159358A FR2981501B1 (fr) 2011-10-17 2011-10-17 Procédé de transfert de couches matériau dans des processus d’intégration 3d et structures et dispositifs associes
PCT/IB2012/001578 WO2013045985A1 (en) 2011-09-27 2012-08-13 Methods of transferring layers of material in 3d integration processes and related structures and devices

Publications (2)

Publication Number Publication Date
KR20140065435A KR20140065435A (ko) 2014-05-29
KR101955375B1 true KR101955375B1 (ko) 2019-03-07

Family

ID=46889374

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147008836A KR101955375B1 (ko) 2011-09-27 2012-08-13 3d 통합 프로세스들로 재료의 층들을 이동시키는 방법들 및 관련 구조들 및 디바이스들

Country Status (6)

Country Link
JP (1) JP6141853B2 (ko)
KR (1) KR101955375B1 (ko)
CN (1) CN103828036B (ko)
DE (1) DE112012004024T5 (ko)
TW (1) TWI573198B (ko)
WO (1) WO2013045985A1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064077B2 (en) 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US8984463B2 (en) 2012-11-28 2015-03-17 Qualcomm Incorporated Data transfer across power domains
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US20140225218A1 (en) * 2013-02-12 2014-08-14 Qualcomm Incorporated Ion reduced, ion cut-formed three-dimensional (3d) integrated circuits (ic) (3dics), and related methods and systems
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
FR3034569B1 (fr) * 2015-04-02 2021-10-22 Soitec Silicon On Insulator Electrolyte solide avance et sa methode de fabrication
FR3041364B1 (fr) * 2015-09-18 2017-10-06 Soitec Silicon On Insulator Procede de transfert de paves monocristallins
FR3073083B1 (fr) * 2017-10-31 2019-10-11 Soitec Procede de fabrication d'un film sur un feuillet flexible
FR3079659B1 (fr) 2018-03-29 2020-03-13 Soitec Procede de fabrication d'un substrat donneur pour la realisation d'une structure integree en trois dimensions et procede de fabrication d'une telle structure integree

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0801419A1 (fr) 1996-04-11 1997-10-15 Commissariat A L'energie Atomique Procédé d'obtention d'un film mince de matériau semiconducteur comprenant notamment des composants électroniques
US6020252A (en) 1996-05-15 2000-02-01 Commissariat A L'energie Atomique Method of producing a thin layer of semiconductor material
US6429104B1 (en) 1998-02-02 2002-08-06 S.O.I. Tec Silicon On Insulator Technologies Method for forming cavities in a semiconductor substrate by implanting atoms
JP2005505935A (ja) * 2001-10-11 2005-02-24 コミサリヤ・ア・レネルジ・アトミク 超小型構成部品を含む薄膜層を製造するための方法
JP2006005245A (ja) * 2004-06-18 2006-01-05 Sharp Corp 半導体基板の製造方法、及び半導体基板
US20070037363A1 (en) 2002-11-07 2007-02-15 Bernard Aspar Method for forming a brittle zone in a substrate by co-implantation

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH10135147A (ja) * 1996-11-01 1998-05-22 Nippon Telegr & Teleph Corp <Ntt> 結晶薄膜の製造方法及び太陽電池の製造方法
FR2755537B1 (fr) 1996-11-05 1999-03-05 Commissariat Energie Atomique Procede de fabrication d'un film mince sur un support et structure ainsi obtenue
FR2758907B1 (fr) * 1997-01-27 1999-05-07 Commissariat Energie Atomique Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique
FR2767416B1 (fr) 1997-08-12 1999-10-01 Commissariat Energie Atomique Procede de fabrication d'un film mince de materiau solide
JPH1174208A (ja) * 1997-08-27 1999-03-16 Denso Corp 半導体基板の製造方法
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
FR2795865B1 (fr) 1999-06-30 2001-08-17 Commissariat Energie Atomique Procede de realisation d'un film mince utilisant une mise sous pression
FR2818010B1 (fr) 2000-12-08 2003-09-05 Commissariat Energie Atomique Procede de realisation d'une couche mince impliquant l'introduction d'especes gazeuses
US7202124B2 (en) * 2004-10-01 2007-04-10 Massachusetts Institute Of Technology Strained gettering layers for semiconductor processes
WO2007017763A2 (en) * 2005-07-08 2007-02-15 S.O.I. Tec Silicon On Insulator Technologies Method of production of a film
FR2935537B1 (fr) 2008-08-28 2010-10-22 Soitec Silicon On Insulator Procede d'initiation d'adhesion moleculaire
US7816225B2 (en) * 2008-10-30 2010-10-19 Corning Incorporated Methods and apparatus for producing semiconductor on insulator structures using directed exfoliation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0801419A1 (fr) 1996-04-11 1997-10-15 Commissariat A L'energie Atomique Procédé d'obtention d'un film mince de matériau semiconducteur comprenant notamment des composants électroniques
US6020252A (en) 1996-05-15 2000-02-01 Commissariat A L'energie Atomique Method of producing a thin layer of semiconductor material
US6429104B1 (en) 1998-02-02 2002-08-06 S.O.I. Tec Silicon On Insulator Technologies Method for forming cavities in a semiconductor substrate by implanting atoms
JP2005505935A (ja) * 2001-10-11 2005-02-24 コミサリヤ・ア・レネルジ・アトミク 超小型構成部品を含む薄膜層を製造するための方法
US20070037363A1 (en) 2002-11-07 2007-02-15 Bernard Aspar Method for forming a brittle zone in a substrate by co-implantation
JP2006005245A (ja) * 2004-06-18 2006-01-05 Sharp Corp 半導体基板の製造方法、及び半導体基板

Also Published As

Publication number Publication date
DE112012004024T5 (de) 2014-07-24
WO2013045985A1 (en) 2013-04-04
CN103828036A (zh) 2014-05-28
TW201330117A (zh) 2013-07-16
CN103828036B (zh) 2017-02-15
KR20140065435A (ko) 2014-05-29
TWI573198B (zh) 2017-03-01
JP2014531768A (ja) 2014-11-27
JP6141853B2 (ja) 2017-06-07

Similar Documents

Publication Publication Date Title
KR101955375B1 (ko) 3d 통합 프로세스들로 재료의 층들을 이동시키는 방법들 및 관련 구조들 및 디바이스들
US9704835B2 (en) Three dimensional integrated circuit
JP5976738B2 (ja) マイクロテクノロジー構造を製造する方法
JP5208626B2 (ja) 半導体回路構造製造方法
JP5188672B2 (ja) 複合基板の製造方法
US8673733B2 (en) Methods of transferring layers of material in 3D integration processes and related structures and devices
KR20140019350A (ko) 핸들 웨이퍼에 고 비저항 영역을 갖는 실리콘-온-인슐레이터 구조체 및 그러한 구조체를 제조하는 방법
US20060192269A1 (en) Substrate assembly for stressed systems
CN102326230B (zh) 形成集成电路的方法及所得结构
JP2005513781A (ja) 材料を接合及び転写して半導体デバイスを形成する方法
EP3926661A1 (en) Method of thinning a semiconductor substrate to high evenness and semiconductor substrate having a device layer of high evenness
US9184094B1 (en) Method and system for forming a membrane over a cavity
US8841742B2 (en) Low temperature layer transfer process using donor structure with material in recesses in transfer layer, semiconductor structures fabricated using such methods
CN104115259B (zh) 设置晶体半导体材料薄层的方法以及有关的结构和器件
TWI846688B (zh) 用於製造三維整合結構生產用之供體基材的方法以及用於製造該整合結構的方法
JP7332618B2 (ja) ３次元集積構造の製作用のドナー基板を作製するための方法、およびそのような集積構造を作製するための方法
CA2582632A1 (en) A gettering method and a wafer using the same
KR20220156844A (ko) 적층 구조체를 생성하기 위한 프로세스
FR2981501A1 (fr) Procédé de transfert de couches matériau dans des processus d&#39;intégration 3d et structures et dispositifs associes
TW200947681A (en) SOI device with improved storage capacity and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right