KR20070121525A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판에 SOI 구조를 형성할 때에, SOI 구조 상부의 반도체층(즉 제 2 반도체층)의 응력을 완화할 수 있게 한 반도체 장치의 제조 방법을 제공하는 것을 과제로 한다.
소자 분리층(3)이 형성된 단결정 Si 기판(1) 위에 에피택시얼 성장법에 의해 SiGe층(11)과 Si층(13)을 차례로 적층한다. 다음으로, Si층(13)과 SiGe층(11)을 부분적으로 에칭하여, 버즈비크(bird's beak)로부터 내측의 소자 분리층(3) 위에 지지체 구멍(h1)을 형성한다. 그리고, 지지체 구멍(h1)을 매립하도록 하여 지지체(22)를 형성한다. 다음으로, 지지체(22) 아래로부터 노출된 Si층(13)과 SiGe층(11)을 차례로 에칭하여 홈을 형성하고, 이 홈을 통하여 SiGe층(11)을 불질산으로 에칭한다. 이것에 의해, Si 기판(1)과 Si층(13) 사이에 공동부(空洞部)를 형성한다. 버즈비크 위에 형성된 Si층(13b)은 폴리크리스털라인 또는 어모퍼스 구조이기 때문에, 불질산으로 제거할 수 있다.
소자 분리층, Si층, SiGe층, 지지체 구멍, 공동부
Description
도 1은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 1 도면.
도 2는 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 2 도면.
도 3은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 3 도면.
도 4는 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 4 도면.
도 5는 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 5 도면.
도 6은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 6 도면.
도 7은 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 제 7 도면.
도 8은 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면.
도 9는 종래예의 문제점을 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : Si 기판 3 : 소자 분리층
4, 31 : SiO2막 11 : SiGe층
11a : (단결정 구조의) SiGe층
11b : (폴리크리스털라인 또는 어모퍼스 구조의) SiGe층
13 : Si층 13a : (단결정 구조의) Si층
13b : (폴리크리스털라인 또는 어모퍼스 구조의) Si층
21 : 지지체막 22 : 지지체
25 : 공동부(空洞部) 25a : 간극
33 : 절연막 41 : 게이트 절연막
43 : 게이트 전극 45 : 사이드월(side wall)
h1 : 지지체 구멍 h2 : 홈
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 반도체 기판에 SOI(Silicon On Insulator) 구조를 형성하는 기술에 관한 것이다.
SOI 기판 위에 형성된 전계 효과형 트랜지스터는 소자 분리의 용이성, 래치업 프리(latch-up free), 소스/드레인 접합 용량이 작은 등의 점에서, 그 유용성이 주목받고 있다. 벌크 웨이퍼 위에 SOI 구조를 형성하는 방법으로서는, 예를 들어 기판 위에 실리콘 게르마늄(SiGe)층, 실리콘(Si)층을 에피택시얼(epitaxial) 성장시키고, 거기에 SiGe층의 저면(底面) 이상 깊이의 제 1 홈을 형성한다. 이 제 1 홈을 매립하도록 하여 지지체막으로서 실리콘 산화(SiO2)막을 CVD로 성막한다. 그리고, 이 지지체막을 소자 영역의 형상으로 건식 에칭하여 지지체를 형성하고, 연 속하여 Si층/SiGe층도 건식 에칭한다. 이 지지체 아래로부터 노출된 Si층/SiGe층의 연속 건식 에칭에 의해, 기판 위에 제 2 홈이 형성된다.
다음으로, 이 제 2 홈을 통하여 SiGe층을 불질산으로 에칭하면, 지지체에 Si층이 늘어진 형상으로 Si층 아래에 공동부(空洞部)가 형성된다. 그 후, 예를 들어 열산화에 의해 공동부를 SiO2막으로 매립함(이 SiO2막을 「BOX」라고도 함)으로써 SOI 구조로 된다. 이러한 방법은 SBSI법으로 불리고 있고, 예를 들어 특허문헌 1, 비특허문헌 1에 각각 개시되어 있다.
[특허문헌 1] 일본국 공개특허2005-354024호 공보
[비특허문헌 1] T. Sakai et al. "Separation by BondingSi Islands(SBSI) for LSI Application", Second International SiGe Technology and Device Meeting, Meeting Abstract, pp.230-231, May(2004)
그런데, SBSI법에서는, 벌크 웨이퍼에 형성되는 SOI 구조의 평면에서 보았을 때의 형상은 통상 직사각형이다. 그리고, 도 9에 나타낸 바와 같이, 종래의 SBSI법에서는, Si층(113)의 상면과, Si층(113)의 4개 측면 중 서로 마주하는 2면이 지지체(SiO2막)(122)와 접촉한 상태에서, Si층(113)의 하면에 BOX(SiO2막)(131)가 형성된다. 즉, BOX를 형성하기 위한 열산화(이하, 「BOX 형성 산화」라고 함) 시에, Si층(113)의 상면 및 측면은 지지체(122)와 접촉하고, 그 하면은 BOX(131)와 접촉한 상태로 된다.
여기서, Si와 SiO2는 열팽창 계수가 상이하고, SiO2는 열처리에 의해 약간 용융(溶融)하여 불가역적으로 변형된다. 또한, 열산화에 의해 Si가 SiO2로 조성이 바뀔 때에 그 부피는 약 2배로 팽창한다. 또한, 지지체(122)는 CVD로 형성하는 것에 대하여, BOX(131)는 열산화로 형성하기 때문에, 동일한 SiO2막이라도 지지체(122)와 BOX(131)에서는 그 성질이 상이하다.
이러한 이유로부터, BOX 형성 산화시에 Si층(113)에는 복수의 방향으로부터 복잡하게 외력이 가해지고, 그 작용에 의해 Si층(113)에는 큰 응력이 생겨버릴 우려가 있었다. Si층(113)에 생기는 응력은 트랜지스터 특성(특히 이동도)에 영향을 주지만, 이 응력의 크기는 웨이퍼 면내(面內)에서 불균일한 것이 많기 때문에, 웨이퍼 면내에서 트랜지스터 특성이 불균일해지기 쉽다는 문제가 있었다.
본 발명의 반도체 장치의 제조 방법이 가져오는 효과의 하나에 의하면, SOI 구조를 갖는 반도체 장치에서 소기의 트랜지스터 특성을 얻는 것이 가능해진다.
[발명 1]
상기 목적을 달성하기 위해, 발명 1의 반도체 장치의 제조 방법은, 단결정 반도체 기판 위에 에피택시얼 성장 저지막을 부분적으로 형성하는 공정과, 상기 반도체 기판 위에 에피택시얼 성장법에 의해 제 1 반도체층과 제 2 반도체층을 차례로 적층하는 공정과, 상기 제 2 반도체층과 상기 제 1 반도체층을 부분적으로 에칭함으로써, 상기 에피택시얼 성장 저지막의 외주부로부터 내측으로 들어간 영역의 상기 반도체 기판 위에 상기 제 2 반도체층과 상기 제 1 반도체층을 관통하는 제 1 홈을 형성하는 공정과, 상기 제 1 홈이 매립되고, 또한 상기 제 2 반도체층이 덮이도록 하여 상기 반도체 기판 위의 전면(全面)에 지지체막을 형성하는 공정과, 상기 지지체막을 부분적으로 에칭함으로써, 상기 제 1 홈으로부터 상기 에피택시얼 성장 저지막의 상기 외주부를 넘어서 소자 영역에 걸쳐 상기 제 2 반도체층을 덮는 형상의 지지체를 형성하는 공정과, 상기 지지체 아래로부터 노출된 상기 제 2 반도체층과 상기 제 1 반도체층을 차례로 에칭하여, 상기 제 1 반도체층의 측면을 노출시키는 제 2 홈을 형성하는 공정과, 상기 제 2 반도체층보다도 상기 제 1 반도체층이 에칭되기 쉬운 에칭 조건으로 상기 제 2 홈을 통하여 상기 제 1 반도체층을 선택적으로 에칭함으로써, 상기 반도체 기판과 상기 제 2 반도체층 사이에 공동부를 형성하는 공정과, 상기 공동부 내에 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
여기서, 「에피택시얼 성장 저지막」이란, 예를 들어 어모퍼스(비정질) 구조를 갖는 막을 말한다. 에피택시얼 성장법에 의해 제 1 반도체층 및 제 2 반도체층을 형성한 경우, 이들 제 1 반도체층 및 제 2 반도체층 중 반도체 기판 위에 직접 형성된 부분은 단결정 구조로 되지만, 에피택시얼 성장 저지막 위에 형성된 부분은 폴리크리스털라인(다결정) 구조, 또는 어모퍼스 구조로 된다. 반도체 기판이 예를 들어 단결정 실리콘 기판이고, 제 1 반도체층이 예를 들어 실리콘 게르마늄(SiGe)이며, 제 2 반도체층이 예를 들어 실리콘(Si)일 경우, 에피택시얼 성장 저지막으로 서는, 예를 들어 실리콘 산화(SiO2)막을 사용할 수 있다.
또한, 「소자 영역」이란, SOI 구조(즉 절연층 위에 반도체층이 존재하는 구조)를 형성하는 영역을 말한다. SOI 구조 상부의 반도체층(즉 제 2 반도체층)에는 예를 들어 트랜지스터 등의 소자를 형성한다.
발명 1의 반도체 장치의 제조 방법에 의하면, 제 2 반도체층 중 지지체와 접하는 부분(이하, 「지지체 인접부」라고 함)을 폴리크리스털라인 또는 어모퍼스 구조로 형성할 수 있다. 따라서, 반도체 기판과 제 2 반도체층 사이에 공동부를 형성할 때에, 제 1 반도체층 뿐만 아니라 제 2 반도체층의 지지체 인접부도 에칭할 수 있어, 제 2 반도체층의 측면과 지지체 사이에 간극을 설치할 수 있다. 공동부 내에 절연층을 형성할 때에, 제 2 반도체층의 측면은 지지체로부터 이간되어 있기 때문에, 제 2 반도체층의 응력을 완화할 수 있다. 따라서, 소기의 트랜지스터 특성을 얻을 수 있다.
[발명 2]
발명 2의 반도체 장치의 제조 방법은, 단결정 반도체 기판 위에 에피택시얼 성장법에 의해 제 1 반도체층과 제 2 반도체층을 차례로 적층하는 공정과, 상기 제 2 반도체층과 상기 제 1 반도체층을 부분적으로 에칭함으로써, 상기 반도체 기판 위에 상기 제 2 반도체층과 상기 제 1 반도체층을 관통하는 제 1 홈을 형성하는 공정과, 상기 제 1 홈이 매립되고, 또한 상기 제 2 반도체층이 덮이도록 하여 상기 반도체 기판 위의 전면에 지지체막을 형성하는 공정과, 상기 지지체막을 부분적으 로 에칭함으로써, 상기 제 1 홈으로부터 소자 영역에 걸쳐 상기 제 2 반도체층을 덮는 형상의 지지체를 형성하는 공정과, 상기 지지체 아래로부터 노출된 상기 제 2 반도체층과 상기 제 1 반도체층을 차례로 에칭하여, 상기 제 1 반도체층의 측면을 노출시키는 제 2 홈을 형성하는 공정과, 상기 제 2 반도체층보다도 상기 제 1 반도체층이 에칭되기 쉬운 에칭 조건으로 상기 제 2 홈을 통하여 상기 제 1 반도체층을 선택적으로 에칭함으로써, 상기 반도체 기판과 상기 제 2 반도체층 사이에 공동부를 형성하는 공정과, 상기 공동부 내에 절연층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법으로서, 상기 제 1 반도체층을 형성하기 전에, 상기 제 1 홈을 형성하는 영역과 상기 소자 영역 사이에 삽입된 영역의 상기 반도체 기판 위에 에피택시얼 성장 저지막을 형성하여 두는 공정을 더 포함하며, 상기 제 1 반도체층과 상기 제 2 반도체층을 형성하는 공정에서는, 상기 에피택시얼 성장 저지막 위에도 상기 제 1 반도체층과 상기 제 2 반도체층을 적층하는 것을 특징으로 하는 것이다.
발명 2의 반도체 장치의 제조 방법에 의하면, 제 2 반도체층 중 지지체 인접부를 폴리크리스털라인 또는 어모퍼스 구조로 형성할 수 있다. 따라서, 반도체 기판과 제 2 반도체층 사이에 공동부를 형성할 때에, 제 1 반도체층 뿐만 아니라 제 2 반도체층의 지지체 인접부도 에칭할 수 있어, 제 2 반도체층의 측면과 지지체 사이에 간극을 설치할 수 있다. 공동부 내에 절연층을 형성할 때에, 제 2 반도체층의 측면은 지지체로부터 이간되어 있기 때문에, 제 2 반도체층의 응력을 완화할 수 있다. 따라서, 소기의 트랜지스터 특성을 얻을 수 있다.
[발명 3]
발명 3의 반도체 장치의 제조 방법은, 발명 1 또는 발명 2의 반도체 장치의 제조 방법에서, 상기 에피택시얼 성장 저지막은 소자 분리층인 것을 특징으로 하는 것이다. 여기서, 「소자 분리층」은 예를 들어 LOCOS(local oxidation of silicon)법에 의해 형성한다.
발명 3의 반도체 장치의 제조 방법에 의하면, 에피택시얼 성장 저지막의 형성 공정과, 소자 분리 공정을 동시에 행할 수 있기 때문에, 제조 공정의 단축에 기여할 수 있다.
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
(1) 제 1 실시예
도 1 내지 도 7은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 도면이며, 도 1의 (a) 내지 도 6의 (a)는 평면도, 도 1의 (b) 내지 도 6의 (b)는 도 1의 (a) 내지 도 6의 (a)를 A1-A'1 내지 A6-A'6선으로 각각 절단했을 때의 단면도이다. 또한, 도 7의 (a) 내지 (c)는 도 6의 (b) 이후의 공정을 나타내는 단면도이다.
도 1의 (a) 및 (b)에 나타낸 바와 같이, 우선 처음에 LOCOS법을 이용하여 단결정 실리콘(Si) 기판(1)에 소자 분리층(3)을 형성한다. 다음으로, 도 2의 (a) 및 (b)에서, Si 기판(1) 위에 실리콘 버퍼(Si-buffer)층(도시 생략)을 형성하고, 그 위에 실리콘 게르마늄(SiGe)층(11a 및 11b)을 형성하며, 그 위에 실리콘(Si)층(13a 및 13b)을 형성한다. 이들 Si-bufer층, SiGe층(11a 및 11b), Si층(13a 및 13b)은 예를 들어 에피택시얼 성장법에 의해 형성된다.
여기서, 에피택시얼 성장법에서는, 하지(下地) 부재의 피(被)성막면의 결정 구조가 하지 부재 위에 성장시키는 막의 결정 구조에 반영된다. 즉, 단결정 구조 위에는 단결정 구조의 막이 형성되고, 폴리크리스털라인 구조 또는 어모퍼스 구조 위에는 폴리크리스털라인 구조 또는 어모퍼스 구조의 막이 형성된다. 그 때문에, 도 2의 (b)에 나타낸 바와 같이, 단결정 Si 기판(1) 위에는 단결정 SiGe층(11a)이 형성되고, 어모퍼스 구조의 소자 분리층(3) 위에는 폴리크리스털라인 구조 또는 어모퍼스 구조의 SiGe층(11b)이 형성된다. 또한, 단결정 SiGe층(11a) 위에는 단결정 Si층(13a)이 형성되며, 폴리크리스털라인 구조 또는 어모퍼스 구조의 SiGe층(11b) 위에는 폴리크리스털라인 구조 또는 어모퍼스 구조의 Si층(13b)이 형성된다.
SiGe층(11a 및 11b)과, Si층(13a 및 13b)의 막두께는 예를 들어 1㎚∼200㎚정도로 한다. 또한, 도 2의 (a) 및 도 3의 (a)에서는, 도시의 형편상, 단결정 Si층(13a)과, 폴리크리스털라인 구조 또는 어모퍼스 구조의 Si층(13b)을 통합하여, Si층(13)으로 표기하고 있다.
다음으로, 도 3의 (a) 및 (b)에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, Si층(13b), SiGe층(11b) 및 Si-buffer층(도시 생략)을 부분적으로 에칭한다. 이것에 의해, 소자 분리층(3)의 외주부(즉 버즈비크(bird's beak))로부터 내측으로 들어간 영역에, Si층(13b), SiGe층(11b) 및 Si-buffer층을 관통하여 소자 분리층(3)을 저면으로 하는 지지체 구멍(h1)을 형성한다. 또한, 지지체 구멍(h1)을 형성하는 에칭 공정에서는, 소자 분리층(3)의 표면에서 에칭을 정지하도록 할 수도 있고, 소자 분리층(3)을 오버에칭하여 버즈비크 이외의 영역에 오목부를 형성하도록 할 수도 있다.
다음으로, 도 4의 (a) 및 (b)에 나타낸 바와 같이, 지지체 구멍(h1)을 매립하도록 하여 Si 기판(1) 위의 전면에 지지체막(21)을 형성한다. 지지체막(21)은 예를 들어 실리콘 산화(SiO2)막이며, 그 형성은 예를 들어 CVD로 행한다. 그리고, 도 5의 (a) 및 (b)에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 지지체막(21), Si층(13a 및 13b), SiGe층(11a 및 11b), Si-buffer층(도시 생략)을 차례로 에칭하여, 지지체막(21)으로부터 지지체(22)를 형성하는 동시에, Si 기판(1) 표면을 노출시키는 홈(h2)을 형성한다. 또한, 홈(h2)을 형성하는 에칭 공정에서는, Si 기판(1) 표면에서 에칭을 정지시키도록 할 수도 있고, Si 기판(1)을 오버에칭하여 오목부를 형성하도록 할 수도 있다.
다음으로, 도 6의 (a) 및 (b)에서, 홈(h2)을 통하여 불질산 등의 에칭액을 Si층(13a 및 13b)과, SiGe층(11a 및 11b) 각각의 측면에 접촉시켜 SiGe층(11a 및 11b)을 선택적으로 에칭하여 제거하고, Si층(13a)과 Si 기판(1) 사이에 공동부(25)를 형성한다. 여기서, 에칭액으로서 예를 들어 불질산을 사용한 경우, Si층과 비교하여 SiGe층의 에칭 레이트는 크기 때문에, Si층을 남기면서 SiGe층만을 에칭하는 것이 가능하다. 또한, 단결정 Si층(13a)과 비교하고, 폴리크리스털라인 또는 어모퍼스 구조의 Si층(13b)은 원자간의 결합력이 약하여 에칭 레이트가 크다. 이 때문에, 이 홈(h2)을 통한 에칭 공정에서는, SiGe층(11a 및 11b)뿐만 아니라 버즈비크 위에 형성된 폴리크리스털라인 또는 어모퍼스 구조의 Si층(13b)도 제거된다.
그 결과, 도 6의 (a) 및 (b)에 나타낸 바와 같이, 단결정 Si층(13a)의 측면과 지지체(22) 사이에는 간극(25a)이 설치되고, Si층(13a)은 그 상면을 지지체(22)에 의해서만 지지하게 된다.
다음으로, 도 7의 (a)에 나타낸 바와 같이, Si 기판(1)을 열산화하여 공동부의 내벽에 SiO2막(31)을 형성한다. 여기서, Si층(13a)의 측면은 지지체(22)로부터 이간되어 있기 때문에, 열산화의 초기 단계(즉 간극(25a)이 충분히 남아 있는 단계)에서는, 지지체(22)로부터 Si층(13a)의 측면으로의 외력 부가를 방지할 수 있다. 또한, Si층(13a)에 생기는 압축 응력을 간극(25a)으로 보낼 수도 있다.
다음으로, CVD 등의 방법에 의해, Si 기판(1) 전면에 절연막을 성막하여 지지체 구멍이나, 불질산 도입용 홈을 매립한다. 절연막은 예를 들어 SiO2막이나 실리콘 질화(Si3N4)막이다. 또한, 공동부가 SiO2막(31)으로 완전히 매립되어 있지 않은 경우에는, 이 절연막 형성에 의해 공동부의 매립이 보완된다.
다음으로, 도 7의 (b)에 나타낸 바와 같이, Si 기판(1) 전면을 덮는 절연막(33)을 예를 들어 CMP에 의해 평탄화하고, 또한 필요한 경우에는 절연막(33)을 습식 에칭하여, Si층(13a) 위로부터 절연막(33)을 완전히 제거한다. 다음으로, Si층(13a)의 표면을 열산화하여 게이트 절연막을 형성한다. 또한, CVD 등의 방법에 의해, 게이트 절연막이 형성된 Si층 위에 다결정 실리콘층을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 다결정 실리콘층을 패터닝한다.
이것에 의해, 도 7의 (c)에 나타낸 바와 같이, 게이트 절연막(41) 위에 게이 트 전극(43)을 형성한다. 다음으로, 게이트 전극(43)을 마스크로서, As, P, B 등의 불순물을 Si층(13a) 내에 이온 주입함으로써, 게이트 전극(43) 양측의 Si층(13a)에 저농도 불순물 도입층으로 이루어지는 LDD층(도시 생략)을 형성한다. 그리고, CVD 등의 방법에 의해, LDD층이 형성된 Si층(13a) 위에 예를 들어 SiO2막을 형성하고, RIE 등의 이방성 에칭을 이용하여 SiO2막을 에치백함으로써, 게이트 전극(43)의 측벽에 사이드월(45)을 형성한다. 또한, 게이트 전극(43) 및 사이드월(45)을 마스크로서, As, P, B 등의 불순물을 Si층(13a) 내에 이온 주입함으로써, 사이드월(45) 측방의 Si층(13a)에 고농도 불순물 도입층으로 이루어지는 소스층 및 드레인층(도시 생략)을 형성한다. 이것에 의해, SOI 구조를 갖는 트랜지스터(즉 SOI트랜지스터)를 완성시킨다.
이와 같이, 본 발명의 제 1 실시예에 의하면, Si층(13) 중의 지지체 인접부(즉 Si층(13b))를 폴리크리스털라인 또는 어모퍼스 구조로 형성할 수 있다. 따라서, Si 기판(1)과 Si층(13) 사이에 공동부(25)를 형성할 때에, SiGe층(11)뿐만 아니라 폴리크리스털라인 또는 어모퍼스 구조의 Si층(13b)도 에칭할 수 있어, Si층(13a)의 측면과 지지체(22) 사이에 간극(25a)을 설치할 수 있다. 공동부(25) 내에 SiO2막(31)을 형성할 때에, Si층(13a)의 측면은 지지체(22)로부터 이간되어 있기 때문에, Si층(13a)의 응력을 완화할 수 있다. 따라서, 소기의 트랜지스터 특성을 얻을 수 있다.
이 제 1 실시예에서는, Si 기판(1)이 본 발명의 「반도체 기판」에 대응하 고, 소자 분리층(3)이 본 발명의 「에피택시얼 성장 저지막」에 대응하고 있다. 또한, SiGe층(11a 및 11b)이 본 발명의 「제 1 반도체층」에 대응하며, Si층(13a 및 13b)이 본 발명의 「제 2 반도체층」에 대응하고 있다. 또한, 지지체 구멍(h1)이 본 발명의 「제 1 홈」에 대응하고, 홈(h2)이 본 발명의 「제 2 홈」에 대응하고 있다. 또한, SiO2막(31)이 본 발명의 「절연층」에 대응하고 있다.
(2) 제 2 실시예
상기 제 1 실시예에서는, 본 발명의 「에피택시얼 성장 저지막」으로서, LOCOS법으로 형성한 소자 분리층(3)을 사용하는 것에 대해서 설명했다. 이러한 구성이면, 에피택시얼 성장 저지막의 형성 공정과, 소자 분리 공정을 동시에 행할 수 있기 때문에, 제조 공정의 단축에 기여할 수 있다.
그러나, 본 발명의 「에피택시얼 성장 저지막」은 소자 분리층(3)에 한정되지 않고, 예를 들어 소자 분리층(3)과는 별도로 Si 기판(1) 위에 형성되는 SiO2막이나, Si3N4막어어도 된다. 두 개의 막 모두 어모퍼스 구조이기 때문에, 그 위에 에피택시얼 성장법으로 형성되는 반도체층은 폴리크리스털라인, 또는 어모퍼스 구조로 된다. 제 2 실시예에서는, 이 점에 대해서 설명한다.
도 8의 (a) 내지 (d)는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다. 도 8의 (a) 내지 (d)에서, 제 1 실시예에서 설명한 도 1 내지 도 7과 동일한 구성 및 기능을 갖는 부분에는 동일한 부호를 첨부하고, 그 상세한 설명은 생략한다.
도 8의 (a)에 나타낸 바와 같이, 우선, 처음으로 LOCOS법에 의해 Si 기판(1)에 소자 분리층(3)을 형성한다. 다음으로, 예를 들어 CVD법에 의해 Si 기판(1) 전면에 SiO2막(4)을 형성한다. 또한, SiO2막(4)은 에피택시얼 성장 저지막의 일례이며, SiO2막 대신에 Si3N4막을 사용할 수도 있다.
다음으로, 포토리소그래피 기술 및 에칭 기술을 이용하여 SiO2막(4)을 부분적으로 에칭하여, SiO2막(4) 아래로부터 Si 기판(1) 표면을 부분적으로 노출시킨다. 이 에칭 공정에서는, 적어도 SOI 구조를 형성하는 영역(즉 SOI 형성 영역)의 Si 기판(1) 위로부터 SiO2막(4)을 제거하고, 또한 SOI 형성 영역과 지지체 구멍(h1)을 형성하는 영역(즉 지지체 구멍 형성 영역) 사이에 삽입된 영역의 Si 기판(1) 위에는 SiO2막(4)을 남길 필요가 있다.
이 이후의 공정은 제 1 실시예와 동일하다. 즉, 도 8의 (b)에 나타낸 바와 같이, Si 기판(1) 위에 Si-buffer층(도시 생략)을 형성하고, 그 위에 SiGe층(11a 및 11b)을 형성하며, 그 위에 Si층(13a 및 13b)을 형성한다. 이들 Si-buffer층, SiGe층(11a 및 11b), Si층(13a 및 13b)은 예를 들어 에피택시얼 성장법으로 형성되기 때문에, 단결정 Si 기판(1) 위에는 단결정 SiGe층(11a)이 형성되고, 소자 분리층(3) 위 및 SiO2막(4) 위에는 폴리크리스털라인 구조 또는 어모퍼스 구조의 SiGe층(11b)이 형성된다. 또한, 단결정 SiGe층(11a) 위에는 단결정 Si층(13a)이 형성되며, 폴리크리스털라인 구조 또는 어모퍼스 구조의 SiGe층(11b) 위에는 폴리크리 스털라인 구조 또는 어모퍼스 구조의 Si층(13b)이 형성된다.
다음으로, 도 8의 (c)에 나타낸 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, Si층(13b), SiGe층(11b) 및 Si-buffer층(도시 생략)을 부분적으로 에칭한다. 이것에 의해, SiO2막(4)의 외주부로부터 내측으로 들어간 영역에, Si층(13b), SiGe층(11b) 및 Si-buffer층을 관통하여 SiO2막(4)을 저면으로 하는 지지체 구멍(h1)을 형성한다.
다음으로, 도 8의 (c)에서, 지지체 구멍(h1)을 매립하도록 하여 Si 기판(1) 위의 전면에 예를 들어 SiO2막 등으로 이루어지는 지지체막을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 지지체막, Si층(13a 및 13b), SiGe층(11a 및 11b), Si-buffer층(도시 생략)을 부분적으로 에칭하여, 도 8의 (d)에 나타낸 바와 같이, 지지체막으로부터 지지체(22)를 형성하는 동시에, Si 기판(1) 표면을 노출시키는 홈(h2)(도 5의 (a) 참조)을 형성한다.
다음으로, 홈(h2)을 통하여 불질산 등의 에칭액을 Si층(13a 및 13b)과, SiGe층(11a 및 11b) 각각의 측면에 접촉시켜 SiGe층(11a 및 11b)을 선택적으로 에칭하여 제거하고, Si층(13a)과 Si 기판(1) 사이에 공동부를 형성한다. 이 에칭 공정에서는, SiGe층(11a 및 11b)뿐만 아니라 SiO2막(4) 위에 형성된 폴리크리스털라인 또는 어모퍼스 구조의 Si층(13b)도 제거된다.
그 결과, 제 1 실시예와 같이, 단결정 Si층(13a)의 측면과 지지체(22) 사이에는 간극(2)이 설치되고, Si층(13a)은 그 상면을 지지체(22)에 의해서만 지지하게 된다. 다음으로, Si 기판(1)을 열산화하여 공동부의 내벽에 SiO2막(31)을 형성한다. 여기서, Si층(13a)의 측면은 지지체(22)로부터 이간되어 있기 때문에, 열산화의 초기 단계(즉 간극(25a)이 충분히 남아 있는 단계)에서는, 지지체(22)로부터 Si층(13a)의 측면으로의 외력 부가를 방지할 수 있다. 또한, Si층(13a)에 생기는 압축 응력을 간극(25a)으로 보낼 수도 있다.
이와 같이, 본 발명의 제 2 실시예에 의하면, Si층(13)의 측면 중 지지체(22)와 접하는 부분(즉 Si층(13b))을 폴리크리스털라인 또는 어모퍼스 구조로 형성할 수 있다. 따라서, Si 기판(1)과 Si층(13) 사이에 공동부를 형성할 때에, SiGe층(11)뿐만 아니라 폴리크리스털라인 또는 어모퍼스 구조의 Si층(13b)도 에칭할 수 있어, Si층(13a)의 측면과 지지체(22) 사이에 간극(25a)을 설치할 수 있다. 공동부(25) 내에 SiO2막(31)을 형성할 때에, Si층(13a)의 측면은 지지체(22)로부터 이간되어 있기 때문에, Si층(13a)의 응력을 완화할 수 있다. 따라서, 소기의 트랜지스터 특성을 얻을 수 있다.
또한, 제 1 실시예와 비교하여 제조 공정의 공정 수는 증가하지만, SiO2막(4)은 포토리소그래피 기술과 에칭 기술을 이용하여 성형(成形)되어 있기 때문에, 그 가공 정밀도는 LOCOS법에 의해 형성되는 소자 분리층(3)보다도 높다. 따라서, 제 1 실시예와 비교하여, 반도체 장치의 미세화에 유리하다.
이 제 2 실시예에서는, SiO2막(4)이 본 발명의 「에피택시얼 성장 저지막」에 대응하고 있다. 또한, 그 이외의 대응 관계는 제 1 실시예와 동일하다.
또한, 상기 제 1, 제 2 실시예에서는, 「반도체 기판」이 벌크 실리콘 웨이퍼이고, 「제 1 반도체층」이 SiGe이며, 「제 2 반도체층」이 Si일 경우에 대해서 설명했다. 그러나, 본 발명의 「반도체 기판」, 「제 1 반도체층」 및 「제 2 반도체층」의 재질은 이것에 한정되지 않고, 예를 들어 Si, Ge, SiGe, SiC, SiSn, PbS, GaAs, InP, GaP, GaN 또는 ZnSe 등 중에서 선택되는 조합을 사용할 수 있다.
본 발명에 의하면, SOI 구조를 갖는 반도체 장치에서 소기의 트랜지스터 특성을 얻는 것이 가능해진다.
Claims (3)
- 단결정 반도체 기판 위에 에피택시얼(epitaxial) 성장 저지막을 부분적으로 형성하는 공정과,상기 반도체 기판 위에 에피택시얼 성장법에 의해 제 1 반도체층과 제 2 반도체층을 차례로 적층하는 공정과,상기 제 2 반도체층과 상기 제 1 반도체층을 부분적으로 에칭함으로써, 상기 에피택시얼 성장 저지막의 외주부로부터 내측으로 들어간 영역의 상기 반도체 기판 위에 상기 제 2 반도체층과 상기 제 1 반도체층을 관통하는 제 1 홈을 형성하는 공정과,상기 제 1 홈이 매립되고, 또한 상기 제 2 반도체층이 덮이도록 하여 상기 반도체 기판 위의 전면(全面)에 지지체막을 형성하는 공정과,상기 지지체막을 부분적으로 에칭함으로써, 상기 제 1 홈으로부터 상기 에피택시얼 성장 저지막의 상기 외주부를 넘어서 소자 영역에 걸쳐 상기 제 2 반도체층을 덮는 형상의 지지체를 형성하는 공정과,상기 지지체 아래로부터 노출된 상기 제 2 반도체층과 상기 제 1 반도체층을 차례로 에칭하여, 상기 제 1 반도체층의 측면을 노출시키는 제 2 홈을 형성하는 공정과,상기 제 2 반도체층보다도 상기 제 1 반도체층이 에칭되기 쉬운 에칭 조건으로 상기 제 2 홈을 통하여 상기 제 1 반도체층을 선택적으로 에칭함으로써, 상기 반도체 기판과 상기 제 2 반도체층 사이에 공동부(空洞部)를 형성하는 공정과,상기 공동부 내에 절연층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 단결정 반도체 기판 위에 에피택시얼 성장법에 의해 제 1 반도체층과 제 2 반도체층을 차례로 적층하는 공정과,상기 제 2 반도체층과 상기 제 1 반도체층을 부분적으로 에칭함으로써, 상기 반도체 기판 위에 상기 제 2 반도체층과 상기 제 1 반도체층을 관통하는 제 1 홈을 형성하는 공정과,상기 제 1 홈이 매립되고, 또한 상기 제 2 반도체층이 덮이도록 하여 상기 반도체 기판 위의 전면에 지지체막을 형성하는 공정과,상기 지지체막을 부분적으로 에칭함으로써, 상기 제 1 홈으로부터 소자 영역에 걸쳐 상기 제 2 반도체층을 덮는 형상의 지지체를 형성하는 공정과,상기 지지체 아래로부터 노출된 상기 제 2 반도체층과 상기 제 1 반도체층을 차례로 에칭하여, 상기 제 1 반도체층의 측면을 노출시키는 제 2 홈을 형성하는 공정과,상기 제 2 반도체층보다도 상기 제 1 반도체층이 에칭되기 쉬운 에칭 조건으로 상기 제 2 홈을 통하여 상기 제 1 반도체층을 선택적으로 에칭함으로써, 상기 반도체 기판과 상기 제 2 반도체층 사이에 공동부를 형성하는 공정과,상기 공동부 내에 절연층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법으로서,상기 제 1 반도체층을 형성하기 전에, 상기 제 1 홈을 형성하는 영역과 상기 소자 영역 사이에 삽입된 영역의 상기 반도체 기판 위에 에피택시얼 성장 저지막을 형성하여 두는 공정을 더 포함하며,상기 제 1 반도체층과 상기 제 2 반도체층을 형성하는 공정에서는, 상기 에피택시얼 성장 저지막 위에도 상기 제 1 반도체층과 상기 제 2 반도체층을 적층하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 에피택시얼 성장 저지막은 소자 분리층인 것을 특징으로 하는 반도체 장치의 제조 방법.
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