KR20070024581A - 다수 반도체 층들을 갖는 반도체 디바이스 - Google Patents

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써리쉬 벤카테산
마크 씨. 포이지
마이클 에이. 멘디시노
마리우스 케이. 오를로브스키
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프리스케일 세미컨덕터, 인크.
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Abstract

반도체 디바이스 구조(10)는 N 및 P 채널 트랜지스터 캐리어 이동도를 개별적으로 최적화하도록 2개의 반도체 층들(16, 20)을 사용한다. 이것을 결정하기 위한 전도 특성은 반도체의 재료 형태, 결정면, 방향, 및 변형력의 조합이다. 홀 이동도(hole mobility)는 전도 특성이 실리콘 게르마늄인 반도체 재료, 압축적인 변형력, (100)인 결정면, <100>인 방향을 특징으로 한다. 대안으로서, 결정면은 (111)일 수 있고, 그러한 경우에 방향은 중요하지 않다. N형 전도에 대해 선호되는 기판은 P형 전도에 대해 선회되는 (또는 최적의) 기판과는 서로 다르다. N 채널 트랜지스터들(40)은 인장 변형, 실리콘 반도체 재료, 및 (100) 면을 갖는 것이 바람직하다. 개별적인 반도체 층들(16, 20)을 통해, N 및 P 채널 트랜지스터들(38, 40) 모두 캐리어 이동도에 대해 최적화될 수 있다.
반도체 디바이스 구조, 결정면, 캐리어 이동도, 재료 구성물, 변형력

Description

다수 반도체 층들을 갖는 반도체 디바이스{Semiconductor device with multiple semiconductor layers}
본 발명은 일반적으로 반도체 프로세싱, 특히 다수 반도체 층들을 갖는 반도체 디바이스에 관한 것이다.
반도체 디바이스들은 일반적으로 반도체 층으로 형성된다. 예를 들어, SOI(semiconductor-on-insulator) 테크놀로지들은 반도체 기판을 위에서 덮는 (매장된 실리콘 이산화물과 같은) 절연층을 위에서 덮는 반도체 층 내에 디바이스들을 형성한다. SOI 디바이스들은 보편적인 벌크 테크놀로지들(bulk technologies)을 통해 향상된 성능을 허용한다. 오늘날, 많은 SOI 테크놀로지들은 서로 전기적으로 디바이스들을 분리하기 위해 STI(shallow trench isolation)의 사용을 통해 동일한 반도체 층으로 (각각 PMOS 및 NMOS 디바이스들로도 언급되는 P형 금속 산화물 반도체(P-type Metal-Oxide-Semiconductor; PMOS) 및 N형 금속 산화물 반도체(N-type Metal-Oxide-Semiconductor; NMOS) 전계 효과 트랜지스터들(FET들)과 같은) 서로 다른 도전형들을 갖는 반도체 디바이스들의 서로 다른 형태들을 집적한다. 또한, (PMOS 및 NMOS 디바이스들과 같은) 반도체 디바이스들의 서로 다른 형태들은 그것들이 형성되는 반도체 층의 다양한 특징들을 변형시킴으로써 최적화될 수 있다. 그 러나, PMOS 및 NMOS 디바이스들에 대한 초기 반도체 층은 일반적으로 다른 최적화들을 요구한다.
예를 들어, 이동도(mobility) 및 그로 인한 PMOS 및 NMOS 디바이스들의 성능은 그것들이 형성되는 반도체 층의 결정 방향에 의존하고, PMOS 디바이스들에 대한 최상의 결정 방향은 NMOS 디바이스들에 대한 최상의 결정 방향과는 서로 다르다. 예를 들어, NMOS 이동도가 (100) 결정면 표면을 따라 가장 높은 반면에, PMOS 이동도는 (111) 결정면 표면을 따라 가장 높다. 그러므로, 최신 테크놀로지들에서 디바이스들은 (100) 결정면 표면에 형성되고, MOSFET 채널들은 전류 흐름이 그러한 면 내에서 <110> 결정 방향들을 따르도록 향해지므로, NMOS 디바이스들을 지지하여 PMOS 디바이스들의 성능과 절충한다. 그러므로, PMOS 및 NMOS 디바이스들의 독립적인 최적화에 대해 허용하는 PMOS 및 NMOS 디바이스들을 집적하는 향상된 방법에 대한 필요성이 존재한다.
본 발명은 예를 통해 예시되고 첨부된 도면들에 제한되지 않으며, 상기 도면들에서 유사한 참조 번호들은 유사한 요소들을 표시한다.
도 1은 본 발명의 일 실시예에 따라 다수 반도체 층들을 갖는 반도체 디바이스를 도시한 단면도.
도 2는 본 발명의 일 실시예에 따라 격리 트렌치 개구부들(isolation trench openings)의 형성 후 도 1의 반도체 디바이스를 도시한 단면도.
도 3은 본 발명의 일 실시예에 따라 격리 영역들의 형성 후 도 2의 반도체 디바이스를 도시한 단면도.
도 4는 본 발명의 일 실시예에 따라 반도체 층들 중 하나의 일부의 제거 및 패터닝 후, 도 3의 반도체 디바이스를 도시한 단면도.
도 5는 본 발명의 일 실시예에 따라, 다수 반도체 층들 내에서 다양한 디바이스들의 형성 후, 도 4의 반도체 디바이스를 도시한 단면도.
도 6은 본 발명의 일 실시예에 따라, 다양한 디바이스들로의 접속들의 형성 후 도 5의 반도체 디바이스를 도시한 단면도.
도 7 내지 도 9는 본 발명의 대안적인 실시예에 따라 반도체 디바이스를 도시한 단면도.
도면들 내 요소들이 단순성 및 명확성을 위해 도시되며 반드시 스케일에 따라 도시되지는 않는다는 것을 당업자들은 이해할 것이다. 예를 들어, 도면들 내 요소들의 일부의 치수들은 본 발명의 실시예들의 이해를 향상시키는 것을 돕기 위해 다른 요소들과 비교하여 확대될 수 있다.
본 발명의 일 실시예는 SOI 테크놀로지에 의해 제공되는 강화된 성능을 유지하는 동안 예를 들어 PMOS 및 NMOS 디바이스들과 같은 디바이스들의 다른 형태들의 독립적인 최적화에 대해 허용한다. 일 실시예는 PMOS 및 NMOS 디바이스들이 다른 반도체 층들에 각각 형성될 수 있는 것처럼 다수 반도체 층들을 사용한다. 이러한 방식에서, 디바이스의 한 가지 형태는 하나의 반도체 층에 형성될 수 있고, 서로 다른 반도체 층에 형성되는 디바이스들의 다른 형태로부터 다른 전도 특성을 가지며, 그에 따라 이러한 서로 다른 전도 특성들은 서로 다르게 최적화될 수 있다. 일 실시예에서, 전도 특성들은 재료 구성물(material composition), 결정면(crystal plane), MOSFET 채널에 관련된 배향(orientation), 및 변형력(strain)의 조합에 의해 규정된다. (일 실시예에서, 전도 특성들이 전자 전달 특징들로 언급될 수도 있다는 것에 주의한다.) 일 실시예에서, 반도체 층 각각은 MOSFET 채널들이 전류 흐름의 방향으로 최적의 전도를 위해 쉽게 정렬되도록 그것의 면에 수직인 벡터 주위에서 독립적으로 회전된다. 또한, 일 실시예에서 디바이스들이 형성되는 반도체 층들이 SOI 구조의 활성층들이며, 따라서 SOI 격리의 이득들을 유지하도록 PMOS 및 NMOS 디바이스들 모두를 허용한다.
도 1은 본 발명의 일 실시예에 따라 반도체(10)를 도시한 단면도이다. 반도체 디바이스(10)는 기판(12), 기판(12)을 위에서 덮는 매장된 절연층(14), 매장된 절연층(14)을 위에서 덮는 제 1 반도체 층(16), 제 1 반도체 층(16)을 위에서 덮는 결합층(18), 및 결합층(18)을 위에서 덮는 제 2 반도체 층(20)을 포함한다. 일 실시예에서, 제 1 반도체 층(16)은 예를 들어 하나의 도전형을 갖는 디바이스의 하나의 형태를 주로 형성하도록 사용될 것이고, 반면에 제 2 반도체 층(20)은 예를 들어 서로 다른 도전형을 갖는 디바이스의 다른 형태를 주로 형성하도록 사용될 것이다. 그러므로, 일 실시예에서 기판(12)은 어떠한 디바이스들도 형성하도록 사용되지 않는다. 이러한 실시예에서, 기판(12)은 반도체 다이(semiconductor die)를 형성하고 지지하기 위한 기계적 요구들에 부합하는 어떠한 형태의 재료일 수 있다. 예를 들어, 기판(12)은 석영(quartz) 또는 플라스틱 기판일 수 있다. 대안적으로, 기판(12)은 예를 들어 실리콘 기판과 같은 어떠한 형태의 반도체 기판일 수 있다. 이러한 경우에, 기판(12)은 또한 디바이스들을 형성하도록 사용될 수 있다.
일 실시예에서, 제 1 반도체 층(16) 및 제 2 반도체 층(20) 각각은 대략 100 나노미터(nm)보다 적은 두께를 갖는다. 제 1 반도체 층(16) 및 제 2 반도체 층(20)의 재료 구성물 및 다른 특징들은 이러한 디바이스들을 형성하도록 사용되는 프로세스들 및 이러한 층들을 사용하여 계속해서 형성될 디바이스들의 형태에 의존한다. 일 실시예에서, 반도체 층(16)은 예를 들어 실리콘, 실리콘 게르마늄, 게르마늄, 또는 그의 어떠한 조합과 같은 반도체 재료로 형성될 수 있다. 일 실시예에서, 반도체 층(16)은 Si(1-x)Cx(silicon carbon alloy) 또는 SiC(silicon carbide)일 수 있다. 일 실시예에서, 반도체 층(20)은 예를 들어 실리콘, 실리콘 게르마늄, 게르마늄, 또는 그의 어떠한 조합과 같은 반도체 재료로 형성될 수 있다. 일 실시예에서, 반도체 층(20)은 Si(1-x)Cx(silicon carbon alloy) 또는 SiC(silicon carbide)일 수 있다.
예를 들어, 일 실시예에서, 제 1 반도체 층(16)은 (P 채널 디바이스들 또는 트랜지스터들로도 언급되고, 그것의 도전형은 p형인) PMOS 디바이스들을 형성하도록 사용될 것이고, 반면에 제 2 반도체 층(20)은 (N 채널 디바이스들 또는 트랜지스터들로도 언급되고, 그것의 도전형이 N형인) NMOS 디바이스들을 형성하도록 사용될 것이다. 이러한 실시예에서, 제 1 반도체 층(16)은 (100) 결정면 표면을 갖는 압축 변형된 실리콘 게르마늄 또는 (변형되지 않거나 압축 변형된) 실리콘으로 형 성될 수 있다. 이러한 실시예에서, PMOS 디바이스들은 예를 들어 <110> 또는 <100> 방향에서와 같이 결정면 표면에 대한 어떠한 방향으로 형성될 수 있다. 대안적으로, 제 1 반도체 층(16)은 (111) 결정면 표면을 갖는 변형되지 않거나 압축 변형된 실리콘으로 형성될 수 있고, 그 경우에 PMOS 디바이스들은 결정면 표면에 대해 어떠한 채널 방향으로 형성될 수 있다. 또는, 대안적으로, 제 1 반도체 층(16)은 (110) 결정면 표면을 갖는 변형되지 않거나 변형된 실리콘으로 형성될 수 있고, 그 경우에 PMOS 디바이스들은 <-110> 채널 방향을 통해 형성될 수 있다. 제 2 반도체 층(20)은 (100) 결정면 표면을 갖는 인장 변형된 실리콘으로 형성될 수 있고, 그 경우에 NMOS 디바이스들은 결정면 표면에 대해 어떠한 방향으로 형성될 수 있다. (대안적인 실시예들에서, 제 1 반도체 층(16)은 제 2 반도체 층(20)이 PMOS 디바이스들을 형성하도록 사용될 수 있는 반면에 NMOS 디바이스들을 형성하도록 사용될 수 있고, 그 경우에 NMOS 및 PMOS 디바이스들의 각각에 대해 상기 기술된 각각의 재료 구성물들 및 평면들이 사용될 수 있다는 것에 주의한다.)
대안적인 실시예들에 있어서, 다른 형태의 재료들이 형성될 디바이스들의 형태들에 의존하여 사용될 수 있고, 그 경우에 반도체 층(16)의 특징들(예로써, 재료 구성물, 변형력 등)은 반도체 층(20)의 것들과는 서로 다를 수 있다. 또한, 반도체 층들(16, 20)의 특징들은 프로세싱을 통해 변경될 수 있다. 예를 들어, 일 실시예에서 각각의 반도체 층들(16, 20)은 나중의 프로세싱에서 다음으로 변형(인장 또는 압축 변형)될 수 있는 예를 들어 실리콘, 실리콘 게르마늄, 또는 게르마늄과 같은 반도체 재료로 형성될 수 있다. 대안적인 실시예에서, 변형된 실리콘 또는 실리콘 게르마늄은 층들(16, 20)을 형성하도록 사용될 수 있고, 다음의 프로세싱에서 이러한 변형력을 수정한다.
일 실시예에서, 매장된 절연층(14)은 실리콘 이산화물로 형성된다. 그러나, 대안적인 실시예들은 매장된 절연층(14)에 대해 다른 절연 재료들을 사용할 수 있다. 또한, 일 실시예에서, 매장된 절연층(14)은 대략 50 nm 내지 200 nm의 범위에 따른 두께를 갖는다. 대안적으로, 다른 두께들이 사용될 수 있다. 일 실시예에서, 결합층(18)은 80 nm보다 적은 두께를 가지며, 절연 및/또는 고착층으로 사용될 수 있다. 예를 들어, 일 실시예에서 결합층(18)은 실리콘 이산화물로 형성된다. 대안적으로, 다른 절연체들이 사용될 수 있다. 일 실시예에서, 결합층(18)은 제 1 반도체 층(16)에 제 2 반도체 층(20)을 고착시키는 것을 돕는다. 대안적인 실시예들에서, 다른 절연 및/또는 고착 재료들은 결합층(18)에 대해 사용될 수 있거나, 또 다른 실시예에서 결합층들의 조합이 사용될 수 있다. 대안적으로, 결합층(18)은 존재하지 않을 수 있다.
도 2는 개구부들(22, 26)과 같은 격리 트렌치 개구부들의 형성 후 도 1의 반도체 디바이스(10)를 도시한 단면도이다. 일 실시예에서, 개구부들(22, 26)과 같은 개구부들은 종래의 패터닝 및 에칭 테크닉들을 사용하여 형성되며, 그것들이 매장된 절연층(14)으로 연장하는 것과 같이 형성된다. 대안적으로, 격리 트렌치 개구부들은 그 개구부들(도시되지 않음)이 단지 결합층(18)으로 연장하는 제 2 반도체 층(20)에 형성될 수 있다. 도 3은 (각각 격리 영역들(28, 30, 34, 36)로도 언급되는) STI들(shallow trench isolations)(28, 30, 34, 36)을 형성하기 위한 격리 트 렌치 개구부들의 충전 후 도 2의 반도체 디바이스(10)를 도시한 단면도이다. 종래의 프로세싱은 트렌치 개구부들을 충전하고 결과적인 STI들을 평탄화하도록 사용될 수 있다. 일 실시예에서, 산화물은 트렌치 충전 재료(trench fill material)로 사용된다.
도 4는 제 1 반도체 층(16)의 일부분들을 노출시키기 위해 제 2 반도체 층(20) 및 결합층(18)의 일부들을 제거 및 패터닝한 후 반도체 디바이스(10)를 도시한 단면도이다. 그러므로, (영역(17)에서와 같이) 제 2 반도체 층(20)의 나머지 부분들은 디바이스의 하나의 형태를 형성하도록 사용될 수 있는 반면에, (영역(15)과 같은) 제 1 반도체 층(16)의 노출된 부분들은 디바이스의 다른 형태를 형성하도록 사용될 수 있다. 예시적인 실시예에서, 영역(17)이 또한 제 1 반도체 층(16)의 노출된 부분을 포함하고, 그 경우 영역(17) 내 제 1 반도체 층(16)의 이러한 노출된 부분이 영역(17) 내 제 2 반도체 층(20) 내에 형성된 디바이스에 대한 백게이트(backgate)로의 접속을 제공하도록 사용될 수 있다. 대안적으로, 영역(17)은 제 1 반도체 층(16)의 노출된 부분들을 포함할 수 없다.
도 5는 (또한 디바이스들(38, 40, 42)로서 각각 언급되는) 트랜지스터들(38, 40, 42)의 형성 후 도 4의 반도체 디바이스(10)를 도시한 단면도이다. 도 5에 예시된 바와 같이, 트랜지스터들(38, 42)은 제 1 반도체 층(16)을 사용하여 영역(15)에 형성되는 반면에, 트랜지스터(40)는 제 2 반도체 층(20)을 사용하여 영역(17)에 형성된다. 그러므로, 트랜지스터들(38, 42) 및 트랜지스터(40)는 예를 들어 제 1 반도체 층(16) 및 제 2 반도체 층(20)의 서로 다른 특징들로 인해 서로 다른 전도 특 성들을 가질 수 있다. 이러한 특징들은 예를 들어 재료 구성물, 결정면 및 배향, 및 변형력의 조합을 포함할 수 있다. 전도 특성들은 차례대로 트랜지스터들의 채널 영역에 반도체 층의 특징에 의해 결정될 수 있다.
계속해서 도 5를 참조하면, 트랜지스터(38)는 제 1 반도체 층(16) 내에 형성되는 채널 영역(48) 및 소스/드레인 영역들(44, 46)을 포함한다. 트랜지스터(38)는 또한 채널 영역(48) 및 소스/드레인 영역들(44, 46)의 일부들을 위에서 덮는 게이트 유전체(54), 게이트 유전체(54)를 위에서 덮는 게이트(50), 게이트 절연체(54) 및 게이트(50)의 인접한 측벽들을 위에서 덮는 측벽 스페이서들(side spacers; 52)을 포함한다. 종래의 프로세싱 및 재료들이 트랜지스터(38)를 형성하도록 사용될 수 있다. 트랜지스터(40)는 제 2 반도체 층(20) 내에 형성된 소스 드레인 영역들(56, 58) 및 채널 영역(60)을 포함하고, 여기서 채널 영역(60)은 소스/드레인 영역들(56, 58)간에 위치된다. 트랜지스터(40)는 또한 소스 드레인 영역들(56, 58)의 일부들 및 채널 영역(60)을 위에서 덮는 게이트 유전체(66), 게이트 유전체(66)를 위에서 덮는 게이트(62), 및 게이트 유전체(66)를 위에서 덮고 게이트(62)의 측벽들에 인접한 측벽 스페이서들(62)를 포함한다. 종래의 프로세싱 및 재료들은 트랜지스터(40)를 형성하도록 사용될 수 있다. 트랜지스터(42)는 제 1 반도체 층(26) 내에 형성되는 채널 영역(72) 및 소스/드레인 영역들(68, 70)의 일부들을 포함하고, 그 경우 채널 영역(72)은 소스/드레인 영역들(68, 70) 사이에 위치된다. 트랜지스터들(42)은 또한 채널 영역(72) 및 소스/드레인 영역들(68, 70)의 일부분들을 위에서 덮는 게이트(74), 게이트 유전체(78)를 위에서 덮는 게이트(74) 와, 게이트 절연체(78) 및 게이트(74)의 인접한 측벽들을 위에서 덮는 측벽 스페이서들(76)을 포함한다. 일 실시예에서, 각각의 트랜지스터들(38, 40, 42)은 동시에 형성된다. 예를 들어, 게이트 유전체들 각각이 동시에 형성되고, 게이트들 각각이 동시에 형성된다.
(상기 논의된 바와 같은) 일 실시예에서, 트랜지스터들(38, 42)은 PMOS 트랜지스터들이고, 트랜지스터(40)는 NMOS 트랜지스터이다. 그러므로, 이러한 실시예에서, 상기 기술된 재료 구성물들 및 결정면들이 제 1 반도체 층(16) 및 제 2 반도체 층(20)에 대해 사용될 수 있고, 그 경우에 제 1 반도체 층(16)이 PMOS 디바이스들의 형태로 사용되며 제 2 반도체 층이 NMOS 디바이스들의 형태로 사용된다. 그러므로, 제 1 및 제 2 반도체 층에 따른 차이들로 인해, 트랜지스터들(38, 42)이 트랜지스터(40)와 비교하여 서로 다른 전도 특성들을 가질 수 있다는 것에 주의한다. 예를 들어, 채널 영역들(48, 72)의 재료 구성물 및 변형력은 채널 영역(60)의 것과 서로 다를 수 있다. 이러한 방식에서, 트랜지스터들(38, 42)의 전도 특성들은 트랜지스터(40)의 전도 특성과 비교하여 PMOS 트랜지스터들의 캐리어 이동도(carrier mobility)에 대해 더 양호할 수 있는 반면에, 트랜지스터(40)의 전도 특성들은 트랜지스터들(38, 42)의 전도 특성들과 비교하여 NMOS 트랜지스터들의 캐리어 이동도에 대해 더 양호할 수 있다. 대안적으로, 결과적으로 형성되는 제 1 및 제 2 반도체 층들(16, 20)을 통해 트랜지스터들(38, 42)이 NMOS 트랜지스터들일 수 있고 트랜지스터(40)가 PMOS 트랜지스터일 수 있다는 것에 주의한다.
일 실시예에서, 영역들(15, 17) 각각이 주로 동일한 형태의 디바이스들을 포 함하지만, 대안적인 실시예들에서, 각각의 영역들(15, 17) 내 일부 디바이스들이 서로 다른 형태의 것일 수 있고, 그 경우에 이러한 디바이스들의 성능이 각각의 영역에서 대다수의 디바이스들을 지지하여 절충된다는 것에 또한 주의한다. 예를 들어, 트랜지스터들(38, 42)이 PMOS 트랜지스터들에 대응하고 트랜지스터(40)가 NMOS 트랜지스터에 대응하는 상기 예에서, 반도체 디바이스(10)는 제 2 반도체 층(20) 내에 형성되는 영역(17) 내 하나 또는 그 이상의 PMOS 트랜지스터들을 계속해서 포함할 수 있고, 또한 제 1 반도체 층(16) 내에 형성되는 영역(15) 내 하나 또는 그 이상의 NMOS 트랜지스터들을 포함할 수 있다.
일 실시예에서, 게이트들(50, 62, 74)은 제 2 반도체 층(20)의 상승된 부분에 의해 유입되는 단계에 걸쳐 형성될 수 있는 다결정 실리콘(즉, 폴리실리콘) 게이트들이다. 예를 들어, 게이트(62)는 (도 5의 단면이 X-Y면으로 나타난다고 가정하면, z 축을 따라) 페이지 외부로 연장하고, 그 경우 z 축을 따른 이러한 영역은 또한 영역(17)보다 더 적은 영역(15)의 일부일 수 있다.
도 6은 접촉들의 형성 후 도 5의 반도체 디바이스(10)의 단면을 도시한 도면이다. 일 실시예에서, 트랜지스터들(38, 40, 42)의 형성 후, 에칭 스톱층(etch stop layer; 78)은 트랜지스터들(38, 40, 42)에 걸쳐 그리고 제 1 및 제 2 반도체 층들(16, 20)에 걸쳐 침착되는 블랭킷(blanket)이다. ILD(interlevel dielectric) 층(80)은 에칭 스톱층(78)에 걸쳐 형성된다. 그 다음으로, 개구부들은 접촉들(84, 86, 88, 90, 92, 94, 96)의 위치들을 규정하도록 ILD 층(80)에 형성되며, 그 경우 에칭 스톱층(78)은 (영역(17)보다 영역(15) 내에서 더 깊은) 변화하는 깊이들의 개 구부들의 형성에 대해 허용하도록 사용된다. 일 실시예에서, 에칭 스톱층(78)은 질화층이다. 그 후에, 브레이크스루 에칭(breakthrough etch)은 에칭 스톱층(78)을 통해 에칭하고, (예를 들어, 트랜지스터들의 소스/드레인 영역들, 또는 영역(17)에서 제 1 반도체 층(16)의 일부분과 같은) 기반층을 노출시키도록 수행될 수 있다. 종래의 프로세싱 및 재료들이 에칭 스톱층(78), ILD(80), 및 접촉 개구부들을 형성하도록 사용될 수 있다는 것에 주의한다. 접촉 개구부들의 형성 후에, 그것들은 (예를 들어, 폴리실리콘 또는 금속과 같은) 전도성 재료를 통해 충전되고, 트랜지스터들(38)의 소스/드레인 영역(44), 트랜지스터들(38)의 소스/드레인 영역(46), 영역(17)내 제 1 반도체 층(16), 트랜지스터(40)의 소스/드레인 영역(56), 트랜지스터(40)의 소스/드레인 영역(58), 트랜지스터(42)의 소스/드레인 영역(68), 및 트랜지스터들(42)의 소스/드레인 영역(70) 각각에 접촉들을 제공하는 접촉들(또는 바이어스)(84, 86, 88, 90, 92, 94, 96)을 형성하도록 평탄화된다.
접촉들의 형성 후에, 레벨간 유전층(intralevel dielectric layer; 82)은 ILD 층(80)에 걸쳐 형성된다. 그 다음으로, 트렌치 개구부들은 레벨간 유전층(82) 내 접촉들의 라우팅들을 규정하는 레벨간 유전층(82) 내에 규정된다. 그 후에, 트렌치 개구부들은 금속 부분들(98, 100, 102, 104, 106, 108)을 갖는 상호접속 층을 형성하도록 충전 및 평탄화된다. 금속 부분(98)이 접촉(84)에 전기적 접속을 제공하고, 금속 부분(100)이 접촉(86)에 전기적 접속을 제공하고, 금속 부분(102)이 접촉(88)에 전기적 접촉을 제공하고, 금속 부분(104)이 접촉(90)에 전기적 접속을 제공하고, 금속 부분(106)이 접촉들(92, 94)에 전기적 접속을 제공하며(따라서, 트랜 지스터(42)의 소스/드레인 영역(68)과 함께 트랜지스터(40)의 소스/드레인 영역(58)을 전기적으로 접속한다), 금속 부분(108)이 접촉(96)에 전기적 접속을 제공한다는 것에 주의한다. 종래의 재료들 및 프로세싱은 층(82) 및 금속(98, 100, 102, 104, 106, 108)을 형성하도록 사용될 수 있다.
도 6에 예시된 바와 같이, 제 1 반도체 층(16)이 제 2 반도체 층(20)을 사용하여 형성되는 그러한 트랜지스터들과는 다른 전도 특성들을 갖는 트랜지스터들을 형성하도록 사용될 수 있다는 것에 주의한다. 제 1 반도체 층(16)의 일부들은 또한 다른 기능들을 제공하도록 사용될 수 있다. 예시된 실시예에서, 영역(17) 내 제 1 반도체 층(16)은 트랜지스터(40)에 대해 백게이트를 제공하도록 사용된다. 이러한 방식에서, 전압은 트랜지스터(42)의 문턱 전압에 영향을 미치기 위해 사용될 수 있는 접촉(88) 및 금속(102)을 통해 트랜지스터(40) 밑에 있는 제 1 반도체 층(16)에 적용될 수 있다. 대안적인 실시예에서, 제 1 반도체 층(16)의 일부 또는 일부들(도시되지 않음)은 기판(12)과 관련하여 디커플링 커패시터(decoupling capacitor)를 형성하도록 사용될 수 있다. 대안적으로, 제 1 반도체 층(16)의 일부 또는 일부분들(도시되지 않음)은 필요로 되는 정밀한 저항기들을 형성하도록 사용될 수 있다.
그러므로, 제 1 및 제 2 반도체 층들(16, 20)은 디바이스들의 다른 형태들이 독립적으로 최적화될 수 있는 다른 영역들을 규정하도록 사용될 수 있다. 이러한 방식에서, "홀들" 및 "아일랜드들"은 예를 들어, 제 1 반도체 층(16)이 디바이스들을 형성하도록 사용되는 영역들에 "홀들"이 대응할 수 있고 제 2 반도체 층이 디바이스들을 형성하도록 사용되는 영역들에 "아일랜드들"이 대응할 수 있는 웨이퍼에 걸쳐 규정될 수 있다. 이러한 방식에서, 서로 다른 최적화들이 사용될 수 있는 반면에, SOI 절연의 이익들을 유지하도록 모든 디바이스들에 계속해서 허용하고, 그 이유는 각각의 "홀들" 및 "아일랜드들"이 계속해서 SOI 영역들에 대응하기 때문이다.
도 7 내지 도 9는 본 발명의 대안적인 실시예에 따라 반도체 디바이스(200)의 단면도들을 도시한다. 도 7은 기판(202), 기판(202) 위를 덮는 매장된 절연층(204), 매장된 절연층(204)을 위에서 덮는 제 1 반도체 층(206), 제 1 반도체 층(206)을 위에서 덮는 결합층(208), 및 결합층(208)을 위에서 덮는 제 2 반도체 층(210)을 갖는 반도체 디바이스(200)의 단면도이다. 도 7의 예시된 실시예에서, 결합층(208) 및 제 2 반도체 층(210)의 일부는 영역(207)에서 기초적인 제 1 반도체 층(206)의 일부를 노출시키고 영역(209)에서 결합층(208) 및 제 2 반도체 층(210)의 일부를 남겨둔 상태로 제거되어 있다. 그러므로, 일 실시예에서, 도 7의 실시예에 대한 프로세싱은 도 1 내지 도 4를 참조하여 상기 기술된 바와 동일하거나 유사한 방식으로 수행될 수 있다. 그러므로, 기판(12), 매장된 절연층(14), 제 1 반도체 층(16), 결합층(18), 제 2 반도체 층(20), 및 STI들(28, 30, 34, 36)에 대해 상기 제공된 기술들 및 예들은 기판(202), 매장된 절연층(204), 제 1 반도체 층(206), 결합층(208), 제 2 반도체 층(210), 및 STI(212)에 각각 적용시킨다. 또한, 종래의 패터닝 및 에칭은 영역(207)에서 제 1 반도체 층(206)의 일부를 노출시키도록 결합층(208) 및 제 2 반도체 층(210)의 일부들을 제거하기 위해 사용될 수 있다는 것을 주의하라.
도 8은 제 1 반도체 층(206)에 걸쳐 제 3 반도체 층(214)(또는 반도체 영역(214))의 형성 후 도 7의 반도체 디바이스(200)의 단면도를 도시한다. 일 실시예에서, 제 3 반도체 층(214)은 제 1 반도체 층(206)상에 선택적으로 에피택셜 성장된다(epitaxially grown). 일 실시예에서, 제 3 반도체 층(214)이 제 1 반도체 층(206)상에 에피택셜 성장되기 때문에, 그것은 제 3 반도체 층(214)을 형성하는데 사용되는 재료에 의존하여, 기초적인 제 1 반도체 층(206)의 특징들을 반영할 수 있다. 그러므로, 일 실시예에서, 제 3 반도체 층(214)은 제 1 반도체 층(206)의 연장이 고려될 수 있다. 에피택셜 성장된 제 3 반도체 층(214)의 재료는 제 1 반도체 층(206)에 의존한다. 즉, (예를 들어 실리콘, 실리콘 게르마늄, 또는 게르마늄과 같은) 어떠한 호환가능한 재료가 제 1 반도체 층(206)상에서 성장될 수 있다. 층들(206, 214)에 대해 다른 재료들을 선택하기 위한 능력이 층(214)의 전도 속성들 및 변형력의 추가적인 맞춤에 대해 허용할 수 있다는 것에 주의한다.
영역(207)에서, SOI 영역이 영역(209)에서 SOI 영역의 (층(210)에 대응하는) 활성 반도체 층과 비교하여 (층들(206, 214)의 결합된 두께들에 대응하는) 더 두꺼운 활성 반도체 층을 갖으며 형성된다는 것에 주의한다. 이러한 방식에서, 다음으로 형성되는 트랜지스터들의 전도 특성들은 또한 재료 구성물, 결정면, MOSFET 채널에 관련된 배향, 및 변형력 이외에, 활성 반도체 층의 두께에 기초할 수 있다. 제 3 반도체 층(214)이 제 2 반도체 층(210)과 실질적으로 동일평면인 것과 같이 성장될 수 있다는 것에 또한 주의한다. 일 실시예에서, 추가적인 평탄화는 제 3 반도체 층(214)의 형성 후 실질적인 동일평면을 달성하도록 수행될 수 있다. 또한, 영역들(15, 17)과 관련하여 상기 기술된 바와 같이, 디바이스들의 다른 형태들은 다른 형태들의 트랜지스터들이 독립적으로 최적화될 수 있는 영역들(207, 209) 각각에 형성될 수 있는 반면에, SOI 격리의 이익들을 계속해서 유지한다.
도 9는 트랜지스터들(216, 218)의 형성 후 도 8의 반도체 디바이스(200)의 단면도를 도시한다. 트랜지스터(216)는 영역(207)에서 제 3 반도체 층(214)(그리고 에피택셜 성장될 때, 제 1 반도체 층(206))을 사용하여 형성되고, 트랜지스터(209)는 영역(209)에서 제 2 반도체 층(210)을 사용하여 형성된다. 그러므로, 일 실시예에서, 트랜지스터(216)는 NMOS 트랜지스터이고 트랜지스터(218)는 PMOS 트랜지스터이거나, 층들(206, 214, 210)의 재료들에 의존하여 역으로도 마찬가지이다. 일 실시예에서, 각각의 영역은 주로 디바이스의 하나의 형태를 포함할 수 있지만, 각각의 이러한 영역들은 심지어 서로 다른 형태의 이러한 트랜지스터들의 성능이 절충될 수 있을지라도, 필요로 되는 바에 따라 서로 다른 형태의 하나 또는 그 이상의 트랜지스터들을 포함할 수 있다. 종래의 재료들 및 프로세싱이 트랜지스터들(216, 218)을 형성하도록 사용될 수 있다는 것에 주의한다.
그러므로, 어떻게 서로 다른 반도체 층들의 사용이 N 및 P 채널 트랜지스터 캐리어 이동도를 개별적으로 최적화하도록 사용될 수 있는지 이해될 수 있다. 더욱이, 캐리어 이동도는 SOI 테크놀로지의 이득들을 계속해서 유지하는 동안 최적화될 수 있다. 일 실시예에서, 홀들은 기초적인 반도체 층의 일부분들을 노출시키도록 하나의 반도체 층 내에 형성될 수 있다. 일 실시예에서, 주요한 디바이스의 하나의 형태는 위에 있는 반도체 층의 나머지 부분들(예로써, 나머지 부분들 내에서 그리 고 나머지 부분들 상에서)을 사용하여 형성된다. 일 실시예에서, 반도체 영역들은 홀들 내 반도체 영역들이 위에 있는 반도체 층의 나머지 부분들과 실질적으로 동일 평면인 것과 같이 디바이스들의 형성 이전에 홀들 내에서 성장된다. 그러므로, 하나의 반도체 층은 다른 반도체 층이 디바이스의 다른 형태의 향상된 캐리어 이동도를 달성하도록 사용되는 반면에, 디바이스의 하나의 형태의 향상된 캐리어 이동도를 달성하도록 사용될 수 있다. 상기 실시예들이 2개의 서로 다른 반도체 층들에 관하여 기술되었을지라도, 대안적인 실시예들에서, 어떠한 수의 반도체 층들이 사용될 수 있고, 그 경우 각각은 서로 다른 전도 특성들을 결과로 나타낼 수 있으며 이러한 반도체 층들의 어느 것도 SOI 영역의 활성 반도체 층에 대응할 수 있다.
본 발명의 일 실시예는 하나가 다른 것 위에 있는 제 1 반도체 층 및 제 2 반도체 층을 갖는 반도체 디바이스의 구조에 관한 것이다. 제 1 반도체 층은 결정면, 재료 구성물, 및 변형력을 가지며, 제 2 반도체 층은 결정면, 재료 구성물, 변형력을 갖는다. 반도체 디바이스 구조는 제 1 반도체 층의 결정 구조에 관련된 배향을 갖는 제 1 반도체 층 내 및 그 층상에 제 1 도전형의 제 1 트랜지스터들과, 제 1 반도체 층의 결정 구조에 관련된 배향을 갖는 제 2 반도체 층 내에 그리고 그 층상에 제 2 도전형의 제 2 트랜지스터들을 포함한다. 제 1 및 제 2 트랜지스터들은 재료 구성물, 결정면, 배향, 및 변형력의 조합에 의해 규정되는 전도 특성을 갖는다. 제 1 트랜지스터들의 전도 특성은 제 2 트랜지스터들의 전도 특성의 것과는 서로 다르다. 제 1 트랜지스터들의 전도 특성은 제 2 도전형의 전도 특성보다 제 1 도전형의 트랜지스터들의 캐리어 이동도에 대해 더 양호하며, 제 2 트랜지스터들의 전도 특성은 제 1 트랜지스터들의 전도 특성보다 제 2 도전형의 트랜지스터들의 캐리어 이동도에 대해 더 양호하다.
다른 실시예는 하나가 다른 것 위에 있는 제 1 반도체 층 및 제 2 반도체 층, 전도 특성을 갖는 제 1 반도체 층 내 및 그 층상에 제 1 도전형의 제 1 트랜지스터들과, 제 2 전도 특성을 갖는 제 2 반도체 층 내에 그리고 그 층상에 제 2 도전형의 제 2 트랜지스터들을 갖는 반도체 디바이스 구조에 관한 것이다. 제 1 트랜지스터들의 전도 특성은 제 2 도전형의 트랜지스터들에 대해서보다 제 1 도전형의 트랜지스터들의 캐리어들의 이동도에 대해 더 유리하다.
또 다른 실시예에서, 방법은 제 1 반도체 층을 제공하는 단계와, 상기 제 1 반도체 층 위에 제 2 반도체 층을 형성하는 단계, 전도 특성을 갖는 상기 제 1 반도체 층 내 및 그 층상에 상기 제 1 도전형의 제 1 트랜지스터들을 형성하는 단계, 제 2 전도 특성을 갖는 상기 제 2 반도체 층 내 및 그 층상에 상기 제 2 도전형의 제 2 트랜지스터들을 형성하는 단계를 포함한다. 제 1 트랜지스터들의 전도 특성은 제 2 도전형의 트랜지스터들에 대해서보다 제 1 도전형의 트랜지스터들의 캐리어들의 이동도에 대해 더 유리하다.
다른 실시예에서, 방법은 제 1 절연층을 제공하는 단계와, 상기 제 1 절연층 위에 제 1 반도체 층을 형성하는 단계, 상기 제 1 반도체 층 위에 제 2 절연층을 제공하는 단계, 상기 제 2 절연층 위에 제 2 반도체 층을 형성하는 단계, 상기 제 2 반도체 층에 홀들을 형성하도록 상기 제 2 반도체 층을 통해 선택적으로 에칭하는 단계, 상기 제 2 반도체 층 내 상기 홀들에서 반도체 영역들을 에피택셜 성장시 키는 단계, 상기 반도체 영역들 내에 그리고 그 영역들상에 상기 제 1 도전형의 제 1 트랜지스터들을 형성하는 단계와, 상기 제 1 반도체 층 내에 그리고 그 층상에 상기 제 2 도전형의 제 2 트랜지스터들을 형성하는 단계를 포함한다.
본 발명이 특정한 도전형들 또는 전위들의 극성과 관련하여 기술되었을지라도, 당업자들은 도전형들 및 전위들의 극성들이 역으로 될 수 있다는 것을 이해할 것이다.
상기된 바에 있어서, 본 발명은 특정한 실시예들을 참조로 기술되고 있다. 그러나, 당업자들은 다양한 수정들 및 변경들이 이하 특허청구범위에 설명되는 바와 같이 본 발명의 범위로부터 벗어나지 않으며 이루어질 수 있다는 것을 이해할 것이다. 따라서, 본 명세서 및 도면들은 제한적이기보다는 예시적인 것으로 간주되어야 하고, 모든 그러한 수정들은 본 발명의 범위 내에 포함되도록 간주된다.
이익들, 다른 장점들, 및 문제들에 대한 해결책들이 특정 실시예들과 관련하여 상기 기술되어 있다. 그러나, 어떠한 이익, 장점, 또는 해결책이 발생하거나 보다 명백해지도록 할 수 있는 이익들, 장점들, 문제들에 대한 해결책들은 어떠한 또는 모든 청구항들의 중요하거나, 요구되거나, 본질적인 특징 또는 요소로 해석되지 않아야 한다. 본 명세서에서 사용되는 바와 같이, 용어들 "포함하다", "포함하는", 또는 그의 다른 변형력은 배타적이지 않은 포함을 커버하도록 의도되며, 요소들의 목록을 포함하는 프로세스, 방법, 물품, 또는 장치는 그러한 요소들 뿐만 아니라 그러한 프로세스, 방법, 물품, 또는 장치에 고유하거나 표현적으로 나열되지 않은 다른 요소들 또한 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 단수 표현 은 하나 또는 하나 이상으로 규정된다.

Claims (10)

  1. 반도체 디바이스 구조에 있어서:
    제 1 반도체 층 및 제 2 반도체 층으로서, 한 반도체 층이 다른 반도체 층 위에 있으며, 상기 제 1 반도체 층은 결정면, 재료 구성물(material composition), 및 변형력(strain)을 가지며, 상기 제 2 반도체 층은 결정면, 재료 구성물, 및 변형력을 갖는, 상기 제 1 반도체 층 및 제 2 반도체 층;
    상기 제 1 반도체 층의 결정 구조와 관련된 배향(orientation)을 갖는 상기 제 1 반도체 층 내 및 상기 제 1 반도체 층상의 상기 제 1 도전형의 제 1 트랜지스터들; 및
    상기 제 1 반도체 층의 결정 구조와 관련된 배향을 갖는 상기 제 2 반도체 층 내 및 상기 제 1 반도체 층상의 상기 제 2 도전형의 제 2 트랜지스터들을 포함하며,
    상기 제 1 및 제 2 트랜지스터들은 재료 구성물, 결정면, 배향, 및 변형력의 조합에 의해 규정되는 전도 특성을 가지고,
    상기 제 1 트랜지스터들의 전도 특성은 상기 제 2 트랜지스터들의 전도 특성과는 서로 다르고,
    상기 제 1 트랜지스터들의 전도 특성은 상기 제 2 도전형의 전도 특성보다 상기 제 1 도전형 트랜지스터들의 캐리어 이동도에 대해 더 양호하며,
    상기 제 2 트랜지스터들의 전도 특성은 상기 제 1 트랜지스터들의 전도 특성 보다 상기 제 2 도전형 트랜지스터들의 캐리어 이동도에 대해 더 양호한, 반도체 디바이스 구조.
  2. 제 1 항에 있어서,
    제 1 절연층을 더 포함하며,
    상기 제 1 및 제 2 반도체 층들은 상기 절연층 위에 있는, 반도체 디바이스 구조.
  3. 제 2 항에 있어서,
    상기 제 1 반도체 층과 상기 제 2 반도체 층 사이에 제공되는 제 2 절연층을 더 포함하는, 반도체 디바이스 구조.
  4. 제 1 항에 있어서,
    상기 제 1 도전형은 N 채널이고,
    상기 제 2 도전형은 P 채널이고,
    상기 제 1 반도체 층의 재료 구성물은 실리콘을 포함하며,
    상기 제 2 반도체 층의 재료 구성물은 실리콘 또는 실리콘 게르마늄 중 하나를 포함하는, 반도체 디바이스 구조.
  5. 제 1 항에 있어서,
    제 1 절연층으로서, 상기 제 1 및 제 2 반도체 층들은 상기 절연층 위에 있는, 상기 제 1 절연층; 및
    상기 제 1 반도체 층과 상기 제 2 반도체 층 사이의 제 2 절연층을 더 포함하며,
    상기 제 1 도전형은 N형이고,
    상기 제 2 도전형은 P형이고,
    상기 제 1 트랜지스터들의 변형력은 인장력(tensil)이고,
    상기 제 2 트랜지스터들의 변형력은 압축력(compressive)이고,
    상기 제 2 반도체 층의 결정면은 (100)이고,
    상기 제 2 트랜지스터들의 배향은 <100>이고,
    상기 제 1 반도체 층의 재료 구성물은 실리콘을 포함하며,
    상기 제 2 반도체 층의 재료 구성물은 실리콘 또는 실리콘 게르마늄 중 하나를 포함하는, 반도체 디바이스 구조.
  6. 반도체 디바이스 구조에 있어서:
    제 1 반도체 층 및 제 2 반도체 층으로서, 한 반도체 층이 다른 한 반도체 층 위에 있는, 상기 제 1 반도체 층 및 제 2 반도체 층;
    전도 특성을 갖는 상기 제 1 반도체 층 내 및 상기 제 1 반도체 층상의 상기 제 1 도전형 제 1 트랜지스터들; 및
    제 2 전도 특성을 갖는 상기 제 2 반도체 층 내 및 상기 제 2 반도체 층상의 상기 제 2 도전형 제 2 트랜지스터들을 포함하며,
    상기 제 1 트랜지스터들의 전도 특성은 상기 제 2 도전형 트랜지스터들에 대해서보다 상기 제 1 도전형의 트랜지스터들의 캐리어들의 이동도에 대해 더 유리한, 반도체 디바이스 구조.
  7. 제 6 항에 있어서,
    상기 제 1 트랜지스터들은 N형이며,
    상기 제 1 트랜지스터들의 전도 특성은:
    상기 변형력은 인장력이고;
    상기 면은 (100)이며;
    상기 제 1 반도체 층의 재료 구성물은 실리콘인 것을 특징으로 하는, 반도체 디바이스 구조.
  8. 제 1 반도체 층을 제공하는 단계;
    상기 제 1 반도체 층 위에 제 2 반도체 층을 형성하는 단계;
    전도 특성을 갖는 상기 제 1 반도체 층 내 및 상기 제 1 반도체 층상에 상기 제 1 도전형의 제 1 트랜지스터들을 형성하는 단계; 및
    제 2 전도 특성을 갖는 상기 제 2 반도체 층 내 및 상기 제 2 반도체 층상에 상기 제 2 도전형의 제 2 트랜지스터들을 형성하는 단계를 포함하며,
    상기 제 1 트랜지스터들의 전도 특성은 상기 제 2 도전형의 트랜지스터들에 대해서 보다 상기 제 1 도전형의 트랜지스터들의 캐리어들의 이동도에 대해 더 유리한, 방법.
  9. 제 8 항에 있어서,
    상기 제 1 반도체 층의 일부분들을 노출시키기 위해 상기 제 2 반도체 층의 일부분들을 제거하는 단계로서, 상기 제 1 트랜지스터들은 상기 제 1 반도체 층의 노출된 부분들에 형성되는, 상기 제거 단계;
    제 1 절연층을 제공하는 단계로서, 상기 제 1 및 제 2 반도체 층들은 상기 절연층 위에 있는, 상기 제공 단계;
    상기 제 1 및 제 2 트랜지스터들을 상호접속시키는 상기 제 1 및 제 2 트랜지스터들 위에 상호접속 층을 형성하는 단계;
    상기 제 2 트랜지스터들 중 적어도 하나에 바어어스를 제공하도록 상기 상호접속 층 및 상기 제 1 반도체 층 사이에 비아(via)를 형성하는 단계; 및
    상기 제 1 및 제 2 트랜지스터들을 형성한 후 및 상기 상호접속 층을 형성하기 이전에 제 3 절연층을 형성하는 단계를 더 포함하는, 방법.
  10. 제 9 항에 있어서,
    상기 제 1 도전형은 N형이고,
    상기 제 2 도전형은 P형이고,
    상기 제 1 트랜지스터들의 전도 특성은:
    상기 제 1 반도체 층의 결정면이 (100)이고;
    상기 변형력은 인장력이고;
    상기 제 1 반도체 층의 재료 구성물은 실리콘인 것을 특징으로 하며,
    상기 제 2 트랜지스터들의 전도 특성은:
    상기 변형력은 인장력이고;
    상기 제 2 반도체 층의 결정면은 (100)이고;
    상기 제 2 트랜지스터들의 배향은 <100>이며,
    실리콘 또는 실리콘 게르마늄 중 하나인 상기 제 2 반도체 층의 재료 구성물을 특징으로 하는, 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180008920A (ko) * 2010-02-19 2018-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165335A (ja) * 2004-12-08 2006-06-22 Toshiba Corp 半導体装置
US7271043B2 (en) * 2005-01-18 2007-09-18 International Business Machines Corporation Method for manufacturing strained silicon directly-on-insulator substrate with hybrid crystalline orientation and different stress levels
US7288821B2 (en) * 2005-04-08 2007-10-30 International Business Machines Corporation Structure and method of three dimensional hybrid orientation technology
JP5322148B2 (ja) * 2005-12-22 2013-10-23 国立大学法人東北大学 半導体装置
JP5145691B2 (ja) * 2006-02-23 2013-02-20 セイコーエプソン株式会社 半導体装置
US7573104B2 (en) 2006-03-06 2009-08-11 International Business Machines Corporation CMOS device on hybrid orientation substrate comprising equal mobility for perpendicular devices of each type
US7456055B2 (en) 2006-03-15 2008-11-25 Freescale Semiconductor, Inc. Process for forming an electronic device including semiconductor fins
US7419866B2 (en) * 2006-03-15 2008-09-02 Freescale Semiconductor, Inc. Process of forming an electronic device including a semiconductor island over an insulating layer
US7402477B2 (en) * 2006-03-30 2008-07-22 Freescale Semiconductor, Inc. Method of making a multiple crystal orientation semiconductor device
US7582516B2 (en) 2006-06-06 2009-09-01 International Business Machines Corporation CMOS devices with hybrid channel orientations, and methods for fabricating the same using faceted epitaxy
US7803670B2 (en) * 2006-07-20 2010-09-28 Freescale Semiconductor, Inc. Twisted dual-substrate orientation (DSO) substrates
JP4534164B2 (ja) * 2006-07-25 2010-09-01 エルピーダメモリ株式会社 半導体装置の製造方法
US7863653B2 (en) * 2006-11-20 2011-01-04 International Business Machines Corporation Method of enhancing hole mobility
FR2915318B1 (fr) * 2007-04-20 2009-07-17 St Microelectronics Crolles 2 Procede de realisation d'un circuit electronique integre a deux portions de couches actives ayant des orientations cristallines differentes
KR101461206B1 (ko) 2007-05-17 2014-11-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP5394043B2 (ja) * 2007-11-19 2014-01-22 株式会社半導体エネルギー研究所 半導体基板及びそれを用いた半導体装置、並びにそれらの作製方法
US8211786B2 (en) * 2008-02-28 2012-07-03 International Business Machines Corporation CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication
US8581342B2 (en) * 2008-06-20 2013-11-12 Infineon Technologies Austria Ag Semiconductor device with field electrode and method
US8120110B2 (en) 2008-08-08 2012-02-21 International Business Machines Corporation Semiconductor structure including a high performance FET and a high voltage FET on a SOI substrate
US7767546B1 (en) 2009-01-12 2010-08-03 International Business Machines Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer
US20100176482A1 (en) 2009-01-12 2010-07-15 International Business Machine Corporation Low cost fabrication of double box back gate silicon-on-insulator wafers with subsequent self aligned shallow trench isolation
US8093084B2 (en) 2009-04-30 2012-01-10 Freescale Semiconductor, Inc. Semiconductor device with photonics
US8587063B2 (en) 2009-11-06 2013-11-19 International Business Machines Corporation Hybrid double box back gate silicon-on-insulator wafers with enhanced mobility channels
US8912055B2 (en) * 2011-05-03 2014-12-16 Imec Method for manufacturing a hybrid MOSFET device and hybrid MOSFET obtainable thereby
WO2012169209A1 (ja) * 2011-06-10 2012-12-13 住友化学株式会社 半導体デバイス、半導体基板、半導体基板の製造方法および半導体デバイスの製造方法
TWI550828B (zh) * 2011-06-10 2016-09-21 住友化學股份有限公司 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US9978650B2 (en) 2013-03-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor channel
CN104966716B (zh) * 2015-07-07 2018-01-02 西安电子科技大学 异沟道cmos集成器件及其制备方法
CN105206584B (zh) * 2015-08-28 2018-09-14 西安电子科技大学 异质沟道槽型栅cmos集成器件及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03285351A (ja) * 1990-04-02 1991-12-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型半導体装置およびその製造方法
JPH04372166A (ja) * 1991-06-21 1992-12-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH09246507A (ja) * 1996-03-05 1997-09-19 Citizen Watch Co Ltd 半導体装置およびその製造方法
US5847419A (en) * 1996-09-17 1998-12-08 Kabushiki Kaisha Toshiba Si-SiGe semiconductor device and method of fabricating the same
JP2000243854A (ja) * 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
US6339232B1 (en) * 1999-09-20 2002-01-15 Kabushika Kaisha Toshiba Semiconductor device
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US6498057B1 (en) * 2002-03-07 2002-12-24 International Business Machines Corporation Method for implementing SOI transistor source connections using buried dual rail distribution
JP4030383B2 (ja) * 2002-08-26 2008-01-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6845034B2 (en) * 2003-03-11 2005-01-18 Micron Technology, Inc. Electronic systems, constructions for detecting properties of objects, and assemblies for identifying persons
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7034362B2 (en) * 2003-10-17 2006-04-25 International Business Machines Corporation Double silicon-on-insulator (SOI) metal oxide semiconductor field effect transistor (MOSFET) structures
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US6995456B2 (en) * 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
US6998684B2 (en) * 2004-03-31 2006-02-14 International Business Machines Corporation High mobility plane CMOS SOI

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180008920A (ko) * 2010-02-19 2018-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10020309B2 (en) 2010-02-19 2018-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10424582B2 (en) 2010-02-19 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

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