CN1973374A - 具有多个半导体层的半导体器件 - Google Patents

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马克·C.·福伊希
迈克尔·A.·门迪奇诺
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Abstract

一种半导体器件结构(10)，其使用两个半导体层(16&20)以分别优化N和P沟道晶体管载流子迁移率。用于确定此点的传导特性是半导体材料类型、晶面、取向以及应变的组合。当传导特性特征在于半导体材料为硅锗、应变为压缩、晶面是(100)且取向为< 100>时，改善了P沟道晶体管(38)中的空穴迁移率。在替代方案中，晶面是(111)，且在这种情况下，取向不重要。对于N型传导的优选衬底不同于对于P型传导的优选(或者最佳)衬底。N沟道晶体管(40)优选具有拉伸应变，硅半导体材料和(100)面。采用独立的半导体层(16&20)，对于载流子迁移率可优化N和P沟道晶体管(38&40)。

Description

具有多个半导体层的半导体器件
技术领域
本发明一般涉及一种半导体处理，尤其涉及一种具有多个半导体层的半导体器件。
背景技术
半导体器件通常形成于半导体层中。例如，绝缘体上的半导体(SOI)技术在覆盖了覆盖半导体衬底的绝缘层(如埋入二氧化硅)的半导体层中形成器件。SOI器件实现了在传统体效应技术之上的改进的性能。当今，很多SOI技术将具有不同导电类型的不同类型半导体器件(如P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)场效应晶体管(FET)，也分别称作PMOS和NMOS器件)集成到相同的半导体层中，通过使用浅沟槽隔离(STI)来将器件相互电分离。而且，可通过改变半导体器件在其中形成的半导体层的各种特性来优化不同类型的半导体器件(如PMOS和NMOS器件)。然而，对于PMOS器件和NMOS器件的开始半导体层通常需要不同的优化。
例如，PMOS和NMOS器件的迁移率以及因此的性能取决于该器件形成其中的半导体层的晶向，其中PMOS器件最佳的晶向不同于NMOS器件的最佳晶向。例如，PMOS迁移率沿着(111)晶面表面最高，而NMOS迁移率沿着(100)晶面表面最高。因此，在当前技术中，在(100)晶面表面中形成器件，且定向MOSFET沟道以使电流在该平面内沿着<110>晶向流动，由此有利于NMOS器件折衷PMOS器件的性能。因此，对于集成PMOS和NMOS器件的改进方法，存在一种允许单独优化PMOS和NMOS器件的需要。
发明内容
根据本发明的一方面，提供一种半导体器件结构，包括：其中一个在另一个上方的第一半导体层和第二半导体层，其中第一半导体层具有晶面、材料组成和应变，第二半导体层具有晶面、材料组成和应变；在具有相对于第一半导体层的晶体结构的取向的第一半导体层中和上的第一导电类型的第一晶体管；和在具有相对于第一半导体层的晶体结构的取向的第二半导体层中和上的第二导电类型的第二晶体管；其中：第一和第二晶体管具有由材料组成、晶面、取向和应变限定的传导特性；第一晶体管的传导特性不同于第二晶体管的传导特性；第一晶体管的传导特性对于第一导电类型的晶体管的载流子迁移率比第二导电类型的传导特性更好；和第二晶体管的传导特性对于第二导电类型的晶体管的载流子迁移率比第一晶体管的传导特性更好。
根据本发明的另一方面，提供一种半导体器件结构，包括：其中一个在另一个上方的第一半导体层和第二半导体层；在第一半导体层中和上的具有传导特性的第一导电类型的第一晶体管；和在第二半导体层中和上的具有第二传导特性的第二导电类型的第二晶体管；其中第一晶体管的传导特性对于第一导电类型的晶体管的载流子迁移率比对于第二导电类型的晶体管更有利。
根据本发明的再一方面，提供一种方法，包括：提供第一半导体层；在第一半导体层上方形成第二半导体层；在第一半导体层中和上形成具有传导特性的第一导电类型的第一晶体管；和在第二半导体层中和上形成具有第二传导特性的第二导电类型的第二晶体管；其中第一晶体管的传导特性对于第一导电类型的晶体管的载流子迁移率比第二导电类型的晶体管更有利。
附图说明
本发明借助于实例进行说明，且不受附图的限制，其中相同的参照表示相似的元件，且其中：
图1示出了根据本发明一个实施例具有多个半导体层的半导体器件的截面图；
图2示出了根据本发明一个实施例在形成隔离沟槽开口之后图1的半导体器件的截面图；
图3示出了根据本发明一个实施例在形成隔离区之后图2的半导体器件的截面图；
图4示出了根据本发明一个实施例在图形化并移除一部分一个半导体层之后图3的半导体器件的截面图；
图5示出了根据本发明一个实施例在于多个半导体层中形成多个器件之后图4的半导体器件的截面图；
图6示出了根据本发明一个实施例在形成至多个器件的接触之后图5的半导体器件的截面图；和
图7-9示出了根据本发明替代实施例半导体器件的截面图。
熟练技术人员应理解，示出图中的元件用于简单和清楚的目的，且不必按比例将其画出。例如，相对于其它元件放大了图中一些元件的尺寸，以帮助对本发明实施例的理解。
具体实施方式
本发明的一个实施例允许单独最优化不同类型的器件如PMOS和NMOS器件，同时保持由SOI技术提供的增强的性能。一个实施例使用多个半导体层以使PMOS器件和NMOS器件每一个都形成于不同的半导体层中。以这种方式，在一个半导体层中形成一种类型的器件，且这种类型的器件具有与在不同半导体层中形成的其它类型的器件不同的传导特性，其中，可因此区别地优化这些不同的传导特性。在一个实施例中，通过相对于MOSFET沟道的材料组成、晶体平面、取向以及应力的组合来限定传导特性。(注意，在一个实施例中，传导特性也称作电传输特性)。在一个实施例中，每个半导体层都围绕垂直于其平面的向量单独旋转，因此对于在电流方向上的最佳传导可容易地对准MOSFET沟道。而且，注意，在一个实施例中，其中形成了器件的半导体层是SOI结构的有源层，由此允许PMOS和NMOS器件保持SOI隔离的益处。
图1示出了根据本发明一个实施例的半导体器件10的截面图。半导体器件10包括衬底12、覆盖衬底12的埋入绝缘层14、覆盖埋入绝缘层14的第一半导体层16、覆盖第一半导体层16的键合层18以及覆盖键合层18的第二半导体层20。在一个实施例中，将第一半导体层16用于形成例如具有一种导电类型的主要为一种类型的器件，而第二半导体层20用于形成例如具有不同导电类型的主要为另一种类型的器件。因此，在一个实施例中，衬底12不用于形成任一种器件。在该实施例中，衬底12是满足用于形成和支撑半导体管芯的机械要求的任一种类型的材料。例如，衬底12是石英或塑料衬底。替代地，衬底12可以是任一种类型的半导体衬底如硅衬底。在这种情况下，衬底12也可用于形成器件。
在一个实施例中，第一半导体层16和第二半导体层20中的每一个都具有小于约100纳米(nm)的厚度。第一半导体层16和第二半导体层20的材料组成和其它特性取决于将随后使用这些层以及用于形成这些器件的工艺形成的器件类型。在一个实施例中，半导体层16可由半导体材料例如硅、硅锗、锗或者其任一组合形成。在一个实施例中，半导体层16可以是硅碳合金(Si(1-x)Cx)或者碳化硅(SiC)。在一个实施例中，半导体层20可以由半导体材料如硅、硅锗、锗或者其任一组合形成。在一个实施例中，半导体层20可以是硅碳合金(Si(1-x)Cx)或者碳化硅(SiC)。
例如，在一个实施例中，第一半导体层16将用于形成PMOS器件(也称作P沟道器件或晶体管，且其导电类型是P型)，而第二半导体层20将用于形成NMOS器件(也称作N沟道器件或晶体管，且其导电类型是N型)。在该实施例中，第一半导体层16可由具有(100)晶面表面的压缩应变硅锗或硅(未应变或者压缩应变)形成。在该实施例中，PMOS器件可以以任一晶向形成在晶面表面上，例如在<110>或<100>方向上。替代地，第一半导体层16可由具有(111)晶面表面的未应变或者压缩应变的硅形成，其中PMOS器件可以以任一沟道方向在晶面表面上形成。或者替代地，第一半导体层16可由具有(110)晶面表面的未应变或者应变硅形成，其中可用<-110>沟道方向形成PMOS器件。第二半导体层20由具有(100)晶面表面的拉伸应变硅形成，其中NMOS器件可以以任一方向在晶面表面上形成。(注意，在替代实施例中，第一半导体层16可用于形成NMOS器件，而第二半导体层20可用于形成PMOS器件，其中对于NMOS和PMOS器件中的每一种，都可使用上述各自的材料组成和平面)。
在替代实施例中，可使用任一其它类型的材料，这取决于要形成的器件类型，其中半导体层16的特性(例如，材料组成、应变等)不同于半导体层20的那些。而且，半导体层16和20的特性可通过处理来改变。例如，在一个实施例中，半导体层16和20中的每一个都由在稍后的处理中随后应变(拉伸或压缩应变中的任一种)的半导体材料如硅、硅锗或者锗形成。在替代实施例中，将应变硅或硅锗用于形成其中随后处理改变该应变的层16和20。
在一个实施例中，埋入绝缘层14由二氧化硅形成。然而，替代实施例对于埋入绝缘层14可使用不同的绝缘材料。而且，在一个实施例中，埋入绝缘层14具有在约50nm到200nm范围内的厚度。替代地，也可使用其他厚度。在一个实施例中，键合层18具有小于80nm的厚度，且可用作绝缘和/或粘附层。例如，在一个实施例中，键合层18由二氧化硅形成。替代地，可使用其他绝缘体。在一个实施例中，键合层18有助于将第二半导体层20粘附到第一半导体层16。在替代实施例中，可将不同的绝缘和/或粘附材料用于键合层18，或者，在再一实施例中，可使用键合层的组合。替代地，可不存在键合层18。
图2示出了在形成隔离沟槽开口如开口22和26之后图1的半导体器件10的截面图。在一个实施例中，开口如开口22和26可使用常规图形化和蚀刻技术形成，且形成其以延伸到埋入绝缘层14。替代地，隔离沟槽开口可形成于第二半导体层20中，其中开口(未示出)可仅延伸到键合层18。图3示出了在填充隔离沟槽开口以形成浅沟槽隔离(STI)28、30、34和36(还分别称作隔离区28、30、34和36)之后图2的半导体器件10的截面图。可使用常规处理来填充沟槽开口并平坦化获得的STI。在一个实施例中，将氧化物用作沟槽填充材料。
图4示出了在图形化和移除部分第二半导体层20和键合层18以暴露出部分第一半导体层16之后半导体器件10的截面图。因此，第二半导体层20的剩余部分(如在区域17中)可用于形成一种类型的器件，而第一半导体层16的暴露部分(如在区域15中)可用于形成另一种类型的器件。在示出的实施例中，注意，区域17也包括第一半导体层16的暴露部分，其中在区域17中的第一半导体层16的该暴露部分可用于提供至在区域17中的第二半导体层20内形成的器件的背栅(backgate)的接触。替代地，区域17不包括第一半导体层16的暴露部分。
图5示出了在形成晶体管38、40和42(也分别称作器件38、40和42)之后图4的半导体器件10的截面图。如图5中所示，在区域15中使用第一半导体层16形成晶体管38和42，同时在区域17中使用第二半导体层20形成晶体管40。因此，晶体管38和42以及晶体管40能够具有不同的传导特性，这是由于例如第一半导体层16和第二半导体层20的不同特性。这些特性例如包括材料组成、晶面和取向以及应变的组合。传导特性又由在晶体管沟道区中的半导体层的特性确定。
再参考图5，晶体管38包括在第一半导体层16中形成的沟道区48和源/漏极区44和46，其中沟道区48位于源/漏极区44和46之间。晶体管38还包括覆盖沟道区48以及部分源/漏极区44和46的栅介质54、覆盖栅介质54的栅极50和覆盖栅介质54并与栅极50的侧壁相邻的侧壁间隙物52。可将常规的处理和材料用于形成晶体管38。晶体管40包括在第二半导体层20中形成的沟道区60和源/漏极区56和58，其中沟道区60位于源/漏极区56和58之间。晶体管40还包括覆盖沟道区60和部分源/漏极区56和58的栅介质66、覆盖栅介质66的栅极62、覆盖栅介质66并与栅极62的侧壁相邻的侧壁间隙物64。可将常规的处理和材料用于形成晶体管40。晶体管42包括在第一半导体层16中形成的沟道区72和源/漏极区68和70，其中沟道区72位于源/漏极区68和70之间。晶体管42还包括覆盖沟道区72和部分源/漏极区68和70的栅介质78、覆盖栅介质78的栅极74、覆盖栅介质78并与栅极74的侧壁相邻的侧壁间隙物76。可将常规的处理和材料用于形成晶体管42。在一个实施例中，每个晶体管38、40和42都同时形成。例如，同时形成每个栅介质，同时形成每个栅极等等。
在一个实施例中(如上所述)，晶体管38和42是PMOS晶体管，晶体管40是NMOS晶体管。因此，在该实施例中，将上述的材料组成和晶面用于第一半导体层16和第二半导体层20，其中将第一半导体层16用于形成PMOS器件，且将第二半导体层用于形成NMOS器件。因此，注意，由于第一和第二半导体层中的差别，晶体管38和42与晶体管40相比可具有不同的传导特性。例如，沟道区48和72的应变和材料组成不同于沟道区60的。以这种方式，晶体管38和42的传导特性与晶体管40的传导特性相比对于PMOS晶体管的载流子迁移率更佳，而晶体管40的传导特性与晶体管38和42的传导特性相比对于NMOS晶体管的载流子迁移率更佳。替代地，注意，晶体管38和42可以是NMOS晶体管，晶体管40可以是PMOS晶体管，其相应地由第一和第二半导体层16和20形成。
还要注意，在一个实施例中，区域15和17中的每一个都包括相同类型的主要器件，然而，在替代实施例中，在区域15和17每一个中的一些器件可以是不同类型的，其中，有利于在各自区域中的多数器件折衷这些器件的性能。例如，在其中晶体管38和42对应于PMOS晶体管和晶体管40对应于NMOS晶体管的上述实例中，半导体器件10还包括在形成于第二半导体层20中的区域17内的一个或多个PMOS晶体管，而且还包括形成在第一半导体层16中的区域15内的一个或多个NMOS晶体管。
在一个实施例中，栅极50、62和74是多晶硅(即，多晶硅)栅极，其在由第二半导体层20的升高部分引入的台阶上方形成。例如，栅极62可延伸出页面(沿着z轴，假设图5的截面位于X-Y平面中)，其中，沿着z轴的该区域也是区域15的一部分，其低于区域17。
图6示出了在形成接触之后图5的半导体器件10的截面图。在一个实施例中，在形成晶体管38、40和42之后，在晶体管38、40和42上方和第一和第二半导体层16和20上方毯覆式沉积蚀刻停止层78。在蚀刻停止层78上方形成层间介电(ILD)层80。然后在ILD层80中形成开口以限定接触84、86、88、90、92、94和96的位置，其中蚀刻停止层78用于允许形成变化深度(在区域15中比在区域17中更深)的开口。在一个实施例中，蚀刻停止层78是氮化物层。之后，进行穿透蚀刻以穿过蚀刻停止层78蚀刻并暴露出下部层(如，晶体管的源/漏极区或者区域17中的第一半导体层16的一部分)。注意，可将常规处理和材料用于形成蚀刻停止层78、ILD 80和接触开口。在形成接触开口之后，用导电材料(如，多晶硅或金属)填充其并将其平坦化以形成接触(或通路)84、86、88、90、92、94和96，其分别提供了至晶体管38的源/漏极区44、晶体管38的源/漏极区46、在区域17内的第一半导体层16、晶体管40的源/漏极区56、晶体管40的源/漏极区58、晶体管42的源/漏极区68和晶体管42的源/漏极区70的接触。
在形成接触之后，在ILD层80上方形成层间介电层82。然后将沟槽开口限定在层间介电层82中，其限定了在层间介电层82中的接触的路径。之后，填充并平坦化沟槽开口以形成具有金属部分98、100、102、104、106和108的互连层。注意，金属部分98提供至接触84的电连接，金属部分100提供至接触86的电连接，金属部分102提供了至接触88的电连接，金属部分104提供了至接触90的电连接，金属部分106提供了至接触92和94的电连接(由此电连接晶体管40的源/漏极区58和晶体管42的源/漏极区68)，且金属部分108提供了至接触96的电连接。可将常规材料和处理用于形成层82和金属98、100、102、104、106和108。
注意，如图6中所示，将第一半导体层16用于形成具有与使用第二半导体层20形成的那些晶体管不同的传导特性的晶体管。部分第一晶体管16也可用于提供其他功能。在示出的实施例中，在区域17中的第一半导体层16用于提供晶体管40的背栅。以这种方式，经由用于影响晶体管42的阈值电压的金属102和接触88将电压施加到在晶体管40下方的第一半导体层16。在替代实施例中，将一部分或几个部分(未示出)的第一半导体层16用于与衬底12一起形成解耦电容器。替代地，一部分或几部分(未示出)的第一半导体层16可如所需地用于形成精密电阻。
因此，第一和第二半导体层16和20可用于限定其中可单独优化不同类型器件的不同区域。以这种方式，可横跨晶片限定“孔”和“岛”，其中，例如，“孔”对应于其中第一半导体层16用于形成器件的区域，“岛”对应于其中第二半导体层20用于形成器件的区域。以这种方式，可使用不同的优化，同时仍允许所有器件保持SOI绝缘的益处，这是由于“孔”和“岛”中的每一个仍对应于SOI区域。
图7-9示出了根据本发明替代实施例的半导体器件200的截面图。图7示出了半导体器件200的截面图，该半导体器件200具有衬底202、覆盖衬底202的埋入绝缘层204、覆盖埋入绝缘层204的第一半导体层206、覆盖第一半导体层206的键合层208和覆盖键合层208的第二半导体层210。在示出的图7的实施例中，一部分第二半导体层210和键合层208已经被移除，暴露出在区域207中的下部第一半导体层206的一部分并留下在区域209中的一部分第二半导体层210和键合层208。因此，在一个实施例中，用于图7的实施例的处理可以以与上面参考图1-4所描述的方式相同或相似的方式进行。因此，也将上面关于衬底12、埋入绝缘层14、第一半导体层16、键合层18、第二半导体层20和STI28、30、34和36所提供的描述和实例分别用于衬底202、埋入绝缘层204、第一半导体层206、键合层208、第二半导体层210和STI212。而且，注意，可将常规图形化和蚀刻用于移除部分第二半导体层210和键合层208以暴露处在区域207中的部分第一半导体层206。
图8示出了在第一半导体层206上方形成第三半导体层214(或者半导体区域214)之后图7的半导体器件200的截面图。在一个实施例中，将第三半导体层214选择性外延生长在第一半导体层206上。在一个实施例中，由于将第三半导体层214外延生长在第一半导体层206上，因此，根据用于形成第三半导体层214的材料，其可镜像出下部第一半导体层206的特性。因此，在一个实施例中，认为第三半导体层214是第一半导体层206的延伸。外延生长的第三半导体层214的材料取决于第一半导体层206。即，可将任一种相容的材料(如，硅、硅锗或者锗)生长在第一半导体层206上。注意，对于层206和214选择不同材料的能力可允许进一步修整层214的应变和传导特性。
注意，在区域207中，与区域209中的SOI区域的有源半导体层(对应于层210)相比，形成具有较厚有源半导体层(对应于层206和214的组合厚度)的SOI区域。以这种方式，除了材料组成、晶面、相对于MOSFET沟道的取向以及应变之外，随后形成的晶体管的传导特性也可基于有源半导体层的厚度。还要注意，可生长第三半导体层214，以基本与第二半导体层210共面。在一个实施例中，在形成第三半导体层214之后，进行另外的平坦化以实现基本共面。而且，如上面参考图15和17所描述的，可在区域207和209中的每一个中形成不同类型的器件，其中不同类型的晶体管可单独优化，而仍保持SOI隔离的益处。
图9示出了在形成晶体管216和218之后图8的半导体器件200的截面图。使用第三半导体层214(当外延生长时，还有第一半导体层206)在区域207中形成晶体管216，且使用第二半导体层210在区域209中形成晶体管209。因此，在一个实施例中，晶体管216是NMOS晶体管，晶体管218是PMOS晶体管，反之亦然，这取决于层206、214和210的材料。在一个实施例中，每个区域都包括主要一种类型的器件；然而，即使折衷了不同类型的这些晶体管的性能，但是，如所需要地，这些区域中的每一个还都包括一种或多个不同类型的晶体管。注意，可将常规材料和处理用于形成晶体管216和218。
因此，应理解，怎样使用不同半导体层的效用以分别优化N和P沟道晶体管的载流子迁移率。而且，可优化载流子迁移率，同时仍保持SOI技术的益处。在一个实施例中，将孔形成于一个半导体层中以暴露出部分下部半导体层。在一个实施例中，使用(例如，在其中或之上)在孔中暴露的半导体层形成主要为一种类型的器件，同时使用(例如，在其中或之上)下部半导体层的剩余部分形成主要为另一种类型的器件。在一个实施例中，在形成器件之前将半导体区生长在孔内，以使在孔内部的半导体区域基本上与上部半导体层的剩余部分共面。因此，可使用一个半导体层以实现一种类型器件的改善的载流子迁移率，同时使用另一半导体层以实现另一种类型器件的改善的载流子迁移率。尽管已经参考两种不同的半导体层描述了上述实施例，但是在替代实施例中，可使用任一数量的半导体层，其中每一个都会导致不同的传导特性，且其中这些半导体层中的每一个都对应于SOI区域的有源半导体层。
本发明的一个实施例涉及到具有其中一个在另一个上方的第一半导体层和第二半导体层的半导体器件结构。第一半导体层具有晶面、材料组成和应变，且第二半导体层具有晶面、材料组成和应变。半导体器件结构包括在相对于第一半导体层的晶体结构具有一取向的第一半导体层中或上的第一导电类型的第一晶体管、和在相对于第一半导体层的晶体结构具有一取向的第二半导体层中或上的第二导电类型的第二晶体管。第一和第二晶体管具有通过材料组成、晶面、取向和应变的组合限定的传导特性。第一晶体管的传导特性不同于第二晶体管的传导特性。第一晶体管的传导特性比第二晶体管的传导特性更利于第一导电类型的晶体管的载流子迁移率，且第二晶体管的传导特性比第一晶体管的传导特性更利于第二导电类型的晶体管的载流子迁移率。
另一实施例涉及到具有其中一个在另一个上方的第一半导体层和第二半导体层的半导体器件结构，在第一半导体层中和上的第一导电类型的第一晶体管具有一传导特性，在第二半导体层中和上的第二导电类型的第二晶体管具有第二传导特性。第一晶体管的传导特性对于第一导电类型的晶体管的载流子迁移率比对于第二导电类型的晶体管的更好。
在再一实施例中，一种方法，包括提供第一半导体层、在第一半导体层上方形成第二半导体层、在具有一传导特性的第一半导体层中和上形成第一导电类型的第一晶体管、和在具有第二传导特性的第二半导体层中和上形成第二导电类型的第二晶体管。第一晶体管的传导特性对于第一导电类型的晶体管的载流子迁移率比对于第二导电类型的晶体管的更好。
在另一实施例中，一种方法，包括提供第一绝缘层、在第一绝缘层上方形成第一半导体层、在第一半导体层上方形成第二绝缘层、在第二绝缘层上方形成第二半导体层、穿过第二半导体层选择性蚀刻以在第二半导体层中形成孔、在第二半导体层中的孔中外延生长半导体区域、在半导体区域中和上形成第一导电类型的第一晶体管、和在第二半导体层中和上形成第二导电类型的第二晶体管。
尽管已经参考具体导电类型或电势的极性描述了本发明，但是熟练的技术人员应理解，可反向导电类型和电势极性。
在前述的说明中，已经参考具体实施例描述了本发明。然而，本领域技术人员应当理解，可作出各种修改和变化而不超出如以下的权利要求中列出的本发明的范围。因此，认为说明和附图是说明性的而不是限制性的，且所有这种修改都意指包括在本发明的范围内。
上面已经关于具体实施例描述了益处、其它优点和问题的解决方案。然而，益处、优点、问题的解决方案以及会导致将发生或变得更加明显的任何益处、优点或解决方案的任意元件都不解释为任意或所有权利要求的决定性的、需要的或实质的部件或元件。如在此所使用的，术语“包括”或其任意其它变形都意指覆盖非排他性的包括，以使得工艺、方法、项或包括了元件列表的装置不仅仅包括这些元件，而是还包括没有明确列出或这种工艺、方法、项或装置所固有的其他元件。术语“一个”，如这里所使用的，限定为一个或多于一个。

Claims (10)

1.一种半导体器件结构，包括：
其中一个在另一个上方的第一半导体层和第二半导体层，其中第一半导体层具有晶面、材料组成和应变，第二半导体层具有晶面、材料组成和应变；
在具有相对于第一半导体层的晶体结构的取向的第一半导体层中和上的第一导电类型的第一晶体管；和
在具有相对于第一半导体层的晶体结构的取向的第二半导体层中和上的第二导电类型的第二晶体管；
其中：
第一和第二晶体管具有由材料组成、晶面、取向和应变限定的传导特性；
第一晶体管的传导特性不同于第二晶体管的传导特性；
第一晶体管的传导特性对于第一导电类型的晶体管的载流子迁移率比第二导电类型的传导特性更好；和
第二晶体管的传导特性对于第二导电类型的晶体管的载流子迁移率比第一晶体管的传导特性更好。
2.如权利要求1的半导体器件结构，还包括第一绝缘层，其中第一和第二半导体层在该绝缘层上方。
3.如权利要求2的半导体器件结构，还包括在第一半导体层和第二半导体层之间提供第二绝缘层。
4.如权利要求1的半导体器件结构，其中：
第一导电类型是N沟道；
第二导电类型是P沟道；
第一半导体层的材料组成包括硅；和
第二半导体层的材料组成包括或硅或硅锗中的一种。
5.如权利要求1的半导体器件结构，还包括：
第一绝缘层，其中第一和第二半导体层在该绝缘层上方；和
第二绝缘层，在第一半导体层和第二半导体层之间；
其中，
第一导电类型是N型；
第二导电类型是P型；
第一晶体管的应变是拉伸的；
第二晶体管的应变是压缩的；
第二半导体层的晶面是(100)；
第二晶体管的取向是<100>；
第一半导体层的材料组成包括硅；和
第二半导体层的材料组成包括硅或硅锗中的一种。
6.一种半导体器件结构，包括：
其中一个在另一个上方的第一半导体层和第二半导体层；
在第一半导体层中和上的具有传导特性的第一导电类型的第一晶体管；和
在第二半导体层中和上的具有第二传导特性的第二导电类型的第二晶体管；
其中第一晶体管的传导特性对于第一导电类型的晶体管的载流子迁移率比对于第二导电类型的晶体管更有利。
7.如权利要求6的半导体器件结构，其中第一晶体管是N型的，且其中第一晶体管的传导特性特征在于：
应变是拉伸的；
晶面是(100)；和
第一半导体层的材料组成是硅。
8.一种方法，包括：
提供第一半导体层；
在第一半导体层上方形成第二半导体层；
在第一半导体层中和上形成具有传导特性的第一导电类型的第一晶体管；和
在第二半导体层中和上形成具有第二传导特性的第二导电类型的第二晶体管；
其中第一晶体管的传导特性对于第一导电类型的晶体管的载流子迁移率比第二导电类型的晶体管更有利。
9.如权利要求8的方法，还包括移除部分第二半导体层以暴露部分第一半导体层，其中，在第一半导体层的暴露部分中形成第一晶体管；
提供第一绝缘层，其中第一和第二半导体层在该绝缘层上方；
在第一和第二晶体管上方形成互连第一和第二晶体管的互连层；
在互连层和第一半导体层之间形成通路，用于提供对至少一个第二晶体管的偏置；和
在形成第一和第二晶体管之后且在形成互连层之前形成第三绝缘层。
10.如权利要求9的方法，其中：
第一导电类型是N型；
第二导电类型是P型；和
其中第一晶体管的传导特性特征在于：
第一半导体层的晶面是(100)；
应变是拉伸的；和
第一半导体层的材料组成是硅；和
其中第二晶体管的传导特性的特征在于：
应变是压缩的；
第二半导体层的晶面是(100)；
第二晶体管的取向是<100>；和
第二半导体层的材料组成是硅或硅锗中的一种。
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