JPH09246507A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09246507A JPH09246507A JP4745696A JP4745696A JPH09246507A JP H09246507 A JPH09246507 A JP H09246507A JP 4745696 A JP4745696 A JP 4745696A JP 4745696 A JP4745696 A JP 4745696A JP H09246507 A JPH09246507 A JP H09246507A
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Abstract
(57)【要約】
【課題】 ＳＯＩ型半導体素子とバルク型半導体素子を
同一半導体基板上に形成する場合に、ホトリソ工程にお
けるホトレジストパターンの形成不良がなく、ドライエ
ッチング工程におけるエッチング残さが発生しない半導
体装置およびその製造方法を提供する。 【解決手段】 半導体基板表面から順に表面半導体層１
５−埋込酸化層３−半導体１となるＳＯＩ領域１１と、
半導体１のみのバルク領域１３が同一基板内に形成され
ており、かつ半導体基板表面が平坦であることを特徴と
する半導体装置を使用し、半導体素子を形成する半導体
装置およびその製造方法。
同一半導体基板上に形成する場合に、ホトリソ工程にお
けるホトレジストパターンの形成不良がなく、ドライエ
ッチング工程におけるエッチング残さが発生しない半導
体装置およびその製造方法を提供する。 【解決手段】 半導体基板表面から順に表面半導体層１
５−埋込酸化層３−半導体１となるＳＯＩ領域１１と、
半導体１のみのバルク領域１３が同一基板内に形成され
ており、かつ半導体基板表面が平坦であることを特徴と
する半導体装置を使用し、半導体素子を形成する半導体
装置およびその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、表面が半導体層−
埋込酸化層−半導体となるＳＯＩ構造（Siliconon Ins
ulator ）を有する半導体素子と、バルク構造である通
常の半導体基板の半導体素子とを備える半導体装置の構
造とこの構造を形成するための製造方法とに関する。
埋込酸化層−半導体となるＳＯＩ構造（Siliconon Ins
ulator ）を有する半導体素子と、バルク構造である通
常の半導体基板の半導体素子とを備える半導体装置の構
造とこの構造を形成するための製造方法とに関する。
【０００２】
【従来の技術】半導体層−埋込酸化層−半導体基板であ
るＳＯＩ構造を有する半導体素子と、バルク構造である
通常の半導体基板に設ける半導体素子とを備える半導体
装置の構造と、その製造方法における従来技術を説明す
る。
るＳＯＩ構造を有する半導体素子と、バルク構造である
通常の半導体基板に設ける半導体素子とを備える半導体
装置の構造と、その製造方法における従来技術を説明す
る。
【０００３】まず第１の従来技術としては、半導体基板
表面に酸化層を形成し、酸化層表面に別の半導体基板を
貼り合わせ、酸化層上の表面半導体層が所望の膜厚にな
るまで半導体基板を研磨する手段がある。
表面に酸化層を形成し、酸化層表面に別の半導体基板を
貼り合わせ、酸化層上の表面半導体層が所望の膜厚にな
るまで半導体基板を研磨する手段がある。
【０００４】第２の従来技術としては、半導体基板全面
にこの半導体基板表面には酸素が存在しないようなイオ
ン注入エネルギーで酸素をイオン注入し、続いて熱処理
を行い、基板内部に埋込酸化層を形成する方法がある。
にこの半導体基板表面には酸素が存在しないようなイオ
ン注入エネルギーで酸素をイオン注入し、続いて熱処理
を行い、基板内部に埋込酸化層を形成する方法がある。
【０００５】この第１と第２の手段で製造された半導体
装置においては、半導体基板内部に形成された埋込酸化
層は半導体基板の全面に形成されている。
装置においては、半導体基板内部に形成された埋込酸化
層は半導体基板の全面に形成されている。
【０００６】絶縁性基板や絶縁性被膜上に形成した半導
体素子（以下ＳＯＩ型半導体素子と記載する）の優位性
としては、素子間を完全に絶縁分離できるので、リーク
電流減少などの素子特性向上が挙げられる。
体素子（以下ＳＯＩ型半導体素子と記載する）の優位性
としては、素子間を完全に絶縁分離できるので、リーク
電流減少などの素子特性向上が挙げられる。
【０００７】一方、技術的にも習熟しており、素子特性
も制御しやすいことから、シリコンからなる半導体基板
に素子を形成するバルク構造を有する半導体基板上に形
成された半導体素子（以下バルク型半導体素子と記載す
る）を使用するほうがよいこともある。
も制御しやすいことから、シリコンからなる半導体基板
に素子を形成するバルク構造を有する半導体基板上に形
成された半導体素子（以下バルク型半導体素子と記載す
る）を使用するほうがよいこともある。
【０００８】したがって、ＳＯＩ型半導体素子とバルク
型半導体素子とを同一の半導体基板上に形成するという
必要性が出てくる。
型半導体素子とを同一の半導体基板上に形成するという
必要性が出てくる。
【０００９】このＳＯＩ型半導体素子とバルク型半導体
素子を同一の半導体基板に形成する従来技術を図２から
図５を用いて説明する。図２から図５はＳＯＩ型半導体
素子とバルク型半導体素子とを同一の半導体基板上に形
成する従来技術を示す断面図である。
素子を同一の半導体基板に形成する従来技術を図２から
図５を用いて説明する。図２から図５はＳＯＩ型半導体
素子とバルク型半導体素子とを同一の半導体基板上に形
成する従来技術を示す断面図である。
【００１０】はじめに図２に示すように、半導体基板１
の上面に酸化シリコン膜からなる埋込酸化層３を設け、
この埋込酸化層３の上面に表面半導体層１５とを設け
る。このように、従来技術のＳＯＩ型半導体素子を設け
る半導体基板１では、埋込酸化層３は半導体基板１の全
面に形成されている。
の上面に酸化シリコン膜からなる埋込酸化層３を設け、
この埋込酸化層３の上面に表面半導体層１５とを設け
る。このように、従来技術のＳＯＩ型半導体素子を設け
る半導体基板１では、埋込酸化層３は半導体基板１の全
面に形成されている。
【００１１】ＳＯＩ型半導体素子を設ける半導体基板１
にバルク型半導体素子を形成するときは、バルク型半導
体素子を形成する領域の埋込酸化層３は除去しなければ
ならない。
にバルク型半導体素子を形成するときは、バルク型半導
体素子を形成する領域の埋込酸化層３は除去しなければ
ならない。
【００１２】そのために図３に示すように、バルク型半
導体素子を形成する領域を開口するようにホトレジスト
７をパターニングする。このホトレジスト７のパターニ
ングは、全面にホトレジストを回転塗布法により形成
し、所定のホトマスクを用いて露光処理と現像処理とを
行うことによりパターン形成する。
導体素子を形成する領域を開口するようにホトレジスト
７をパターニングする。このホトレジスト７のパターニ
ングは、全面にホトレジストを回転塗布法により形成
し、所定のホトマスクを用いて露光処理と現像処理とを
行うことによりパターン形成する。
【００１３】つぎに図４で示すように、ホトレジスト７
をエッチングマスクとして用いて、埋込酸化層３を除去
するまでエッチングすることにより、表面半導体層１５
と埋込酸化層３とを部分的に除去する。
をエッチングマスクとして用いて、埋込酸化層３を除去
するまでエッチングすることにより、表面半導体層１５
と埋込酸化層３とを部分的に除去する。
【００１４】その結果、図５に示すように、ＳＯＩ型半
導体素子を形成するＳＯＩ領域とバルク型半導体素子を
形成するバルク領域とを得る。しかしこのときＳＯＩ領
域とバルク領域との境界領域には段差が生じるている。
導体素子を形成するＳＯＩ領域とバルク型半導体素子を
形成するバルク領域とを得る。しかしこのときＳＯＩ領
域とバルク領域との境界領域には段差が生じるている。
【００１５】
【発明が解決しようとする課題】ＳＯＩ型半導体素子を
製造する工程は、従来技術のバルク型半導体素子を形成
する工程と同じ工程である。したがってＳＯＩ型半導体
素子とバルク型半導体素子は同時に製造する。
製造する工程は、従来技術のバルク型半導体素子を形成
する工程と同じ工程である。したがってＳＯＩ型半導体
素子とバルク型半導体素子は同時に製造する。
【００１６】従来の技術のバルク型半導体素子の製造工
程には、ホトレジスト７をパターニングするホトリソ工
程とドライエッチング工程が数多く含まれるが、ＳＯＩ
構造のＳＯＩ領域とバルク構造のバルク領域の境界に存
在する段差に起因する以下に記載するような問題点を生
ずる。
程には、ホトレジスト７をパターニングするホトリソ工
程とドライエッチング工程が数多く含まれるが、ＳＯＩ
構造のＳＯＩ領域とバルク構造のバルク領域の境界に存
在する段差に起因する以下に記載するような問題点を生
ずる。
【００１７】ホトリソ工程においては、充分な解像度が
得られるホトレジスト７の深さ方向の範囲は限定されて
いる。これは一般に焦点深度と呼ばれる。このため従来
技術で説明したＳＯＩ領域とバルク領域との境界に段差
が存在する半導体基板では、その段差のためにフォーカ
スのずれを発生し、ホトレジスト７のパターン形状不良
を発生させる。
得られるホトレジスト７の深さ方向の範囲は限定されて
いる。これは一般に焦点深度と呼ばれる。このため従来
技術で説明したＳＯＩ領域とバルク領域との境界に段差
が存在する半導体基板では、その段差のためにフォーカ
スのずれを発生し、ホトレジスト７のパターン形状不良
を発生させる。
【００１８】ホトレジスト７のパターン形状不良は、エ
ッチング後にパターン形状不良を引き起こし、半導体素
子動作を行った場合、所定の動作をしなかったり、素子
特性の変化を引き起こす。
ッチング後にパターン形状不良を引き起こし、半導体素
子動作を行った場合、所定の動作をしなかったり、素子
特性の変化を引き起こす。
【００１９】さらにドライエッチング工程においては、
図６に示すように、ＳＯＩ領域とバルク領域との境界段
差の隅部にエッチング残渣１７が発生する。このエッチ
ング残渣１７は、半導体基板１の全面に被膜形成された
被エッチング膜を異方性をもたせてドライエッチングし
た場合、段差部分の膜厚が、他の領域の膜厚よりも厚く
なっているために、他の領域のエッチングが終わって
も、段差部分のエッチングは終わっておらず、結果的に
エッチング残渣１７が発生する。
図６に示すように、ＳＯＩ領域とバルク領域との境界段
差の隅部にエッチング残渣１７が発生する。このエッチ
ング残渣１７は、半導体基板１の全面に被膜形成された
被エッチング膜を異方性をもたせてドライエッチングし
た場合、段差部分の膜厚が、他の領域の膜厚よりも厚く
なっているために、他の領域のエッチングが終わって
も、段差部分のエッチングは終わっておらず、結果的に
エッチング残渣１７が発生する。
【００２０】このエッチング残渣１７は、不都合な電流
経路を発生させ、半導体素子動作を行った場合は、リー
ク電流などの半導体素子の特性不良の原因となる。
経路を発生させ、半導体素子動作を行った場合は、リー
ク電流などの半導体素子の特性不良の原因となる。
【００２１】本発明の目的は、上記課題を解決して、ホ
トリソ工程におけるホトレジストパターンの形成不良が
なく、ドライエッチング工程におけるエッチング残渣の
発生がない半導体装置の構造と、この構造を形成するた
めの製造方法とを提供することである。
トリソ工程におけるホトレジストパターンの形成不良が
なく、ドライエッチング工程におけるエッチング残渣の
発生がない半導体装置の構造と、この構造を形成するた
めの製造方法とを提供することである。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置およびその製造方法は下記記載
の構造および製造方法を採用する。
に、本発明の半導体装置およびその製造方法は下記記載
の構造および製造方法を採用する。
【００２３】本発明の半導体装置は、半導体基板表面か
ら順に表面半導体層−埋込酸化層−半導体となるＳＯＩ
構造をもつＳＯＩ領域と、半導体のみのバルク構造をも
つバルク領域とを同一の半導体基板内に設けることを特
徴とする。
ら順に表面半導体層−埋込酸化層−半導体となるＳＯＩ
構造をもつＳＯＩ領域と、半導体のみのバルク構造をも
つバルク領域とを同一の半導体基板内に設けることを特
徴とする。
【００２４】本発明の半導体装置の製造方法は、半導体
基板表面にホトレジストを形成し、パターニングする工
程と、酸素を半導体基板表面は酸素が存在しないような
エネルギーでイオン注入する工程と、ホトレジストを剥
離する工程と、イオン注入された酸素が埋込酸化層を形
成するように熱処理を行う工程とを有することを特徴と
する。
基板表面にホトレジストを形成し、パターニングする工
程と、酸素を半導体基板表面は酸素が存在しないような
エネルギーでイオン注入する工程と、ホトレジストを剥
離する工程と、イオン注入された酸素が埋込酸化層を形
成するように熱処理を行う工程とを有することを特徴と
する。
【００２５】本発明の半導体装置の製造方法は、半導体
基板表面に不純物としてリンを含む酸化シリコン膜のＰ
ＳＧ膜を形成する工程と、ホトレジストを形成しパター
ニングする工程と、ＰＳＧ膜をエッチングする工程と、
ホトレジストを剥離する工程と、酸素を半導体基板表面
は酸素が存在しないようなエネルギーでイオン注入する
工程と、ＰＳＧ膜を除去する工程と、イオン注入された
酸素が埋込酸化層を形成するように熱処理を行う工程と
を有することを特徴とする。
基板表面に不純物としてリンを含む酸化シリコン膜のＰ
ＳＧ膜を形成する工程と、ホトレジストを形成しパター
ニングする工程と、ＰＳＧ膜をエッチングする工程と、
ホトレジストを剥離する工程と、酸素を半導体基板表面
は酸素が存在しないようなエネルギーでイオン注入する
工程と、ＰＳＧ膜を除去する工程と、イオン注入された
酸素が埋込酸化層を形成するように熱処理を行う工程と
を有することを特徴とする。
【００２６】本発明の半導体装置の製造方法は、半導体
基板表面に塗布絶縁膜のＳＯＧ膜を形成する工程と、ホ
トレジストを形成しパターニングする工程と、ＳＯＧ膜
をエッチングする工程と、ホトレジストを剥離する工程
と、酸素を半導体基板表面は酸素が存在しないようなエ
ネルギーでイオン注入する工程と、ＳＯＧ膜を除去する
工程と、イオン注入された酸素が埋込酸化層を形成する
ように熱処理を行う工程とを有することを特徴とする。
基板表面に塗布絶縁膜のＳＯＧ膜を形成する工程と、ホ
トレジストを形成しパターニングする工程と、ＳＯＧ膜
をエッチングする工程と、ホトレジストを剥離する工程
と、酸素を半導体基板表面は酸素が存在しないようなエ
ネルギーでイオン注入する工程と、ＳＯＧ膜を除去する
工程と、イオン注入された酸素が埋込酸化層を形成する
ように熱処理を行う工程とを有することを特徴とする。
【００２７】本発明の半導体装置の製造方法は、半導体
基板表面を部分的に異方性をもたせてエッチングし段差
を形成する工程と、半導体基板に酸素をイオン注入し熱
処理を加えることで表面から一定の深さの領域に埋込酸
化層を形成し、かつ段差凸部の埋込酸化層は段差凹部の
表面より高い位置にあるように埋込酸化層を形成する工
程と、段差凸部の埋込酸化層を完全に除去するように、
段差凸部をエッチバックする工程とを有することを特徴
とする。
基板表面を部分的に異方性をもたせてエッチングし段差
を形成する工程と、半導体基板に酸素をイオン注入し熱
処理を加えることで表面から一定の深さの領域に埋込酸
化層を形成し、かつ段差凸部の埋込酸化層は段差凹部の
表面より高い位置にあるように埋込酸化層を形成する工
程と、段差凸部の埋込酸化層を完全に除去するように、
段差凸部をエッチバックする工程とを有することを特徴
とする。
【００２８】本発明の半導体装置においては、半導体基
板表面から順に表面半導体層−埋込酸化層−半導体とな
るＳＯＩ構造をもつＳＯＩ領域と、半導体のみのバルク
構造をもつバルク領域が同一の半導体基板内に形成す
る。このためＳＯＩ領域とバルク領域との境界には段差
を生じない。
板表面から順に表面半導体層−埋込酸化層−半導体とな
るＳＯＩ構造をもつＳＯＩ領域と、半導体のみのバルク
構造をもつバルク領域が同一の半導体基板内に形成す
る。このためＳＯＩ領域とバルク領域との境界には段差
を生じない。
【００２９】ＳＯＩ領域とバルク領域との境界に段差が
ないために、従来技術のバルク型半導体素子を形成する
工程を用いても、ホトリソ工程におけるホトレジストパ
ターンのパターン形状不良がなく、ドライエッチング工
程におけるエッチング残渣は発生しない。
ないために、従来技術のバルク型半導体素子を形成する
工程を用いても、ホトリソ工程におけるホトレジストパ
ターンのパターン形状不良がなく、ドライエッチング工
程におけるエッチング残渣は発生しない。
【００３０】
【発明の実施の形態】以下、図面を用いて本発明の半導
体装置を実施するための最適な実施の形態を説明する。
まずはじめに、図１を用いて本発明の実施形態における
半導体装置の構造を説明する。図１は、本発明の実施形
態における半導体装置を示す断面図である。
体装置を実施するための最適な実施の形態を説明する。
まずはじめに、図１を用いて本発明の実施形態における
半導体装置の構造を説明する。図１は、本発明の実施形
態における半導体装置を示す断面図である。
【００３１】図１に示すように、ＳＯＩ型半導体素子を
形成するＳＯＩ領域１１と、バルク型半導体素子を形成
するバルク領域１３とを同一の半導体基板１に設ける。
そして、ＳＯＩ領域１１は半導体基板１の表面から順に
表面半導体層１５と、埋込酸化層３と、半導体基板１と
なるＳＯＩ構造を有する。バルク領域１３は半導体基板
１のみのバルク構造を有する。
形成するＳＯＩ領域１１と、バルク型半導体素子を形成
するバルク領域１３とを同一の半導体基板１に設ける。
そして、ＳＯＩ領域１１は半導体基板１の表面から順に
表面半導体層１５と、埋込酸化層３と、半導体基板１と
なるＳＯＩ構造を有する。バルク領域１３は半導体基板
１のみのバルク構造を有する。
【００３２】本発明の半導体装置では、ＳＯＩ型半導体
素子を形成するＳＯＩ領域１１のみがＳＯＩ構造になっ
ている。またＳＯＩ領域１１とバルク領域１３の境界領
域には段差がない構造となっている。
素子を形成するＳＯＩ領域１１のみがＳＯＩ構造になっ
ている。またＳＯＩ領域１１とバルク領域１３の境界領
域には段差がない構造となっている。
【００３３】本発明の実施形態で説明した半導体装置を
用いれば、半導体素子を製造する各ホトリソ工程で、段
差に起因するフォーカスずれが発生せず、ホトレジスト
パターンのパターン形状不良を生じない。またさらに、
各ドライエッチング工程で段差部分にエッチング残渣が
生じない。このため特性が良好な半導体装置を提供する
ことができる。
用いれば、半導体素子を製造する各ホトリソ工程で、段
差に起因するフォーカスずれが発生せず、ホトレジスト
パターンのパターン形状不良を生じない。またさらに、
各ドライエッチング工程で段差部分にエッチング残渣が
生じない。このため特性が良好な半導体装置を提供する
ことができる。
【００３４】つぎに図１に示す半導体装置構造を形成す
るための製造方法を、図面を用いて説明する。図７から
図１１は、本発明の実施形態における半導体装置の製造
方法を工程順に示す断面図である。
るための製造方法を、図面を用いて説明する。図７から
図１１は、本発明の実施形態における半導体装置の製造
方法を工程順に示す断面図である。
【００３５】まずはじめに図７に示すように、半導体基
板１の表面に、反応ガスとしてモノシラン（ＳｉＨ4 ）
とフォスフィン（ＰＨ3 ）を用いる化学気相成長（ＣＶ
Ｄ）法によって、不純物としてリンを含む酸化シリコン
膜からなるＰＳＧ膜５を膜厚２μｍ程度で全面に被膜形
成する。
板１の表面に、反応ガスとしてモノシラン（ＳｉＨ4 ）
とフォスフィン（ＰＨ3 ）を用いる化学気相成長（ＣＶ
Ｄ）法によって、不純物としてリンを含む酸化シリコン
膜からなるＰＳＧ膜５を膜厚２μｍ程度で全面に被膜形
成する。
【００３６】その後、ホトレジスト７を回転塗布法によ
りＰＳＧ膜５上の全面に形成する。つぎに、所定のホト
マスクを用いて露光処理と、現像処理を行い、ホトレジ
スト７をＳＯＩ構造にするＳＯＩ領域が開口するように
パターニングする。
りＰＳＧ膜５上の全面に形成する。つぎに、所定のホト
マスクを用いて露光処理と、現像処理を行い、ホトレジ
スト７をＳＯＩ構造にするＳＯＩ領域が開口するように
パターニングする。
【００３７】つぎに図８に示すように、ホトレジスト７
をエッチングマスクとして使用し、エッチング液にフッ
酸（ＨＦ）を用いて、ホトレジスト７開口内のＰＳＧ膜
５を完全に除去するまでエッチングする。ＰＳＧ膜５の
エッチングは、エッチングガスに四フッ化炭素（ＣＦ
4 ）と酸素（Ｏ2 ）の混合ガスを用いた反応性イオンエ
ッチングでも同様の結果が得られる。その後、硫酸（Ｈ
2 ＳＯ4 ）を用いてホトレジスト７を除去する。
をエッチングマスクとして使用し、エッチング液にフッ
酸（ＨＦ）を用いて、ホトレジスト７開口内のＰＳＧ膜
５を完全に除去するまでエッチングする。ＰＳＧ膜５の
エッチングは、エッチングガスに四フッ化炭素（ＣＦ
4 ）と酸素（Ｏ2 ）の混合ガスを用いた反応性イオンエ
ッチングでも同様の結果が得られる。その後、硫酸（Ｈ
2 ＳＯ4 ）を用いてホトレジスト７を除去する。
【００３８】つぎに図９に示すように、半導体基板１の
全面にイオン打ち込みエネルギーが２００ＫｅＶ程度
で、イオン注入量が２×１０18ｃｍ2 程度の条件で、酸
素原子をイオン注入する。このとき、バルク構造にする
バルク領域は、ＰＳＧ膜５に注入酸素原子９が存在し、
半導体基板１には注入酸素原子９が到達しないように、
イオン注入の打ち込みエネルギーとＰＳＧ膜５の膜厚を
最適化している。引き続いて、エッチング液としてフッ
酸（ＨＦ）を用いてＰＳＧ膜５を除去する。
全面にイオン打ち込みエネルギーが２００ＫｅＶ程度
で、イオン注入量が２×１０18ｃｍ2 程度の条件で、酸
素原子をイオン注入する。このとき、バルク構造にする
バルク領域は、ＰＳＧ膜５に注入酸素原子９が存在し、
半導体基板１には注入酸素原子９が到達しないように、
イオン注入の打ち込みエネルギーとＰＳＧ膜５の膜厚を
最適化している。引き続いて、エッチング液としてフッ
酸（ＨＦ）を用いてＰＳＧ膜５を除去する。
【００３９】その後、温度１３００℃の窒素雰囲気中に
て６時間のアニール処理を行い、注入酸素原子９と半導
体基板１中のシリコン原子を反応させ、酸化シリコン膜
からなる埋込酸化層３を形成する。
て６時間のアニール処理を行い、注入酸素原子９と半導
体基板１中のシリコン原子を反応させ、酸化シリコン膜
からなる埋込酸化層３を形成する。
【００４０】この結果、図１０に示すように、半導体表
面から２００ｎｍの深さの箇所に膜厚４００ｎｍの埋込
酸化層３を形成することができる。埋込酸化層３はＳＯ
Ｉ型半導体素子を形成するＳＯＩ領域１１のみに形成す
ることができる。さらにこのＳＯＩ領域１１とバルク領
域１３との境界には、選択的に酸素イオンを半導体基板
１に導入しているため段差を生じない。
面から２００ｎｍの深さの箇所に膜厚４００ｎｍの埋込
酸化層３を形成することができる。埋込酸化層３はＳＯ
Ｉ型半導体素子を形成するＳＯＩ領域１１のみに形成す
ることができる。さらにこのＳＯＩ領域１１とバルク領
域１３との境界には、選択的に酸素イオンを半導体基板
１に導入しているため段差を生じない。
【００４１】その後、図１１に示すように、通常のＭＯ
Ｓトランジスタの製造工程、すなわちウェル形成と、ロ
コス分離領域２１の形成と、ゲート電極２５の形成と、
高濃度拡散層２７の形成と、層間絶縁膜２３の形成と、
コンタクトホールの開口と、アルミニウムからなる配線
１９の形成とを行うことにより、ＭＯＳトランジスタを
形成することができる。
Ｓトランジスタの製造工程、すなわちウェル形成と、ロ
コス分離領域２１の形成と、ゲート電極２５の形成と、
高濃度拡散層２７の形成と、層間絶縁膜２３の形成と、
コンタクトホールの開口と、アルミニウムからなる配線
１９の形成とを行うことにより、ＭＯＳトランジスタを
形成することができる。
【００４２】本発明の実施形態で説明した製造方法を用
いれば、半導体基板１の表面から順番に表面半導体層１
５−埋込酸化層３−半導体基板１構造となるＳＯＩ構造
をもつＳＯＩ領域１１と、半導体のみのバルク構造をも
つバルク領域１３とを同一の半導体基板１内に形成する
ことができる。しかも半導体基板１の表面が平坦である
半導体装置を提供することができ、その半導体基板を用
いれば、ＳＯＩ型半導体素子とバルク型半導体素子を同
一の半導体基板１に形成する場合に、ホトリソ工程のフ
ォーカスずれやドライエッチング工程のエッチング残渣
が生じず、良好な半導体素子特性を有する半導体装置を
得ることができる。
いれば、半導体基板１の表面から順番に表面半導体層１
５−埋込酸化層３−半導体基板１構造となるＳＯＩ構造
をもつＳＯＩ領域１１と、半導体のみのバルク構造をも
つバルク領域１３とを同一の半導体基板１内に形成する
ことができる。しかも半導体基板１の表面が平坦である
半導体装置を提供することができ、その半導体基板を用
いれば、ＳＯＩ型半導体素子とバルク型半導体素子を同
一の半導体基板１に形成する場合に、ホトリソ工程のフ
ォーカスずれやドライエッチング工程のエッチング残渣
が生じず、良好な半導体素子特性を有する半導体装置を
得ることができる。
【００４３】なお以上説明した本発明の実施形態では、
酸素原子のイオン注入時のマスクにＰＳＧ膜５を使用し
たが、オルガノシリカゾルを回転塗布し、温度４５０℃
の熱処理を行うことで得られる塗布絶縁膜であるＳＯＧ
膜を使用した場合でも、前述した本発明の実施形態と同
様の効果が得られる。このＳＯＧ膜は、一回の回転塗布
による被膜形成では充分な膜厚が得られない場合は、所
望の膜厚が得られるまで、回転塗布による被膜形成を複
数回繰り返せばよい。
酸素原子のイオン注入時のマスクにＰＳＧ膜５を使用し
たが、オルガノシリカゾルを回転塗布し、温度４５０℃
の熱処理を行うことで得られる塗布絶縁膜であるＳＯＧ
膜を使用した場合でも、前述した本発明の実施形態と同
様の効果が得られる。このＳＯＧ膜は、一回の回転塗布
による被膜形成では充分な膜厚が得られない場合は、所
望の膜厚が得られるまで、回転塗布による被膜形成を複
数回繰り返せばよい。
【００４４】さらに以上説明した本発明の実施形態で
は、酸素原子のイオン注入時のマスクにＰＳＧ膜５を使
用したが、ホトレジストを使用した場合でも、以上説明
した本発明の実施形態と同様の効果が得られる。
は、酸素原子のイオン注入時のマスクにＰＳＧ膜５を使
用したが、ホトレジストを使用した場合でも、以上説明
した本発明の実施形態と同様の効果が得られる。
【００４５】さらに以上説明した本発明の実施形態で
は、酸素原子のイオン注入時のイオン注入マスクにＰＳ
Ｇ膜５を用いたが、これと異なる実施形態を以下に説明
する。まず図１２に示すように、半導体基板１の全面に
ホトレジスト７を回転塗布法によって形成し、所定のホ
トマスクを用いて露光処理と、現像処理を行い、ＳＯＩ
構造にするＳＯＩ領域が開口するようにパターニングす
る。
は、酸素原子のイオン注入時のイオン注入マスクにＰＳ
Ｇ膜５を用いたが、これと異なる実施形態を以下に説明
する。まず図１２に示すように、半導体基板１の全面に
ホトレジスト７を回転塗布法によって形成し、所定のホ
トマスクを用いて露光処理と、現像処理を行い、ＳＯＩ
構造にするＳＯＩ領域が開口するようにパターニングす
る。
【００４６】つぎに図１３に示すように、ホトレジスト
７をエッチングマスクとして使用して、エッチングガス
に塩素（Ｃｌ2 ）を用いた反応性イオンエッチングによ
り、半導体基板１をエッチングし、１μｍの段差を形成
する。その後、硫酸を用いてホトレジスト７を除去す
る。引き続いて、半導体基板１の全面に打ち込みエネル
ギー２００ＫｅＶで、２×１０18ｃｍ2 のイオン注入量
で酸素原子をイオン注入する。その後、温度１３００℃
の窒素雰囲気中にて６時間のアニール処理を行って、注
入酸素原子と半導体基板１中のシリコン原子を反応さ
せ、埋込酸化層３を形成する。このとき、段差凸部に形
成する埋込酸化層３は、段差凹部の表面より高くなるよ
うにイオン注入時の打ち込みエネルギーと段差寸法とを
最適化する。
７をエッチングマスクとして使用して、エッチングガス
に塩素（Ｃｌ2 ）を用いた反応性イオンエッチングによ
り、半導体基板１をエッチングし、１μｍの段差を形成
する。その後、硫酸を用いてホトレジスト７を除去す
る。引き続いて、半導体基板１の全面に打ち込みエネル
ギー２００ＫｅＶで、２×１０18ｃｍ2 のイオン注入量
で酸素原子をイオン注入する。その後、温度１３００℃
の窒素雰囲気中にて６時間のアニール処理を行って、注
入酸素原子と半導体基板１中のシリコン原子を反応さ
せ、埋込酸化層３を形成する。このとき、段差凸部に形
成する埋込酸化層３は、段差凹部の表面より高くなるよ
うにイオン注入時の打ち込みエネルギーと段差寸法とを
最適化する。
【００４７】さらにその後、化学機械研磨法により、半
導体基板１の段差凸部の埋込酸化層３を除去して表面を
平坦化にする。このとき半導体基板１の表面を研磨して
表面平坦化しても本発明の実施形態と同様な効果が得ら
れる。
導体基板１の段差凸部の埋込酸化層３を除去して表面を
平坦化にする。このとき半導体基板１の表面を研磨して
表面平坦化しても本発明の実施形態と同様な効果が得ら
れる。
【００４８】
【発明の効果】以上の説明で明らかなように、本発明に
よる半導体装置の構造とその製造方法においては、半導
体基板に部分的に埋込酸化層を形成している。このため
表面段差を生じない。この結果、半導体素子動作を行っ
た場合、所定の動作をしなかったり素子特性の変化を引
き起こすことはない。さらにエッチング残渣に起因する
リーク電流などの半導体素子の特性不良の発生もなく、
特性が良好な半導体装置を提供することができる。
よる半導体装置の構造とその製造方法においては、半導
体基板に部分的に埋込酸化層を形成している。このため
表面段差を生じない。この結果、半導体素子動作を行っ
た場合、所定の動作をしなかったり素子特性の変化を引
き起こすことはない。さらにエッチング残渣に起因する
リーク電流などの半導体素子の特性不良の発生もなく、
特性が良好な半導体装置を提供することができる。
【００４９】このことにより、埋込酸化層を設けるＳＯ
Ｉ領域と、埋込酸化層を設けないバルク領域とに、同時
にバルク型半導体素子とＳＯＩ型半導体素子を形成する
ときに、従来技術のホトリソ条件とドライエッチング条
件を用いて、容易に製造することができる。
Ｉ領域と、埋込酸化層を設けないバルク領域とに、同時
にバルク型半導体素子とＳＯＩ型半導体素子を形成する
ときに、従来技術のホトリソ条件とドライエッチング条
件を用いて、容易に製造することができる。
【図１】本発明の実施形態における半導体装置の構造と
その製造方法とを示す断面図である。
その製造方法とを示す断面図である。
【図２】従来技術における半導体装置の構造とその製造
方法とを示す断面図である。
方法とを示す断面図である。
【図３】従来技術における半導体装置の構造とその製造
方法とを示す断面図である。
方法とを示す断面図である。
【図４】従来技術における半導体装置の構造とその製造
方法とを示す断面図である。
方法とを示す断面図である。
【図５】従来技術における半導体装置の構造とその製造
方法とを示す断面図である。
方法とを示す断面図である。
【図６】従来技術における半導体装置の構造とその製造
方法とを示す断面図である。
方法とを示す断面図である。
【図７】本発明の実施形態における半導体装置の構造と
その製造方法とを示す断面図である。
その製造方法とを示す断面図である。
【図８】本発明の実施形態における半導体装置の構造と
その製造方法とを示す断面図である。
その製造方法とを示す断面図である。
【図９】本発明の実施形態における半導体装置の構造と
その製造方法とを示す断面図である。
その製造方法とを示す断面図である。
【図１０】本発明の実施形態における半導体装置の構造
とその製造方法とを示す断面図である。
とその製造方法とを示す断面図である。
【図１１】本発明の実施形態における半導体装置の構造
とその製造方法とを示す断面図である。
とその製造方法とを示す断面図である。
【図１２】本発明の実施形態における半導体装置の構造
とその製造方法とを示す断面図である。
とその製造方法とを示す断面図である。
【図１３】本発明の実施形態における半導体装置の構造
とその製造方法とを示す断面図である。
とその製造方法とを示す断面図である。
１ 半導体基板 ３ 埋込酸化層 ５ ＰＳＧ膜 ７ ホトレジスト ９ 注入酸素原子 １１ ＳＯＩ領域 １３ バルク領域
Claims (5)
- 【請求項１】 半導体基板表面から順に表面半導体層−
埋込酸化層−半導体となる半導体層−埋込酸化層−半導
体構造をもつＳＯＩ領域と、半導体のみのバルク構造を
もつバルク領域とを同一の半導体基板内に設けることを
特徴とする半導体装置。 - 【請求項２】 半導体基板表面にリンを含む酸化シリコ
ン膜のＰＳＧ膜を形成する工程と、ホトレジストを形成
しパターニングする工程と、ＰＳＧ膜をエッチングする
工程と、ホトレジストを剥離する工程と、酸素を半導体
基板表面は酸素が存在しないようなエネルギーでイオン
注入する工程と、ＰＳＧ膜を除去する工程と、イオン注
入された酸素が埋込酸化層を形成するように熱処理を行
う工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項３】 半導体基板表面に塗布絶縁膜のＳＯＧ膜
を形成する工程と、ホトレジストを形成しパターニング
する工程と、ＳＯＧ膜をエッチングする工程と、ホトレ
ジストを剥離する工程と、酸素を半導体基板表面は酸素
が存在しないようなエネルギーでイオン注入する工程
と、ＳＯＧ膜を除去する工程と、イオン注入された酸素
が埋込酸化層を形成するように熱処理を行う工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板表面にホトレジストを形成
し、パターニングする工程と、酸素を半導体基板表面は
酸素が存在しないようなエネルギーでイオン注入する工
程と、ホトレジストを剥離する工程と、イオン注入され
た酸素が埋込酸化層を形成するように熱処理を行う工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板表面をホトレジストでパター
ニングする工程と、ホトレジストをエッチングマスクと
して半導体基板をエッチングし段差を形成する工程と、
ホトレジストを除去する工程と、半導体基板に酸素をイ
オン注入し熱処理を行うことで表面から一定の深さの領
域に埋込酸化層を形成し、かつ段差凸部の埋込酸化層は
段差凹部の表面より高い位置にあるように埋込酸化層を
形成する工程と、段差凸部の埋込酸化層を完全に除去す
るように、段差凸部をエッチバックする工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4745696A JPH09246507A (ja) | 1996-03-05 | 1996-03-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4745696A JPH09246507A (ja) | 1996-03-05 | 1996-03-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246507A true JPH09246507A (ja) | 1997-09-19 |
Family
ID=12775663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4745696A Pending JPH09246507A (ja) | 1996-03-05 | 1996-03-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246507A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103619A (ja) * | 2005-10-04 | 2007-04-19 | Sumco Corp | Ｓｏｉ基板の製造方法 |
| JP2008503104A (ja) * | 2004-06-10 | 2008-01-31 | フリースケール セミコンダクター インコーポレイテッド | 複数の半導体層を備えた半導体デバイス |
| JP2008172082A (ja) * | 2007-01-12 | 2008-07-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
-
1996
- 1996-03-05 JP JP4745696A patent/JPH09246507A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008503104A (ja) * | 2004-06-10 | 2008-01-31 | フリースケール セミコンダクター インコーポレイテッド | 複数の半導体層を備えた半導体デバイス |
| JP2007103619A (ja) * | 2005-10-04 | 2007-04-19 | Sumco Corp | Ｓｏｉ基板の製造方法 |
| JP2008172082A (ja) * | 2007-01-12 | 2008-07-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
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