JP2008004795A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体基板にＳＯＩ構造を形成する際に、ＳＯＩ構造上部の半導体層（即ち、第２半導体層）表面の応力を緩和できるようにした半導体装置の製造方法を提供する。
【解決手段】単結晶のＳｉ基板１上に、単結晶のＳｉＧｅ層１１とＳｉ層１３とを順次積層した後で、これらを部分的にエッチングして支持体穴を形成する。次に、支持体穴を埋め込むようにして支持体２２を形成し、支持体２２下から露出したＳｉ層１３とＳｉＧｅ層１１とを順次エッチングして溝を形成する。そして、この溝ｈ２を介してＳｉＧｅ層１１をフッ硝酸で選択的にエッチングして空洞部を形成する。その後、この空洞部内にＳｉＯ_２膜３１を形成する。このような製造方法において、支持体２２の膜厚ｔ_ＳＵＰを設計時に予め調節して、支持体２２／Ｓｉ層１３界面に応力がゼロとなる中立面Ｎ−Ｎ´を一致させることで、Ｓｉ層１３表面に生じる応力をできるだけ小さくすることができる。
【選択図】図８

Description

本発明は、半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を形成する技術に関する。

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。バルクウエーハ上にＳＯＩ構造を形成する方法としては、例えば、基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層をエピ成長させ、そこにＳｉＧｅ層の底面以上の深さの第１溝を形成する。この第１溝を埋め込むようにして、支持体膜としてシリコン酸化（ＳｉＯ_２）膜をＣＶＤで成膜する。そして、この支持体膜を素子領域の形にドライエッチして支持体を形成し、連続してＳｉ層／ＳｉＧｅ層もドライエッチする。この支持体下から露出したＳｉ層／ＳｉＧｅ層の連続ドライエッチにより、基板上に第２溝が形成される。

次に、この第２溝を介してＳｉＧｅ層をフッ硝酸でエッチングすると、支持体にＳｉ層がぶらさがった形でＳｉ層の下に空洞部が形成される。その後、例えば熱酸化により空洞部をＳｉＯ_２膜で埋める（このＳｉＯ_２膜のことを「ＢＯＸ」ともいう。）ことでＳＯＩ構造となる。このような方法はＳＢＳＩ法と呼ばれており、例えば特許文献１、非特許文献１にそれぞれ開示されている。
特開２００５−３５４０２４号公報 Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）

ところで、上記のＳＢＳＩでは、Ｓｉ基板とＳｉ層との間の空洞部にＢＯＸを形成するために、高温の熱酸化を行う。このとき、図１２に示すように、支持体１２２と上部ＢＯＸ（即ち、Ｓｉ層１１３下面の熱酸化によって形成される部分）１３１ａとを含めた積層構造は、熱によってあたかも撫肩となるかのように変形し、Ｓｉ層１１３の表面には引張り、または圧縮応力が発生する。

ここで、Ｓｉ層１１３の表面には例えばトランジスタを形成するが、トランジスタのチャネルに応力がかかった場合、そのトランジスタ特性（特に、移動度）は変化してしまう。また、このような応力はプロセス的にコントロールすることが難しく、その大きさはウエーハ面内で不均一であることが多い。それゆえ、上記のＳＢＳＩ法によって形成されたＳＯＩ構造上にトランジスタを形成すると、ウエーハ面内でトランジスタ特性がばらつき易いという問題があった。

そこで、この発明はこのような問題に鑑みてなされたものであって、半導体基板にＳＯＩ構造を形成する際に、ＳＯＩ構造上部の半導体層（即ち、第２半導体層）表面の応力を緩和できるようにした半導体装置の製造方法の提供を目的とする。

〔発明１〕 上記課題を解決するために、発明１の半導体装置の製造方法は、半導体基板上に単結晶の第１半導体層を形成する工程と、前記第１半導体層上に単結晶の第２半導体層を形成する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、前記支持体膜を部分的にエッチングすることによって、前記第１溝の少なくとも一部と当該第１溝に隣接する領域の前記第２半導体層とを連続して覆う形状の支持体を形成する工程と、前記支持体下から露出した前記第２半導体層と前記第１半導体層とを順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、応力の大きさが０（ゼロ）となる中立面が前記絶縁層の形成後に前記支持体と前記第２半導体層との界面と一致するように、前記支持体の厚さを予め調節しておくことを特徴とするものである。

ここで、一般に板状の弾性体を曲げると、凸側の表面には引っ張り応力が、凹側の表面には圧縮応力が発生するが、弾性体の内部には応力が０（ゼロ）となる中立面が存在する。本発明者は、ＳＢＳＩを用いてＳＯＩ構造を形成する場合、中立面の位置は、支持体／第２半導体層／絶縁層からなる積層構造の各膜（層）の厚さと、それら各膜（層）のヤング率とに依存する点に着目した。そして、上記積層構造を構成する各膜（層）の厚さと、ヤング率の少なくとも一つを調節して、支持体と第２半導体層との界面に中立面がくるようにすれば、たとえ絶縁層を形成する際に（又は、絶縁層を形成した後で）上記積層構造が歪んだとしても、第２半導体層の表面には応力をほとんど生じさせないようにすることができる、ということを見出した。

なお、本発明の「半導体基板」は例えば単結晶のシリコン基板であり、「第１半導体層」は例えばシリコンゲルマニウム（ＳｉＧｅ）であり、「第２半導体層」は例えばシリコン（Ｓｉ）である。また、「第１溝に隣接する領域」とは、ＳＯＩ構造（即ち、絶縁層上に半導体層が存在する構造）を形成する領域のことである。ＳＯＩ構造上部の半導体層（即ち、第２半導体層）には例えばトランジスタ等の素子を形成する。

発明１の半導体装置の製造方法によれば、絶縁層を形成する過程で、支持体／第２半導体層／絶縁層からなる積層構造に歪みが生じた場合でも、第２半導体層表面に生じる応力をできるだけ小さくする（より望ましくは、支持体と第２半導体層との界面に中立面を完全に一致させて応力の大きさをゼロにする）ことができる。従って、第２半導体層に例えばトランジスタを形成した場合には、そのチャネルに掛かる応力を小さくすることができ、トランジスタ特性（特に、移動度）のばらつきを軽減することができる。

〔発明２〕 発明２の半導体装置の製造方法は、半導体基板上に単結晶の第１半導体層を形成する工程と、前記第１半導体層上に単結晶の第２半導体層を形成する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、前記支持体膜を部分的にエッチングすることによって、前記第１溝の少なくとも一部と当該第１溝に隣接する領域の前記第２半導体層とを連続して覆う形状の支持体を形成する工程と、前記支持体下から露出した前記第２半導体層と前記第１半導体層とを順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチン
グ条件で、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、応力の大きさが０（ゼロ）となる中立面が前記絶縁層の形成後に前記支持体と前記第２半導体層との界面と一致するように、前記絶縁層の厚さを予め調節しておくことを特徴とするものである。

発明２の半導体装置の製造方法によれば、絶縁層を形成する過程で、支持体／第２半導体層／絶縁層からなる積層構造に歪みが生じた場合でも、第２半導体層表面に生じる応力をできるだけ小さくする（より望ましくは、支持体と第２半導体層との界面に中立面を完全に一致させて応力の大きさをゼロにする）ことができる。従って、第２半導体層に例えばトランジスタを形成した場合には、そのチャネルに掛かる応力を小さくすることができ、トランジスタ特性（特に、移動度）のばらつきを軽減することができる。

〔発明３〕 発明３の半導体装置の製造方法は、半導体基板上に単結晶の第１半導体層を形成する工程と、前記第１半導体層上に単結晶の第２半導体層を形成する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、前記支持体膜を部分的にエッチングすることによって、前記第１溝の少なくとも一部と当該第１溝に隣接する領域の前記第２半導体層とを連続して覆う形状の支持体を形成する工程と、前記支持体下から露出した前記第２半導体層と前記第１半導体層とを順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、応力の大きさが０（ゼロ）となる中立面が前記絶縁層の形成後に前記支持体と前記第２半導体層との界面と一致するように、前記第２半導体層の厚さを予め調節しておくことを特徴とするものである。

発明３の半導体装置の製造方法によれば、絶縁層を形成する過程で、支持体／第２半導体層／絶縁層からなる積層構造に歪みが生じた場合でも、第２半導体層表面に生じる応力をできるだけ小さくする（より望ましくは、支持体と第２半導体層との界面に中立面を完全に一致させて応力の大きさをゼロにする）ことができる。従って、第２半導体層に例えばトランジスタを形成した場合には、そのチャネルに掛かる応力を小さくすることができ、トランジスタ特性（特に、移動度）のばらつきを軽減することができる。

〔発明４〕 発明４の半導体装置の製造方法は、半導体基板上に単結晶の第１半導体層を形成する工程と、前記第１半導体層上に単結晶の第２半導体層を形成する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、前記支持体膜を部分的にエッチングすることによって、前記第１溝の少なくとも一部と当該第１溝に隣接する領域の前記第２半導体層とを連続して覆う形状の支持体を形成する工程と、前記支持体下から露出した前記第２半導体層と前記第１半導体層とを順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、応力の大きさが０（ゼロ）となる中立面が前記絶縁層の形成後に前記支持体と前記第２半導体層との界面と一致
するように、前記支持体のヤング率を予め調節しておくことを特徴とするものである。

ここで、「支持体（膜）」を例えばＣＶＤで形成する場合、支持体（膜）の「ヤング率」は例えばＣＶＤによる成膜条件を変更することで調整することが可能である。
発明４の半導体装置の製造方法によれば、絶縁層を形成する過程で、支持体／第２半導体層／絶縁層からなる積層構造に歪みが生じた場合でも、第２半導体層表面に生じる応力をできるだけ小さくする（より望ましくは、支持体と第２半導体層との界面に中立面を完全に一致させて応力の大きさをゼロにする）ことができる。従って、第２半導体層に例えばトランジスタを形成した場合には、そのチャネルに掛かる応力を小さくすることができ、トランジスタ特性（特に、移動度）のばらつきを軽減することができる。

〔発明５〕 発明５の半導体装置の製造方法は、発明１から発明４の何れか一の半導体装置の製造方法において、前記空洞部上の前記第２半導体層にトランジスタを形成する工程、を含むことを特徴とするものである。
発明５の半導体装置の製造方法によれば、トランジスタのチャネルに掛かる応力を小さくすることができ、トランジスタ特性（特に、移動度）のばらつきを軽減することができる。

以下、図面を参照しながら本発明の実施の形態を説明する。
（１）第１実施形態
図１〜図７は、本発明の第１実施形態に係る半導体装置の製造方法を示す図であり、図１（Ａ）〜図７（Ａ）は平面図、図１（Ｂ）〜図７（Ｂ）は図１（Ａ）〜図７（Ａ）をＡ１−Ａ´１〜Ａ７−Ａ´７線でそれぞれ切断したときの断面図である。また、図４（Ｃ）〜図６（Ｃ）は図４（Ａ）〜図６（Ａ）をＢ４−Ｂ´４〜Ｂ６−Ｂ´６線でそれぞれ切断したときの断面図である。

図１（Ａ）及び（Ｂ）において、まず始めに、ＬＯＣＯＳ法を用いて、単結晶のシリコン（Ｓｉ）基板１に図示しない素子分離層を形成する。次に、Ｓｉ基板１上に図示しないシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上にシリコンゲルマニウム（ＳｉＧｅ）層１１を形成し、その上にシリコン（Ｓｉ）層１３を形成する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層１１、Ｓｉ層１３は、例えばエピタキシャル成長法で連続して形成する。

ここで、エピタキシャル成長法では、下地部材の被成膜面の結晶構造が、下地部材上に成長させる膜の結晶構造に反映される。即ち、単結晶構造の上には単結晶構造の膜が形成され、ポリ構造又はアモルファス構造の上にはポリ構造又はアモルファス構造の膜が形成される。そのため、単結晶のＳｉ基板１上には単結晶のＳｉＧｅ層１１が形成され、その上には単結晶構造のＳｉ層１３が形成される。また、図示しないが、素子分離層上にはポリ構造又はアモルファス構造のＳｉＧｅ層が形成され、その上にはポリ構造又はアモルファス構造のＳｉ層が形成される。

次に、図２（Ａ）及び（Ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、Ｓｉ層１３、ＳｉＧｅ層１１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を部分的にエッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、Ｓｉ層１３、ＳｉＧｅ層１１及びＳｉ−ｂｕｆｆｅｒ層を貫いてＳｉ基板１を底面とする支持体穴ｈ１を形成する。なお、支持体穴ｈ１を形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。

次に、図３（Ａ）及び（Ｂ）に示すように、支持体穴ｈ１を埋め込むようにしてＳｉ基板１上の全面に支持体膜２１を形成する。支持体膜２１は例えばシリコン酸化（ＳｉＯ_２）膜であり、その形成は例えばＣＶＤで行う。次に、図４（Ａ）〜（Ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体膜２１、Ｓｉ層１３、ＳｉＧｅ層１１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を順次、部分的にエッチングして、支持体膜２１から支持体２２を形成すると共に、Ｓｉ基板１の表面を露出させる溝ｈ２を形成する。なお、溝ｈ２を形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。

次に、図４（Ａ）〜（Ｃ）において、溝ｈ２を介してフッ硝酸等のエッチング液をＳｉ層１３及びＳｉＧｅ層１１のそれぞれの側面に接触させて、ＳｉＧｅ層１１を選択的にエッチングして除去する。これにより、図５（Ａ）〜（Ｃ）に示すように、Ｓｉ層１３とＳｉ基板１との間に空洞部２５を形成する。ここで、エッチング液として例えばフッ硝酸を使用した場合、Ｓｉと比べてＳｉＧｅのエッチングレートは大きいので、Ｓｉ層１３を残しつつＳｉＧｅ層１１だけをエッチングして除去することが可能である。空洞部２５の形成後、Ｓｉ層１３はその上面と側面とが支持体２２によって支えられることとなる。

次に、図６（Ａ）〜（Ｃ）に示すように、Ｓｉ基板１を熱酸化して、空洞部内にＳｉＯ_２膜３１を形成する。そして、ＳｉＯ_２膜３１を形成した後は、ＣＶＤなどの方法により、Ｓｉ基板１全面に絶縁膜を成膜して支持体穴ｈ１や、フッ硝酸導入用の溝ｈ２を埋め込む。絶縁膜は、例えばＳｉＯ_２膜やシリコン窒化（Ｓｉ_３Ｎ_４）膜である。なお、空洞部がＳｉＯ_２膜３１で完全に埋め込まれていない場合には、この絶縁膜の形成によって空洞部の埋め込みが補完される。次に、Ｓｉ基板１の全面を覆う絶縁膜を例えばＣＭＰにより平坦化し、さらに、必要な場合は絶縁膜をウェットエッチングする。これにより、図７（Ａ）及び（Ｂ）に示すように、Ｓｉ層１３上から絶縁膜３３を完全に取り除く。

次に、Ｓｉ層１３の表面を熱酸化してゲート絶縁膜４１を形成する。さらに、ＣＶＤなどの方法により、ゲート絶縁膜４１が形成されたＳｉ基板１上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いて多結晶シリコン層をパターニングする。これにより、図７（Ａ）及び（Ｂ）に示すように、ゲート絶縁膜４１上にゲート電極４３を形成する。

次に、ゲート電極４３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層１３内にイオン注入することにより、ゲート電極４３の両側のＳｉ層１３に低濃度不純物導入層からなるＬＤＤ層（図示せず）を形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成されたＳｉ層１３上に例えばＳｉＯ_２膜を形成し、ＲＩＥなどの異方性エッチングを用いてＳｉＯ_２膜をエッチバックする。これにより、図７（Ａ）及び（Ｂ）に示すように、ゲート電極４３の側壁にサイドウォール４５を形成する。

さらに、ゲート電極４３及びサイドウォール４５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層１３内にイオン注入することにより、サイドウォール４５側方のＳｉ層１３に高濃度不純物導入層からなるソース層及びドレイン層（図示せず）を形成する。これにより、ＳＯＩ構造を有するトランジスタ（即ち、ＳＯＩトランジスタ）５０を完成させる。

ところで、この第１実施形態では、図１〜図７で説明したＳＢＳＩ法を行って半導体装置を生産する前に、支持体２２の膜厚を予め調節して、支持体２２とＳｉ層１３との界面に中立面がくるようにする。即ち、支持体２２とＳｉ層１３との界面に中立面がくるように、支持体２２の膜厚を予め設定しておく。ここで、中立面とは応力が０（ゼロ）となる
面のことである。この設定は、例えば半導体装置の設計段階、又は試作段階で行う。これにより、ＳｉＯ_２膜３１を形成する際に（又は、ＳｉＯ_２膜３１を形成した後で）、たとえ支持体２２／Ｓｉ層１３／ＳｉＯ_２膜３１からなる積層構造が歪んだとしても、Ｓｉ層１３の表面には応力をほとんど生じさせないようにすることができる。以下、このような支持体２２の膜厚の調節方法について、例を挙げて説明する。

図８は、支持体２２／Ｓｉ層１３／ＳｉＯ_２膜３１からなる積層構造の平板を曲げたときの断面図である。図８において、中立面（中立軸）の位置をＮ−Ｎ’とする。また、図８では、支持体２２の中にある中立面Ｎ−Ｎ’の曲率半径をｒとする。さらに、中立面Ｎ−Ｎ’から距離ｙだけ離れた位置Ｓ−Ｓ’における曲げひずみをεとする。また、中立面Ｎ−Ｎ’から、支持体２２とＳｉ層１３との界面までの距離をｙ_０とする。

また、図９は、支持体２２／Ｓｉ層１３／ＳｉＯ_２膜３１からなる積層構造をＰ−Ｑ線に沿って切断したときの断面Ａを示す図である。
図９では、ｙ軸をＰ→Ｑとし、原点をＮにとる。支持体２２／Ｓｉ層１３界面をｙ＝ｙ_０とする。また、図１０のＸ軸をＤとする。ここで、支持体２２／Ｓｉ層１３／ＳｉＯ_２膜３１からなる積層構造のヤング率をＥとすると、位置Ｓ−Ｓ´における曲げ応力σは、式（１）で表される。

式（１）において、上述したようにεは位置Ｓ−Ｓ’おける曲げひずみであり、ｙは中立面Ｎ−Ｎ´からの距離であり、ｒは中立面Ｎ−Ｎ´の曲率半径である。また、主軸（即ち、Ｙ軸）方向には外力が加わっていないので、Ｐ−Ｑ断面Ａについての応力の総和は、式（２）で示すように０となる。

ｔ_ＢＯＸをＢＯＸ層（即ち、ＳｉＯ_２膜３１）の膜厚、ｔ_ＳＯＩをＳＯＩ層（即ち、Ｓｉ層１３）の膜厚、ｔ_ＳＵＰを支持体２２の膜厚、Ｅ_ＢＯＸをＳｉＯ_２膜３１のヤング率、Ｅ_ＳＯＩをＳｉ層１３のヤング率、Ｅ_ＳＵＰを支持体２２のヤング率とし、式（２）をｙ_０について解くと式（３）のようになる。

ここで、支持体２２／Ｓｉ層１３界面に中立面がくる条件は、ｙ_０＝０である。これを式（３）に代入すると、式（４）が得られる。

式（４）をｔ_ＳＵＰについて解くと、式（５）となる。

ここで、ｔ_ＢＯＸ及びｔ_ＳＯＩの値を例えば設計時に予め決めておき、式（５）の等号関係を満たすようにｔ_ＳＵＰを調節すれば、支持体２２／Ｓｉ層１３界面に中立面Ｎ−Ｎ´をもってくることができる。例えば、ｔ_ＢＯＸ＝５０ｎｍ、ｔ_ＳＯＩ＝６０ｎｍ、Ｅ_ＳＯＩ＝１３０．８ＧＰａ（Ｓｉの典型値）、Ｅ_ＳＵＰ＝Ｅ_ＢＯＸ＝６４ＧＰａ（ＳｉＯ_２の典型値）、とすると、ｔ_ＳＵＰ＝１２６ｎｍとなる。つまり、この例では、支持体２２（即ち、支持体膜２１）の膜厚を１２６ｎｍに設定（調節）することで、支持体２２／Ｓｉ層１３界面と中立面Ｎ−Ｎ´とを一致させることができる。

図１０に、式（５）の等号関係を満たす（即ち、支持体２２／Ｓｉ層１３界面と中立面Ｎ−Ｎ´とが一致する）ときの、ｔ_ＳＵＰ、ｔ_ＢＯＸ、ｔ_ＳＯＩの組み合わせを示す。図１０では、ｔ_ＳＯＩ＝３０ｎｍ、６０ｎｍ、９０ｎｍの３つの場合を想定した。また、図１０では、Ｅ_ＳＯＩ＝１３０．８ＧＰａ（Ｓｉの典型値）、Ｅ_ＳＵＰ＝Ｅ_ＢＯＸ＝６４ＧＰａ（ＳｉＯ_２の典型値）とした。
なお、上の例では、ＳｉとＳｉＯ_２のヤング率に典型値を用いたが、特にＳｉＯ_２のヤング率は形成条件によって変動するので、実際には、使用するＳｉおよびＳｉＯ_２の値を用いる。

このように、本発明の第１実施形態によれば、ＳｉＯ_２膜３１を形成する過程で、支持体２２／Ｓｉ層１３／ＳｉＯ_２膜３１からなる積層構造に歪みが生じた場合でも、Ｓｉ層１３表面に生じる応力をできるだけ小さくする（理想的には、応力の大きさをゼロにする）ことができる。従って、Ｓｉ層１３に例えばトランジスタを形成した場合には、そのチャネルに掛かる応力を小さくすることができ、トランジスタ特性（特に、移動度）のばらつきを軽減することができる。

（２）第２実施形態
第１実施形態では、支持体２２の膜厚ｔ_ＳＵＰを調節して、支持体２２／Ｓｉ層１３界面に中立面をもってくることについて説明した。しかしながら、本発明ではｔ_ＳＵＰではなく、例えばＳｉ層１３の膜厚ｔ_ＳＯＩを調節することで、支持体２２／Ｓｉ層１３界面に中立面を一致させても良い。例えば、式（４）をＳｉ層１３の膜厚ｔ_ＳＯＩについて解くと、式（６）となる。

ここで、ｔ_ＳＵＰ及びｔ_ＢＯＸを例えば設計時に予め決めておき、式（６）の等号関係を満たすようにｔ_ＳＯＩを調節すれば、支持体２２／Ｓｉ層１３界面に中立面Ｎ−Ｎ´を一致させることができる。なお、式（６）においても式（５）と同様に、ＳｉとＳｉＯ_２のヤング率は、使用するＳｉおよびＳｉＯ_２の値を用いる。

（３）第３実施形態
さらに、本発明では、支持体２２の膜厚ｔ_ＳＵＰやＳｉ層１３の膜厚ｔ_ＳＯＩではなく、ＳｉＯ_２膜１３の膜厚ｔ_ＢＯＸを調節することで、支持体２２／Ｓｉ層１３界面に中立面を一致させても良い。例えば、式（４）をＳｉＯ_２膜１３の膜厚ｔ_ＢＯＸについて解くと、式（７）となる。

ここで、ｔ_ＳＵＰ及びｔ_ＳＯＩを例えば設計時に予め決めておき、式（７）の等号関係を満たすようにｔ_ＢＯＸを調節すれば、支持体２２／Ｓｉ層１３界面に中立面Ｎ−Ｎ´を一致させることができる。なお、式（７）においても式（５）と同様に、ＳｉとＳｉＯ_２のヤング率は、使用するＳｉおよびＳｉＯ_２の値を用いる。

（４）第４実施形態
また、本発明では、支持体２２／Ｓｉ層１３／ＳｉＯ_２膜３１の膜厚以外に、支持体２２のヤング率Ｅ_ＳＵＰを調節することで、支持体２２／Ｓｉ層１３界面に中立面を一致させるようにしても良い。例えば、式（４）を支持体２２のヤング率Ｅ_ＳＵＰについて解くと、式（８）となる。

ここで、ｔ_ＳＵＰ、ｔ_ＳＯＩ及びｔ_ＢＯＸを例えば設計時に予め決めておき、式（８）の等号関係を満たすようにＥ_ＳＵＰを調節すれば、支持体２２／Ｓｉ層１３界面に中立面Ｎ−Ｎ´を一致させることができる。Ｅ_ＳＯＩ、およびＥ_ＢＯＸは、実際に使用するＳｉおよびＳｉＯ_２の値を用いる。また、支持体２２（即ち、その元となる支持体膜２１）を例えばＣＶＤで形成する場合、支持体膜２１のヤング率は例えばＣＶＤによる成膜条件を変更することで調整することが可能である。

図１１は、ヤング率の成膜条件依存性の一例を示す表図である。支持体膜２１（ＳｉＯ
_２膜）をＣＶＤで形成する場合、その成膜方法としては例えばＰＥＣＶＤ（ｐｌａｓｍａ
ｅｎｈａｎｃｅｄ ＣＶＤ）、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ＣＶＤ）、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ＣＶＤ）などの方法がある。
図１１に示すように、ＳｉＯ_２膜をＰＥＣＶＤで成膜するとそのヤング率は４６〜７５［ＧＰａ］となり、ＳｉＯ_２膜をＡＰＣＶＤで成膜するとそのヤング率は約６９［ＧＰａ］となり、ＳｉＯ_２膜をＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ＣＶＤ）で成膜するとそのヤング率は約８５［ＧＰａ］となる。このように、支持体２１の成膜条件として、例えばＰＥＣＶＤ、ＡＰＣＶＤ、ＬＰＣＶＤの何れか一の方法を選択することで、ヤング率の調整が可能である。

なお、この第４実施形態では、支持体２２のヤング率Ｅ_ＳＵＰを調節することで、支持体２２／Ｓｉ層１３界面に中立面を一致させることについて説明したが、Ｓｉ層１３のヤング率Ｅ_ＳＯＩや、ＳｉＯ_２膜３１のヤング率Ｅ_ＢＯＸを調節することで、支持体２２／Ｓｉ層１３界面に中立面Ｎ−Ｎ´を一致させることも可能である。
上記第１〜第４実施形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層１１が本発明の「第１半導体層」に対応し、Ｓｉ層１３が本発明の「第２半導体層」に対応している。また、支持体穴ｈ１が本発明の「第１溝」に対応し、溝ｈ２が本発明の「第２溝」に対応している。さらに、ＳｉＯ_２膜３１が本発明の「絶縁層」に対応している。

なお、上記の第１〜第４実施形態では、「半導体基板」がバルクシリコンウエーハであり、「第１半導体層」がＳｉＧｅであり、「第２半導体層」がＳｉである場合について説明した。しかしながら、本発明の「半導体基板」、「第１半導体層」及び「第２半導体層」の材質はこれに限られることはなく、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択される組み合わせを用いることができる。

第１実施形態に係る半導体装置の製造方法を示す図（その１）。 第１実施形態に係る半導体装置の製造方法を示す図（その２）。 第１実施形態に係る半導体装置の製造方法を示す図（その３）。 第１実施形態に係る半導体装置の製造方法を示す図（その４）。 第１実施形態に係る半導体装置の製造方法を示す図（その５）。 第１実施形態に係る半導体装置の製造方法を示す図（その６）。 第１実施形態に係る半導体装置の製造方法を示す図（その７）。 支持体／Ｓｉ層／ＳｉＯ_２膜からなる積層構造を曲げたときの図。 支持体／Ｓｉ層／ＳｉＯ_２膜からなる積層構造のＰ−Ｑ断面Ａを示す図。 式（５）を満たすときの、ｔ_ＳＵＰ、ｔ_ＢＯＸ、ｔ_ＳＯＩの組み合わせを示す図。 ヤング率の成膜条件依存性を示す表図。 従来例の問題点を示す図。

符号の説明

１ Ｓｉ基板、１１ ＳｉＧｅ層、１３ Ｓｉ層、２１ 支持体膜、２２ 支持体、２５ 空洞部、３１ ＳｉＯ_２膜、３３ 絶縁膜、４１ ゲート絶縁膜、４３ ゲート電極、４５ サイドウォール、ｈ１ 支持体穴、ｈ２ 溝

Claims (5)

1. 半導体基板上に単結晶の第１半導体層を形成する工程と、
   前記第１半導体層上に単結晶の第２半導体層を形成する工程と、
   前記第２半導体層と前記第１半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、
   前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、
   前記支持体膜を部分的にエッチングすることによって、前記第１溝の少なくとも一部と当該第１溝に隣接する領域の前記第２半導体層とを連続して覆う形状の支持体を形成する工程と、
   前記支持体下から露出した前記第２半導体層と前記第１半導体層とを順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、
   前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
   前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、
   応力の大きさが０（ゼロ）となる中立面が前記絶縁層の形成後に前記支持体と前記第２半導体層との界面と一致するように、前記支持体の厚さを予め調節しておくことを特徴とする半導体装置の製造方法。
2. 半導体基板上に単結晶の第１半導体層を形成する工程と、
   前記第１半導体層上に単結晶の第２半導体層を形成する工程と、
   前記第２半導体層と前記第１半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、
   前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、
   前記支持体膜を部分的にエッチングすることによって、前記第１溝の少なくとも一部と当該第１溝に隣接する領域の前記第２半導体層とを連続して覆う形状の支持体を形成する工程と、
   前記支持体下から露出した前記第２半導体層と前記第１半導体層とを順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、
   前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
   前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、
   応力の大きさが０（ゼロ）となる中立面が前記絶縁層の形成後に前記支持体と前記第２半導体層との界面と一致するように、前記絶縁層の厚さを予め調節しておくことを特徴とする半導体装置の製造方法。
3. 半導体基板上に単結晶の第１半導体層を形成する工程と、
   前記第１半導体層上に単結晶の第２半導体層を形成する工程と、
   前記第２半導体層と前記第１半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、
   前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、
   前記支持体膜を部分的にエッチングすることによって、前記第１溝の少なくとも一部と当該第１溝に隣接する領域の前記第２半導体層とを連続して覆う形状の支持体を形成する工程と、
   前記支持体下から露出した前記第２半導体層と前記第１半導体層とを順次エッチングし
   て、前記第１半導体層の側面を露出させる第２溝を形成する工程と、
   前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
   前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、
   応力の大きさが０（ゼロ）となる中立面が前記絶縁層の形成後に前記支持体と前記第２半導体層との界面と一致するように、前記第２半導体層の厚さを予め調節しておくことを特徴とする半導体装置の製造方法。
4. 半導体基板上に単結晶の第１半導体層を形成する工程と、
   前記第１半導体層上に単結晶の第２半導体層を形成する工程と、
   前記第２半導体層と前記第１半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、
   前記第１溝が埋め込まれ且つ前記第２半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、
   前記支持体膜を部分的にエッチングすることによって、前記第１溝の少なくとも一部と当該第１溝に隣接する領域の前記第２半導体層とを連続して覆う形状の支持体を形成する工程と、
   前記支持体下から露出した前記第２半導体層と前記第１半導体層とを順次エッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、
   前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層を選択的にエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
   前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、
   応力の大きさが０（ゼロ）となる中立面が前記絶縁層の形成後に前記支持体と前記第２半導体層との界面と一致するように、前記支持体のヤング率を予め調節しておくことを特徴とする半導体装置の製造方法。
5. 前記空洞部上の前記第２半導体層にトランジスタを形成する工程、を含むことを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。

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