JP2008004795A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体基板にSOI構造を形成する際に、SOI構造上部の半導体層(即ち、第2半導体層)表面の応力を緩和できるようにした半導体装置の製造方法を提供する。
【解決手段】単結晶のSi基板1上に、単結晶のSiGe層11とSi層13とを順次積層した後で、これらを部分的にエッチングして支持体穴を形成する。次に、支持体穴を埋め込むようにして支持体22を形成し、支持体22下から露出したSi層13とSiGe層11とを順次エッチングして溝を形成する。そして、この溝h2を介してSiGe層11をフッ硝酸で選択的にエッチングして空洞部を形成する。その後、この空洞部内にSiO2膜31を形成する。このような製造方法において、支持体22の膜厚tSUPを設計時に予め調節して、支持体22/Si層13界面に応力がゼロとなる中立面N−N´を一致させることで、Si層13表面に生じる応力をできるだけ小さくすることができる。
【選択図】図8
【解決手段】単結晶のSi基板1上に、単結晶のSiGe層11とSi層13とを順次積層した後で、これらを部分的にエッチングして支持体穴を形成する。次に、支持体穴を埋め込むようにして支持体22を形成し、支持体22下から露出したSi層13とSiGe層11とを順次エッチングして溝を形成する。そして、この溝h2を介してSiGe層11をフッ硝酸で選択的にエッチングして空洞部を形成する。その後、この空洞部内にSiO2膜31を形成する。このような製造方法において、支持体22の膜厚tSUPを設計時に予め調節して、支持体22/Si層13界面に応力がゼロとなる中立面N−N´を一致させることで、Si層13表面に生じる応力をできるだけ小さくすることができる。
【選択図】図8
Description
本発明は、半導体装置の製造方法に関し、特に、半導体基板にSOI(Silicon
On Insulator)構造を形成する技術に関する。
On Insulator)構造を形成する技術に関する。
SOI基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース/ドレイン接合容量が小さいなどの点から、その有用性が注目されている。バルクウエーハ上にSOI構造を形成する方法としては、例えば、基板上にシリコンゲルマニウム(SiGe)層、シリコン(Si)層をエピ成長させ、そこにSiGe層の底面以上の深さの第1溝を形成する。この第1溝を埋め込むようにして、支持体膜としてシリコン酸化(SiO2)膜をCVDで成膜する。そして、この支持体膜を素子領域の形にドライエッチして支持体を形成し、連続してSi層/SiGe層もドライエッチする。この支持体下から露出したSi層/SiGe層の連続ドライエッチにより、基板上に第2溝が形成される。
次に、この第2溝を介してSiGe層をフッ硝酸でエッチングすると、支持体にSi層がぶらさがった形でSi層の下に空洞部が形成される。その後、例えば熱酸化により空洞部をSiO2膜で埋める(このSiO2膜のことを「BOX」ともいう。)ことでSOI構造となる。このような方法はSBSI法と呼ばれており、例えば特許文献1、非特許文献1にそれぞれ開示されている。
特開2005−354024号公報
T.Sakai et al."Separation by BondingSi Islands(SBSI) for LSI Application",Second International SiGe Technology and Device Meeting,Meeting Abstract,pp.230−231,May(2004)
ところで、上記のSBSIでは、Si基板とSi層との間の空洞部にBOXを形成するために、高温の熱酸化を行う。このとき、図12に示すように、支持体122と上部BOX(即ち、Si層113下面の熱酸化によって形成される部分)131aとを含めた積層構造は、熱によってあたかも撫肩となるかのように変形し、Si層113の表面には引張り、または圧縮応力が発生する。
ここで、Si層113の表面には例えばトランジスタを形成するが、トランジスタのチャネルに応力がかかった場合、そのトランジスタ特性(特に、移動度)は変化してしまう。また、このような応力はプロセス的にコントロールすることが難しく、その大きさはウエーハ面内で不均一であることが多い。それゆえ、上記のSBSI法によって形成されたSOI構造上にトランジスタを形成すると、ウエーハ面内でトランジスタ特性がばらつき易いという問題があった。
そこで、この発明はこのような問題に鑑みてなされたものであって、半導体基板にSOI構造を形成する際に、SOI構造上部の半導体層(即ち、第2半導体層)表面の応力を緩和できるようにした半導体装置の製造方法の提供を目的とする。
〔発明1〕 上記課題を解決するために、発明1の半導体装置の製造方法は、半導体基板上に単結晶の第1半導体層を形成する工程と、前記第1半導体層上に単結晶の第2半導体層を形成する工程と、前記第2半導体層と前記第1半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第2半導体層と前記第1半導体層とを貫く第1溝を形成する工程と、前記第1溝が埋め込まれ且つ前記第2半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、前記支持体膜を部分的にエッチングすることによって、前記第1溝の少なくとも一部と当該第1溝に隣接する領域の前記第2半導体層とを連続して覆う形状の支持体を形成する工程と、前記支持体下から露出した前記第2半導体層と前記第1半導体層とを順次エッチングして、前記第1半導体層の側面を露出させる第2溝を形成する工程と、前記第2半導体層よりも前記第1半導体層の方がエッチングされ易いエッチング条件で、前記第2溝を介して前記第1半導体層を選択的にエッチングすることによって、前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、応力の大きさが0(ゼロ)となる中立面が前記絶縁層の形成後に前記支持体と前記第2半導体層との界面と一致するように、前記支持体の厚さを予め調節しておくことを特徴とするものである。
ここで、一般に板状の弾性体を曲げると、凸側の表面には引っ張り応力が、凹側の表面には圧縮応力が発生するが、弾性体の内部には応力が0(ゼロ)となる中立面が存在する。本発明者は、SBSIを用いてSOI構造を形成する場合、中立面の位置は、支持体/第2半導体層/絶縁層からなる積層構造の各膜(層)の厚さと、それら各膜(層)のヤング率とに依存する点に着目した。そして、上記積層構造を構成する各膜(層)の厚さと、ヤング率の少なくとも一つを調節して、支持体と第2半導体層との界面に中立面がくるようにすれば、たとえ絶縁層を形成する際に(又は、絶縁層を形成した後で)上記積層構造が歪んだとしても、第2半導体層の表面には応力をほとんど生じさせないようにすることができる、ということを見出した。
なお、本発明の「半導体基板」は例えば単結晶のシリコン基板であり、「第1半導体層」は例えばシリコンゲルマニウム(SiGe)であり、「第2半導体層」は例えばシリコン(Si)である。また、「第1溝に隣接する領域」とは、SOI構造(即ち、絶縁層上に半導体層が存在する構造)を形成する領域のことである。SOI構造上部の半導体層(即ち、第2半導体層)には例えばトランジスタ等の素子を形成する。
発明1の半導体装置の製造方法によれば、絶縁層を形成する過程で、支持体/第2半導体層/絶縁層からなる積層構造に歪みが生じた場合でも、第2半導体層表面に生じる応力をできるだけ小さくする(より望ましくは、支持体と第2半導体層との界面に中立面を完全に一致させて応力の大きさをゼロにする)ことができる。従って、第2半導体層に例えばトランジスタを形成した場合には、そのチャネルに掛かる応力を小さくすることができ、トランジスタ特性(特に、移動度)のばらつきを軽減することができる。
〔発明2〕 発明2の半導体装置の製造方法は、半導体基板上に単結晶の第1半導体層を形成する工程と、前記第1半導体層上に単結晶の第2半導体層を形成する工程と、前記第2半導体層と前記第1半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第2半導体層と前記第1半導体層とを貫く第1溝を形成する工程と、前記第1溝が埋め込まれ且つ前記第2半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、前記支持体膜を部分的にエッチングすることによって、前記第1溝の少なくとも一部と当該第1溝に隣接する領域の前記第2半導体層とを連続して覆う形状の支持体を形成する工程と、前記支持体下から露出した前記第2半導体層と前記第1半導体層とを順次エッチングして、前記第1半導体層の側面を露出させる第2溝を形成する工程と、前記第2半導体層よりも前記第1半導体層の方がエッチングされ易いエッチン
グ条件で、前記第2溝を介して前記第1半導体層を選択的にエッチングすることによって、前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、応力の大きさが0(ゼロ)となる中立面が前記絶縁層の形成後に前記支持体と前記第2半導体層との界面と一致するように、前記絶縁層の厚さを予め調節しておくことを特徴とするものである。
グ条件で、前記第2溝を介して前記第1半導体層を選択的にエッチングすることによって、前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、応力の大きさが0(ゼロ)となる中立面が前記絶縁層の形成後に前記支持体と前記第2半導体層との界面と一致するように、前記絶縁層の厚さを予め調節しておくことを特徴とするものである。
発明2の半導体装置の製造方法によれば、絶縁層を形成する過程で、支持体/第2半導体層/絶縁層からなる積層構造に歪みが生じた場合でも、第2半導体層表面に生じる応力をできるだけ小さくする(より望ましくは、支持体と第2半導体層との界面に中立面を完全に一致させて応力の大きさをゼロにする)ことができる。従って、第2半導体層に例えばトランジスタを形成した場合には、そのチャネルに掛かる応力を小さくすることができ、トランジスタ特性(特に、移動度)のばらつきを軽減することができる。
〔発明3〕 発明3の半導体装置の製造方法は、半導体基板上に単結晶の第1半導体層を形成する工程と、前記第1半導体層上に単結晶の第2半導体層を形成する工程と、前記第2半導体層と前記第1半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第2半導体層と前記第1半導体層とを貫く第1溝を形成する工程と、前記第1溝が埋め込まれ且つ前記第2半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、前記支持体膜を部分的にエッチングすることによって、前記第1溝の少なくとも一部と当該第1溝に隣接する領域の前記第2半導体層とを連続して覆う形状の支持体を形成する工程と、前記支持体下から露出した前記第2半導体層と前記第1半導体層とを順次エッチングして、前記第1半導体層の側面を露出させる第2溝を形成する工程と、前記第2半導体層よりも前記第1半導体層の方がエッチングされ易いエッチング条件で、前記第2溝を介して前記第1半導体層を選択的にエッチングすることによって、前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、応力の大きさが0(ゼロ)となる中立面が前記絶縁層の形成後に前記支持体と前記第2半導体層との界面と一致するように、前記第2半導体層の厚さを予め調節しておくことを特徴とするものである。
発明3の半導体装置の製造方法によれば、絶縁層を形成する過程で、支持体/第2半導体層/絶縁層からなる積層構造に歪みが生じた場合でも、第2半導体層表面に生じる応力をできるだけ小さくする(より望ましくは、支持体と第2半導体層との界面に中立面を完全に一致させて応力の大きさをゼロにする)ことができる。従って、第2半導体層に例えばトランジスタを形成した場合には、そのチャネルに掛かる応力を小さくすることができ、トランジスタ特性(特に、移動度)のばらつきを軽減することができる。
〔発明4〕 発明4の半導体装置の製造方法は、半導体基板上に単結晶の第1半導体層を形成する工程と、前記第1半導体層上に単結晶の第2半導体層を形成する工程と、前記第2半導体層と前記第1半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第2半導体層と前記第1半導体層とを貫く第1溝を形成する工程と、前記第1溝が埋め込まれ且つ前記第2半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、前記支持体膜を部分的にエッチングすることによって、前記第1溝の少なくとも一部と当該第1溝に隣接する領域の前記第2半導体層とを連続して覆う形状の支持体を形成する工程と、前記支持体下から露出した前記第2半導体層と前記第1半導体層とを順次エッチングして、前記第1半導体層の側面を露出させる第2溝を形成する工程と、前記第2半導体層よりも前記第1半導体層の方がエッチングされ易いエッチング条件で、前記第2溝を介して前記第1半導体層を選択的にエッチングすることによって、前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、応力の大きさが0(ゼロ)となる中立面が前記絶縁層の形成後に前記支持体と前記第2半導体層との界面と一致
するように、前記支持体のヤング率を予め調節しておくことを特徴とするものである。
するように、前記支持体のヤング率を予め調節しておくことを特徴とするものである。
ここで、「支持体(膜)」を例えばCVDで形成する場合、支持体(膜)の「ヤング率」は例えばCVDによる成膜条件を変更することで調整することが可能である。
発明4の半導体装置の製造方法によれば、絶縁層を形成する過程で、支持体/第2半導体層/絶縁層からなる積層構造に歪みが生じた場合でも、第2半導体層表面に生じる応力をできるだけ小さくする(より望ましくは、支持体と第2半導体層との界面に中立面を完全に一致させて応力の大きさをゼロにする)ことができる。従って、第2半導体層に例えばトランジスタを形成した場合には、そのチャネルに掛かる応力を小さくすることができ、トランジスタ特性(特に、移動度)のばらつきを軽減することができる。
発明4の半導体装置の製造方法によれば、絶縁層を形成する過程で、支持体/第2半導体層/絶縁層からなる積層構造に歪みが生じた場合でも、第2半導体層表面に生じる応力をできるだけ小さくする(より望ましくは、支持体と第2半導体層との界面に中立面を完全に一致させて応力の大きさをゼロにする)ことができる。従って、第2半導体層に例えばトランジスタを形成した場合には、そのチャネルに掛かる応力を小さくすることができ、トランジスタ特性(特に、移動度)のばらつきを軽減することができる。
〔発明5〕 発明5の半導体装置の製造方法は、発明1から発明4の何れか一の半導体装置の製造方法において、前記空洞部上の前記第2半導体層にトランジスタを形成する工程、を含むことを特徴とするものである。
発明5の半導体装置の製造方法によれば、トランジスタのチャネルに掛かる応力を小さくすることができ、トランジスタ特性(特に、移動度)のばらつきを軽減することができる。
発明5の半導体装置の製造方法によれば、トランジスタのチャネルに掛かる応力を小さくすることができ、トランジスタ特性(特に、移動度)のばらつきを軽減することができる。
以下、図面を参照しながら本発明の実施の形態を説明する。
(1)第1実施形態
図1〜図7は、本発明の第1実施形態に係る半導体装置の製造方法を示す図であり、図1(A)〜図7(A)は平面図、図1(B)〜図7(B)は図1(A)〜図7(A)をA1−A´1〜A7−A´7線でそれぞれ切断したときの断面図である。また、図4(C)〜図6(C)は図4(A)〜図6(A)をB4−B´4〜B6−B´6線でそれぞれ切断したときの断面図である。
(1)第1実施形態
図1〜図7は、本発明の第1実施形態に係る半導体装置の製造方法を示す図であり、図1(A)〜図7(A)は平面図、図1(B)〜図7(B)は図1(A)〜図7(A)をA1−A´1〜A7−A´7線でそれぞれ切断したときの断面図である。また、図4(C)〜図6(C)は図4(A)〜図6(A)をB4−B´4〜B6−B´6線でそれぞれ切断したときの断面図である。
図1(A)及び(B)において、まず始めに、LOCOS法を用いて、単結晶のシリコン(Si)基板1に図示しない素子分離層を形成する。次に、Si基板1上に図示しないシリコンバッファ(Si−buffer)層を形成し、その上にシリコンゲルマニウム(SiGe)層11を形成し、その上にシリコン(Si)層13を形成する。これらSi−buffer層、SiGe層11、Si層13は、例えばエピタキシャル成長法で連続して形成する。
ここで、エピタキシャル成長法では、下地部材の被成膜面の結晶構造が、下地部材上に成長させる膜の結晶構造に反映される。即ち、単結晶構造の上には単結晶構造の膜が形成され、ポリ構造又はアモルファス構造の上にはポリ構造又はアモルファス構造の膜が形成される。そのため、単結晶のSi基板1上には単結晶のSiGe層11が形成され、その上には単結晶構造のSi層13が形成される。また、図示しないが、素子分離層上にはポリ構造又はアモルファス構造のSiGe層が形成され、その上にはポリ構造又はアモルファス構造のSi層が形成される。
次に、図2(A)及び(B)に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、Si層13、SiGe層11及びSi−buffer層(図示せず)を部分的にエッチングする。これにより、素子分離領域(即ち、SOI構造を形成しない領域)と平面視で重なる領域に、Si層13、SiGe層11及びSi−buffer層を貫いてSi基板1を底面とする支持体穴h1を形成する。なお、支持体穴h1を形成するエッチング工程では、Si基板1の表面でエッチングを止めるようにしてもよいし、Si基板1をオーバーエッチングして凹部を形成するようにしてもよい。
次に、図3(A)及び(B)に示すように、支持体穴h1を埋め込むようにしてSi基板1上の全面に支持体膜21を形成する。支持体膜21は例えばシリコン酸化(SiO2)膜であり、その形成は例えばCVDで行う。次に、図4(A)〜(C)に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体膜21、Si層13、SiGe層11及びSi−buffer層(図示せず)を順次、部分的にエッチングして、支持体膜21から支持体22を形成すると共に、Si基板1の表面を露出させる溝h2を形成する。なお、溝h2を形成するエッチング工程では、Si基板1の表面でエッチングを止めるようにしてもよいし、Si基板1をオーバーエッチングして凹部を形成するようにしてもよい。
次に、図4(A)〜(C)において、溝h2を介してフッ硝酸等のエッチング液をSi層13及びSiGe層11のそれぞれの側面に接触させて、SiGe層11を選択的にエッチングして除去する。これにより、図5(A)〜(C)に示すように、Si層13とSi基板1との間に空洞部25を形成する。ここで、エッチング液として例えばフッ硝酸を使用した場合、Siと比べてSiGeのエッチングレートは大きいので、Si層13を残しつつSiGe層11だけをエッチングして除去することが可能である。空洞部25の形成後、Si層13はその上面と側面とが支持体22によって支えられることとなる。
次に、図6(A)〜(C)に示すように、Si基板1を熱酸化して、空洞部内にSiO2膜31を形成する。そして、SiO2膜31を形成した後は、CVDなどの方法により、Si基板1全面に絶縁膜を成膜して支持体穴h1や、フッ硝酸導入用の溝h2を埋め込む。絶縁膜は、例えばSiO2膜やシリコン窒化(Si3N4)膜である。なお、空洞部がSiO2膜31で完全に埋め込まれていない場合には、この絶縁膜の形成によって空洞部の埋め込みが補完される。次に、Si基板1の全面を覆う絶縁膜を例えばCMPにより平坦化し、さらに、必要な場合は絶縁膜をウェットエッチングする。これにより、図7(A)及び(B)に示すように、Si層13上から絶縁膜33を完全に取り除く。
次に、Si層13の表面を熱酸化してゲート絶縁膜41を形成する。さらに、CVDなどの方法により、ゲート絶縁膜41が形成されたSi基板1上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いて多結晶シリコン層をパターニングする。これにより、図7(A)及び(B)に示すように、ゲート絶縁膜41上にゲート電極43を形成する。
次に、ゲート電極43をマスクとして、As、P、Bなどの不純物をSi層13内にイオン注入することにより、ゲート電極43の両側のSi層13に低濃度不純物導入層からなるLDD層(図示せず)を形成する。そして、CVDなどの方法により、LDD層が形成されたSi層13上に例えばSiO2膜を形成し、RIEなどの異方性エッチングを用いてSiO2膜をエッチバックする。これにより、図7(A)及び(B)に示すように、ゲート電極43の側壁にサイドウォール45を形成する。
さらに、ゲート電極43及びサイドウォール45をマスクとして、As、P、Bなどの不純物をSi層13内にイオン注入することにより、サイドウォール45側方のSi層13に高濃度不純物導入層からなるソース層及びドレイン層(図示せず)を形成する。これにより、SOI構造を有するトランジスタ(即ち、SOIトランジスタ)50を完成させる。
ところで、この第1実施形態では、図1〜図7で説明したSBSI法を行って半導体装置を生産する前に、支持体22の膜厚を予め調節して、支持体22とSi層13との界面に中立面がくるようにする。即ち、支持体22とSi層13との界面に中立面がくるように、支持体22の膜厚を予め設定しておく。ここで、中立面とは応力が0(ゼロ)となる
面のことである。この設定は、例えば半導体装置の設計段階、又は試作段階で行う。これにより、SiO2膜31を形成する際に(又は、SiO2膜31を形成した後で)、たとえ支持体22/Si層13/SiO2膜31からなる積層構造が歪んだとしても、Si層13の表面には応力をほとんど生じさせないようにすることができる。以下、このような支持体22の膜厚の調節方法について、例を挙げて説明する。
面のことである。この設定は、例えば半導体装置の設計段階、又は試作段階で行う。これにより、SiO2膜31を形成する際に(又は、SiO2膜31を形成した後で)、たとえ支持体22/Si層13/SiO2膜31からなる積層構造が歪んだとしても、Si層13の表面には応力をほとんど生じさせないようにすることができる。以下、このような支持体22の膜厚の調節方法について、例を挙げて説明する。
図8は、支持体22/Si層13/SiO2膜31からなる積層構造の平板を曲げたときの断面図である。図8において、中立面(中立軸)の位置をN−N’とする。また、図8では、支持体22の中にある中立面N−N’の曲率半径をrとする。さらに、中立面N−N’から距離yだけ離れた位置S−S’における曲げひずみをεとする。また、中立面N−N’から、支持体22とSi層13との界面までの距離をy0とする。
また、図9は、支持体22/Si層13/SiO2膜31からなる積層構造をP−Q線に沿って切断したときの断面Aを示す図である。
図9では、y軸をP→Qとし、原点をNにとる。支持体22/Si層13界面をy=y0とする。また、図10のX軸をDとする。ここで、支持体22/Si層13/SiO2膜31からなる積層構造のヤング率をEとすると、位置S−S´における曲げ応力σは、式(1)で表される。
図9では、y軸をP→Qとし、原点をNにとる。支持体22/Si層13界面をy=y0とする。また、図10のX軸をDとする。ここで、支持体22/Si層13/SiO2膜31からなる積層構造のヤング率をEとすると、位置S−S´における曲げ応力σは、式(1)で表される。
式(1)において、上述したようにεは位置S−S’おける曲げひずみであり、yは中立面N−N´からの距離であり、rは中立面N−N´の曲率半径である。また、主軸(即ち、Y軸)方向には外力が加わっていないので、P−Q断面Aについての応力の総和は、式(2)で示すように0となる。
tBOXをBOX層(即ち、SiO2膜31)の膜厚、tSOIをSOI層(即ち、Si層13)の膜厚、tSUPを支持体22の膜厚、EBOXをSiO2膜31のヤング率、ESOIをSi層13のヤング率、ESUPを支持体22のヤング率とし、式(2)をy0について解くと式(3)のようになる。
ここで、支持体22/Si層13界面に中立面がくる条件は、y0=0である。これを式(3)に代入すると、式(4)が得られる。
式(4)をtSUPについて解くと、式(5)となる。
ここで、tBOX及びtSOIの値を例えば設計時に予め決めておき、式(5)の等号関係を満たすようにtSUPを調節すれば、支持体22/Si層13界面に中立面N−N´をもってくることができる。例えば、tBOX=50nm、tSOI=60nm、ESOI=130.8GPa(Siの典型値)、ESUP=EBOX=64GPa(SiO2の典型値)、とすると、tSUP=126nmとなる。つまり、この例では、支持体22(即ち、支持体膜21)の膜厚を126nmに設定(調節)することで、支持体22/Si層13界面と中立面N−N´とを一致させることができる。
図10に、式(5)の等号関係を満たす(即ち、支持体22/Si層13界面と中立面N−N´とが一致する)ときの、tSUP、tBOX、tSOIの組み合わせを示す。図10では、tSOI=30nm、60nm、90nmの3つの場合を想定した。また、図10では、ESOI=130.8GPa(Siの典型値)、ESUP=EBOX=64GPa(SiO2の典型値)とした。
なお、上の例では、SiとSiO2のヤング率に典型値を用いたが、特にSiO2のヤング率は形成条件によって変動するので、実際には、使用するSiおよびSiO2の値を用いる。
なお、上の例では、SiとSiO2のヤング率に典型値を用いたが、特にSiO2のヤング率は形成条件によって変動するので、実際には、使用するSiおよびSiO2の値を用いる。
このように、本発明の第1実施形態によれば、SiO2膜31を形成する過程で、支持体22/Si層13/SiO2膜31からなる積層構造に歪みが生じた場合でも、Si層13表面に生じる応力をできるだけ小さくする(理想的には、応力の大きさをゼロにする)ことができる。従って、Si層13に例えばトランジスタを形成した場合には、そのチャネルに掛かる応力を小さくすることができ、トランジスタ特性(特に、移動度)のばらつきを軽減することができる。
(2)第2実施形態
第1実施形態では、支持体22の膜厚tSUPを調節して、支持体22/Si層13界面に中立面をもってくることについて説明した。しかしながら、本発明ではtSUPではなく、例えばSi層13の膜厚tSOIを調節することで、支持体22/Si層13界面に中立面を一致させても良い。例えば、式(4)をSi層13の膜厚tSOIについて解くと、式(6)となる。
第1実施形態では、支持体22の膜厚tSUPを調節して、支持体22/Si層13界面に中立面をもってくることについて説明した。しかしながら、本発明ではtSUPではなく、例えばSi層13の膜厚tSOIを調節することで、支持体22/Si層13界面に中立面を一致させても良い。例えば、式(4)をSi層13の膜厚tSOIについて解くと、式(6)となる。
ここで、tSUP及びtBOXを例えば設計時に予め決めておき、式(6)の等号関係を満たすようにtSOIを調節すれば、支持体22/Si層13界面に中立面N−N´を一致させることができる。なお、式(6)においても式(5)と同様に、SiとSiO2のヤング率は、使用するSiおよびSiO2の値を用いる。
(3)第3実施形態
さらに、本発明では、支持体22の膜厚tSUPやSi層13の膜厚tSOIではなく、SiO2膜13の膜厚tBOXを調節することで、支持体22/Si層13界面に中立面を一致させても良い。例えば、式(4)をSiO2膜13の膜厚tBOXについて解くと、式(7)となる。
さらに、本発明では、支持体22の膜厚tSUPやSi層13の膜厚tSOIではなく、SiO2膜13の膜厚tBOXを調節することで、支持体22/Si層13界面に中立面を一致させても良い。例えば、式(4)をSiO2膜13の膜厚tBOXについて解くと、式(7)となる。
ここで、tSUP及びtSOIを例えば設計時に予め決めておき、式(7)の等号関係を満たすようにtBOXを調節すれば、支持体22/Si層13界面に中立面N−N´を一致させることができる。なお、式(7)においても式(5)と同様に、SiとSiO2のヤング率は、使用するSiおよびSiO2の値を用いる。
(4)第4実施形態
また、本発明では、支持体22/Si層13/SiO2膜31の膜厚以外に、支持体22のヤング率ESUPを調節することで、支持体22/Si層13界面に中立面を一致させるようにしても良い。例えば、式(4)を支持体22のヤング率ESUPについて解くと、式(8)となる。
また、本発明では、支持体22/Si層13/SiO2膜31の膜厚以外に、支持体22のヤング率ESUPを調節することで、支持体22/Si層13界面に中立面を一致させるようにしても良い。例えば、式(4)を支持体22のヤング率ESUPについて解くと、式(8)となる。
ここで、tSUP、tSOI及びtBOXを例えば設計時に予め決めておき、式(8)の等号関係を満たすようにESUPを調節すれば、支持体22/Si層13界面に中立面N−N´を一致させることができる。ESOI、およびEBOXは、実際に使用するSiおよびSiO2の値を用いる。また、支持体22(即ち、その元となる支持体膜21)を例えばCVDで形成する場合、支持体膜21のヤング率は例えばCVDによる成膜条件を変更することで調整することが可能である。
図11は、ヤング率の成膜条件依存性の一例を示す表図である。支持体膜21(SiO
2膜)をCVDで形成する場合、その成膜方法としては例えばPECVD(plasma
enhanced CVD)、APCVD(atmospheric pressure CVD)、LPCVD(low pressure CVD)などの方法がある。
図11に示すように、SiO2膜をPECVDで成膜するとそのヤング率は46〜75[GPa]となり、SiO2膜をAPCVDで成膜するとそのヤング率は約69[GPa]となり、SiO2膜をLPCVD(low pressure CVD)で成膜するとそのヤング率は約85[GPa]となる。このように、支持体21の成膜条件として、例えばPECVD、APCVD、LPCVDの何れか一の方法を選択することで、ヤング率の調整が可能である。
2膜)をCVDで形成する場合、その成膜方法としては例えばPECVD(plasma
enhanced CVD)、APCVD(atmospheric pressure CVD)、LPCVD(low pressure CVD)などの方法がある。
図11に示すように、SiO2膜をPECVDで成膜するとそのヤング率は46〜75[GPa]となり、SiO2膜をAPCVDで成膜するとそのヤング率は約69[GPa]となり、SiO2膜をLPCVD(low pressure CVD)で成膜するとそのヤング率は約85[GPa]となる。このように、支持体21の成膜条件として、例えばPECVD、APCVD、LPCVDの何れか一の方法を選択することで、ヤング率の調整が可能である。
なお、この第4実施形態では、支持体22のヤング率ESUPを調節することで、支持体22/Si層13界面に中立面を一致させることについて説明したが、Si層13のヤング率ESOIや、SiO2膜31のヤング率EBOXを調節することで、支持体22/Si層13界面に中立面N−N´を一致させることも可能である。
上記第1〜第4実施形態では、Si基板1が本発明の「半導体基板」に対応し、SiGe層11が本発明の「第1半導体層」に対応し、Si層13が本発明の「第2半導体層」に対応している。また、支持体穴h1が本発明の「第1溝」に対応し、溝h2が本発明の「第2溝」に対応している。さらに、SiO2膜31が本発明の「絶縁層」に対応している。
上記第1〜第4実施形態では、Si基板1が本発明の「半導体基板」に対応し、SiGe層11が本発明の「第1半導体層」に対応し、Si層13が本発明の「第2半導体層」に対応している。また、支持体穴h1が本発明の「第1溝」に対応し、溝h2が本発明の「第2溝」に対応している。さらに、SiO2膜31が本発明の「絶縁層」に対応している。
なお、上記の第1〜第4実施形態では、「半導体基板」がバルクシリコンウエーハであり、「第1半導体層」がSiGeであり、「第2半導体層」がSiである場合について説明した。しかしながら、本発明の「半導体基板」、「第1半導体層」及び「第2半導体層」の材質はこれに限られることはなく、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択される組み合わせを用いることができる。
1 Si基板、11 SiGe層、13 Si層、21 支持体膜、22 支持体、25 空洞部、31 SiO2膜、33 絶縁膜、41 ゲート絶縁膜、43 ゲート電極、45 サイドウォール、h1 支持体穴、h2 溝
Claims (5)
- 半導体基板上に単結晶の第1半導体層を形成する工程と、
前記第1半導体層上に単結晶の第2半導体層を形成する工程と、
前記第2半導体層と前記第1半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第2半導体層と前記第1半導体層とを貫く第1溝を形成する工程と、
前記第1溝が埋め込まれ且つ前記第2半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、
前記支持体膜を部分的にエッチングすることによって、前記第1溝の少なくとも一部と当該第1溝に隣接する領域の前記第2半導体層とを連続して覆う形状の支持体を形成する工程と、
前記支持体下から露出した前記第2半導体層と前記第1半導体層とを順次エッチングして、前記第1半導体層の側面を露出させる第2溝を形成する工程と、
前記第2半導体層よりも前記第1半導体層の方がエッチングされ易いエッチング条件で、前記第2溝を介して前記第1半導体層を選択的にエッチングすることによって、前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、
応力の大きさが0(ゼロ)となる中立面が前記絶縁層の形成後に前記支持体と前記第2半導体層との界面と一致するように、前記支持体の厚さを予め調節しておくことを特徴とする半導体装置の製造方法。 - 半導体基板上に単結晶の第1半導体層を形成する工程と、
前記第1半導体層上に単結晶の第2半導体層を形成する工程と、
前記第2半導体層と前記第1半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第2半導体層と前記第1半導体層とを貫く第1溝を形成する工程と、
前記第1溝が埋め込まれ且つ前記第2半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、
前記支持体膜を部分的にエッチングすることによって、前記第1溝の少なくとも一部と当該第1溝に隣接する領域の前記第2半導体層とを連続して覆う形状の支持体を形成する工程と、
前記支持体下から露出した前記第2半導体層と前記第1半導体層とを順次エッチングして、前記第1半導体層の側面を露出させる第2溝を形成する工程と、
前記第2半導体層よりも前記第1半導体層の方がエッチングされ易いエッチング条件で、前記第2溝を介して前記第1半導体層を選択的にエッチングすることによって、前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、
応力の大きさが0(ゼロ)となる中立面が前記絶縁層の形成後に前記支持体と前記第2半導体層との界面と一致するように、前記絶縁層の厚さを予め調節しておくことを特徴とする半導体装置の製造方法。 - 半導体基板上に単結晶の第1半導体層を形成する工程と、
前記第1半導体層上に単結晶の第2半導体層を形成する工程と、
前記第2半導体層と前記第1半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第2半導体層と前記第1半導体層とを貫く第1溝を形成する工程と、
前記第1溝が埋め込まれ且つ前記第2半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、
前記支持体膜を部分的にエッチングすることによって、前記第1溝の少なくとも一部と当該第1溝に隣接する領域の前記第2半導体層とを連続して覆う形状の支持体を形成する工程と、
前記支持体下から露出した前記第2半導体層と前記第1半導体層とを順次エッチングし
て、前記第1半導体層の側面を露出させる第2溝を形成する工程と、
前記第2半導体層よりも前記第1半導体層の方がエッチングされ易いエッチング条件で、前記第2溝を介して前記第1半導体層を選択的にエッチングすることによって、前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、
応力の大きさが0(ゼロ)となる中立面が前記絶縁層の形成後に前記支持体と前記第2半導体層との界面と一致するように、前記第2半導体層の厚さを予め調節しておくことを特徴とする半導体装置の製造方法。 - 半導体基板上に単結晶の第1半導体層を形成する工程と、
前記第1半導体層上に単結晶の第2半導体層を形成する工程と、
前記第2半導体層と前記第1半導体層とを部分的にエッチングすることによって、前記半導体基板上に前記第2半導体層と前記第1半導体層とを貫く第1溝を形成する工程と、
前記第1溝が埋め込まれ且つ前記第2半導体層が覆われるようにして前記半導体基板上の全面に支持体膜を形成する工程と、
前記支持体膜を部分的にエッチングすることによって、前記第1溝の少なくとも一部と当該第1溝に隣接する領域の前記第2半導体層とを連続して覆う形状の支持体を形成する工程と、
前記支持体下から露出した前記第2半導体層と前記第1半導体層とを順次エッチングして、前記第1半導体層の側面を露出させる第2溝を形成する工程と、
前記第2半導体層よりも前記第1半導体層の方がエッチングされ易いエッチング条件で、前記第2溝を介して前記第1半導体層を選択的にエッチングすることによって、前記半導体基板と前記第2半導体層との間に空洞部を形成する工程と、
前記空洞部内に絶縁層を形成する工程と、を含む半導体装置の製造方法であって、
応力の大きさが0(ゼロ)となる中立面が前記絶縁層の形成後に前記支持体と前記第2半導体層との界面と一致するように、前記支持体のヤング率を予め調節しておくことを特徴とする半導体装置の製造方法。 - 前記空洞部上の前記第2半導体層にトランジスタを形成する工程、を含むことを特徴とする請求項1から請求項4の何れか一項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006173449A JP2008004795A (ja) | 2006-06-23 | 2006-06-23 | 半導体装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011082519A (ja) * | 2009-10-08 | 2011-04-21 | Internatl Business Mach Corp <Ibm> | 集積回路及びその製造方法 |
JP2011517370A (ja) * | 2008-03-05 | 2011-06-02 | ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ | 伸張可能及び折畳み可能な電子デバイス |
JP2014523633A (ja) * | 2011-05-27 | 2014-09-11 | エムシー10 インコーポレイテッド | 電子的、光学的、且つ/又は機械的装置及びシステム並びにこれらの装置及びシステムを製造する方法 |
CN108258056A (zh) * | 2018-01-16 | 2018-07-06 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、其制作方法及显示面板 |
-
2006
- 2006-06-23 JP JP2006173449A patent/JP2008004795A/ja not_active Withdrawn
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JP2016165013A (ja) * | 2011-05-27 | 2016-09-08 | エムシー10 インコーポレイテッドMc10,Inc. | 電子的、光学的、且つ/又は機械的装置及びシステム並びにこれらの装置及びシステムを製造する方法 |
US9723711B2 (en) | 2011-05-27 | 2017-08-01 | Mc10, Inc. | Method for fabricating a flexible electronic structure and a flexible electronic structure |
CN108258056A (zh) * | 2018-01-16 | 2018-07-06 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、其制作方法及显示面板 |
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