TWI255525B - Method of bonding and transferring a material to form a semiconductor device - Google Patents

Method of bonding and transferring a material to form a semiconductor device Download PDF

Info

Publication number
TWI255525B
TWI255525B TW091136258A TW91136258A TWI255525B TW I255525 B TWI255525 B TW I255525B TW 091136258 A TW091136258 A TW 091136258A TW 91136258 A TW91136258 A TW 91136258A TW I255525 B TWI255525 B TW I255525B
Authority
TW
Taiwan
Prior art keywords
substrate
donor
receiving
semiconductor
receiving substrate
Prior art date
Application number
TW091136258A
Other languages
English (en)
Other versions
TW200302548A (en
Inventor
Robert E Jones
Sebastian Csutak
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of TW200302548A publication Critical patent/TW200302548A/zh
Application granted granted Critical
Publication of TWI255525B publication Critical patent/TWI255525B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Light Receiving Elements (AREA)

Description

0) 0)1255525 玖、發明說明 (發明說明應敎明:發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 技術領t 本發明一般係關於半導體裝置製造, 用曰η &人 、"體而吕係關於利 用曰日Η結合技術以形成半導體裝置的技術。 先前技 晶圓結合是一為人所熟知的技術,係讓兩個 ==為一最終元件。該兩材料可能有相同的組:或相 ,、的材枓。例如’兩矽晶圓被結合在一起,或 砷化鎵晶圓可能被結合到一矽晶圓。 例 5 曰问 二例子中,兩矽 =二-介電層分開,其扮演不只是_電絕緣層而且是_ 形成δ亥結合的黏著層。 在應用中元件形成在兩半導體晶圓上,吾人期望 矽晶圓是足夠薄的,以方便元件製 /、 缺二 w和几件間連線的形成 始即以一足夠薄的晶圓來結合接收晶圓是不 二因為其不具有足夠的結構強度。-達到足夠薄結 a層的方法是把結合後的其中一 曰曰®進行回蝕刻。但是 在應用上要達到非常薄的結果層’我們並不期望這財法 ,因為姓刻如此大量的晶圓材料而且控制剩餘層厚度的约 :=::Γ一經被發展,其中一 材枓缚層,從一施體晶圓到-接收晶圓。例如, 在施體晶圓中產生該薄層,藉由 中產生-脆弱區域。施體晶圓…二便在半導體晶圓 飞施肢日日圓和接收晶圓被結合在一 且使用一隨後的退火過程或辟Μ JI人ία枉次刀開過程以分開脆弱區 層和施體晶圓的剩餘層。 / (2) (2)1255525
以上的晶圓結合技術在結合兩非常平坦的晶圓之應用中 特別有用’例如在發晶圓上形成絕緣上覆郎叫。然而, 在應用先前技術上晶圓結合技術 s 义到日日0不平坦化的實際應 用上存在者問題,例如主重力亓 ' 王動凡件和連線已經形成和部分形 成在接收晶圓上。因此,吾人需 ,^ 八而要一改善的晶圓結合技術 能夠適用於非平坦化的晶圓。 更進V的σ人希望這樣的技術能允許半導體材料之 -只在限定的區域中結合和轉移到另一半導體材料。雖然 有人曹經意圖完成選擇性結合(例如切晶圓上對應於想 要結合的區域進行選擇性的氫植入)’這樣的意圖無法同時 解決結合到一不平坦接收晶圓之問題。
實施UL 大體而言,本發明提出兩個問題,結合到非平坦化的接 收基板和只在接受基板的挑選部份提供—結合區域。在一 貝鉍例中’製造一包含升高部分(以後被稱為施體臺地)的施 體基板使得只有升高部分被轉移到接收基板。因此,缺乏 全面性的平坦化不會不利地影響到結合過程。並且,結合 後最終結構的高度平坦化之程度,能夠以提供接受基板上 相對應的凹槽達成。在另—實施财,接受基板提供一像 儡特徵(dummy feature),其有效地升高接受基板上欲結合 到另一半導體材料的區域。讓接受基板上欲結合到另一 ^ 導體材料的區$ ’使其至少等高或高於接受基板上的其他 結構’可以確定在這區域内充分的結合強度。 圖1 -4根據本發明一實施例說明一製造半導體裝置丨〇之 1255525 程序的部分剖面圖。右 圖1中,美供一施體基板12。施體美 板12的主體材料時當士 n
"^由早晶半導體材料組成,如矽、鍺、 坤化嫁、填化姻或類彳I m _ w 〃頦似者。透過本發明一較佳實施例和應 匕各鍺。同時如圖丨所說明,施體基板12 有一植入區域14形忐,办丨L ^ 成例如,植入氫到施體基板12的表面 產生植入區域14的目的是產生鏟 甘士 λ* ^ 」疋座玍轉移層,其中施體基板 的薄層能夠被轉移到另一其^ 1另基板。另一產生轉移層的方法可
以替代者使用。例如,可以产> M ^ 可以在施體基板的表面形成一拉長 晶格層且一轉移層^形成在纟長晶格層之上。 植入區域^的深度和厚度係選擇相等於半導體材料(其 將轉移到接收基板)的期望厚度。選擇植入能量讓植入物 種的投射距離或尖鋒濃度(由圖i虛線15表示)相等於期望厚 度。一般而言該深度為θ ΐ μΐη到2 μιη,植入劑量為hi〇i6 到lxl 017原子每立方公分。在一較佳實施例中,其轉移材料 被當做光檢測器使用,且氫常用來植入鍺晶圓内丨到2 jam的深度。 : 不管是由植入或其它技術,在形成一轉移層之後,施體 基板12上產生圖案使得轉移層只出現在選擇的區域。如圖工 所不,其由沈積和在光阻層上產生圖案來產生光阻光罩16 ,该光罩在選擇區域保護轉移層。然後以光阻光罩丨6當做 餘刻光罩’餘刻施體基板以形成如圖2所示的施體臺地工8 。最好’蝕刻施體基板12以移去植入區域丨4内不是施體臺 地1 8(除施體臺地之外)的區域,以致於在施體臺地丨8内只有 一材料被從施體基板12轉移到接收基板。在施體臺地之外 (4) (4)1255525
的區域可以被稱為基板的主體部分。使用傳統的蝕刻化學 作用和技術來進行蝕刻,且將視出現於施體基板12上的特 疋材料而疋。在—較佳實施例中,其中施體基板12包含植 =氫的鍺,—合適的蝕刻以形成施體臺地1 8為含氯或氟之 :漿餘刻化學作用。另夕卜’可使用—㈣刻化學作用如過 乳化氫田2〇2)水溶液以形成施體臺地18。雖然只有顯示一 鉍體室地1 8,但本技術的任一技巧將說明任何數目的臺地 皆可使用。 在替代只軛例中,在植入或其它處理基板以形成轉移 層之前於施體基板12上產生圖案,以便形成-個或多個施 體臺地。在該替代實施例中’氫植入發生在臺地形成之後 ’且臺地高度和植人狀態量身定做使得只有臺地區域内的 材料轉移到接收基板,如以下將變得更顯而易見。 在形成或其他提供一產生圖案的施體基板12,如圖⑽示 該產生圖案的施體基板結合到接收基板2〇。#收基板的主 體材料常常由單晶半導體材料組成,如梦、錯、钟化嫁、 墻化銦或類似者。在—較佳實施例中,接收基板2〇由石夕组 成。接收基板20可以在主體基板材料之内或之上形成主動 或/和被動元件。對了解本發明這些元件的特性並不重要。 因此,只有具代表性和選擇的元件部份展示在圖中。例如 ’如圖3所示’接收基板20包含—多重傳導構件”,其有第 -層覆蓋的介電層24。傳導構件可以由傳統的方式形成複 晶矽或金屬。介電層24可由已知的技術形成,且在—較‘ 實施例中將包含二氧化矽(Si〇2)。 土 1255525
(5) 如圖3所示,且如同許多應用所發生的,接收基板2〇沒有 平坦的上表面。因此,先前技術用以結合半導體基板有前 述的問題。根據本發明,這些問題已經由結合有圖案的施 體半導體基板到接收基板來克服。更特別的是,施體基板 1 2擺放於相對接收基板2 〇的位置,以至於施體臺地1 $對準 接收基板20上接受轉移層的部分。如所示,對準施體臺地 而不要蓋住接收基板20内之主動元件;然而,在本發明的 所有應用中這不是必要條件。 在施體臺地18準確對準之後,接收基板2〇和施體基板12 在接觸的位置結合,即施體臺地與接收基板2〇的上表面相 接觸。結合能夠以任何已知的晶圓結合技術來達成,但一 般包括一壓力和溫度的處理以產生足夠的結合強度。現存 的材料無論在接收基板20或施體基板丨2之中,可能限制結 合和隨後過程時的溫度。此外’本發明並不限定於特定的 結合技術。 吾人應注意的是,如圖3所示,在元件丨〇左邊的接收基板 20是沒有支撐的,一般這將不會是事實。常見施體基板^ 和接收基板20以晶圓形式出現,其中有許多元件在其上。 因此,施體基板12至少可能由接收基板上另一相鄰的元件 部位所支撐,也可能由元件1〇内其它部位所支撐。假如支 撐不足,額外的方法能夠提供額外的結構支撐。 一旦施體基板12已結合到接收基板2〇上,一分開或轉移 的步驟發生。在這步驟中,如圖4所示,施體基板12的主體 部位被移去。換句話說,施體基板12上除了施體臺地“的 -10- 1255525
(6) 植入區域1 4(結合到接收基板2〇)之外,通通被移去。結果產 生一轉移層26。把轉移層26從施體基板12的其他部份分開 ’可用已知的技術來達成。例如,可使用一熱處理技術, 其中氫氣泡形成在氫植入的尖端濃度(由虛線丨5表示)p氫氣 泡的出現便於分開施體臺地18内的轉移層。另外,也可以 應用機械的方法分開施體臺地18内該位置的轉移層,例如 ,使用超音波震動、喷射流體,或類似者來劈開。
在把轉移層26從施體基板12的其他部份分開之後,元件 旎夠形成在轉移層26上,且連線也能夠形成其上。在一較 佳實施例中,轉移層26以植入N型和p型導電手指狀區域, 在兩區域之間有無摻雜的區域以產生光檢測器。形成連線 以連接導電手指狀區域到接收基板2〇内的電路。
參考本發明圖i-4所示和所描述的實施例,結合施體臺地 18到接收基板2G上的介電層24無須形成任何特別的包容物 來接受施體臺地。在-替代的實施例中,接收基板2〇經過 處理以產生給施體臺地的接收洞’導致更平面化的最终社 構。^特定的應用中,轉移層26的期望厚度可能很大,以 至於最終的結合和轉移結構對隨後的過程不是相”坦 =容如此厚的轉移層,可在接收基板上形成^適當 度的洞,以達到足夠的最終平坦度。例如, =::ΠΓ7,其曝露一嶋= 圖6所示,-洞或溝渠28形成 在接收基板20之主體材料上。或如圖7所示,介電層 餘刻後產生不會曝露底下層的凹槽32。在圖 :中 -11- 1255525
、,,據已知的㈣技術形成那一難收洞(可能為開口 27、 溝渠28或凹槽32),將視去除的材料而定。 士圖5所不的貝轭例中,為施體臺地1 8結合到接收基板 2〇(此為+導體與半導體結合)之主體材料而非臺地結合到 介電層材料。對異質結構元件(如石夕層上覆鍺、石申化鎵層上 覆砷化銦鎵)之應用是有利的。要完成半導體與半導體結合 ,必須小心、防止或減少曝露的半導體表面形成區域氧化層 使得結合強度或異質接面元件的操作產生退化。 在上述任何^、代方案中,在結合施體臺地之前,一選擇 的;丨電層30沈積在接收基板2〇之上。使用介電層3〇以便在 兩基板材料之間提供電隔離層(如圖6所示)或加強兩基板的 結合。適合做介電層3〇的材料包括叫、添加氟素si〇2、 ϊ衣本丁烯(BCB)、曱基矽倍半氧烷、(MSSQ)或其它材料適 合做結合的“膠合層,,。假如使用介電層3〇可用傳統方式沈 積0 —替代方法來解決結合至非平坦化的接收基板之問題, 展不在圖8-11,其根據本發明說明半導體裝置4〇之製造程 序。如圖8所不,接收基板42包括傳導構件44和第一介電層 48。這些部分個別類似於先前實施例中的接收基板2〇、傳 導構件22和第一介電層24。此外,接收基板42包括傀儡特 铋46形成在施體基板50要轉移的位置上。施體基板如圖9 所示,且參考前述的施體基板12,一般由單晶半導體材料 和包括植入區域52和由虛線53代表植入物種(時常為氫)的 尖鋒濃度。 -12- 1255525 I牵明說明鮮 提供傀㈣徵46以提高接收基板42上欲結合到施體基板 5>〇的區域。把接收基板42上欲結合的區域做得至少等高或 问於接收基板的其它部份,確信此區域有足夠的結合強度 。例如’如圖9所示’傳導構件44導致接收基板42的上表面 不平坦。提供傀儡特徵46以產生用於結合之昇高表面。傀 偽特徵—46時常與傳導構件或其它地形構件使用相同材料, 以避免額外的步驟。傀儡特徵不須由特定材料構成(如它可 由介電材料而非傳導材料來構成)。該槐偏特徵的尺寸和形 擇相等於或大於施體基板5〇上欲結合或轉移的部 份、。雖然只有展示一槐偽特徵’但也可使用多重槐偶特徵 來達到相等或類似效果。 根據本發明,如圖9所示具有塊偏特徵46的接收基板42 ^合到施體基板50。接收基板42結合到_基板5〇可以由 月〇 ^的方法來達成’且常常只發生在兩基板之間接觸的區 域(包含在傀儡特徵46之上的區域)。 如圖10所示,施體基板5〇的主體部份被移去,留下一轉 私層54½過接收基板42的整個表面。該移去過程通常使用 前述的技術(參考施體基板12主體部份的移去過程)來達成 。另外,將接著使用回蝕刻的技術。轉移層“接著定影和 餘刻回來,如圖U所示在幻晶特徵46上留下—形成圖樣的 轉移層56。該形成圖樣的轉移層可接著處理形成一元件, 如光學兀件(光檢測器),其可電性耦合到形成在接收基板42 上的電路。 · 因此,顯而易見的是吾人提供一改良的基板結合過程, - -13- (9) 1255525 可乂使用在不平坦的接收基板上,更進一步地的是可以 造成選擇性的結合。使用施體臺地在施體基板上,使得半 導體材料選擇性的轉移到接收基板上。該接收基板不需要 咖平坦化,且其可修正以產生容納接收臺地的洞,以 進v改善取終結合結構的平坦化。該建議的製造方法對 轉移層厚度有高度的控制性。更進一步地,本發明對於不 料導體材料結合的應用有特別的優勢,因為平行化的過 私可以被達成,而不是依序結合一半導體材料到另一個半 導體上。轉移施體臺地上半導體材料到另一或更多接收基 板上的選擇區域,且在臺地轉移後提供一平坦化的表面, 便利Ik後的積體電路製程之使用,其將被施體和接收基板 /、 以至屬連線和介電層能夠產生在鲞體半導體梦 置的施體臺地和接收基板部分。 透過具體描述、益處、優點和解決辦法已經在上面被描 述y然而’這益處、優點和解決辦法和任-元件可能帶 來瓜處il:點和解決辦法或使解決辦法變的更明確,將 2為任#所有申請專利範圍的必要且不可或缺的特徵 二正如本文所用的名詞,,包括”或任何類似的術語, 疋希王有非唯一的“包括,,,因此這些過程,方法,文章, :裝置等’包括許多的元件’但不只包括所列舉的料元 4而且也包括那些沒有明列的元件或這些過程 文章、或裝置所與生俱來的元件。 / 在如面的規格中 士 3义口 發明中任-心久=體實施例插述。把本 孜3做各種修正和變化仍然不能視為不同於本 -14- 1255525
(10)
發明中所申請的專利範圍。例如,一個熟悉此技術的人將 了解這個可能性,把前述實施例的一個或許多觀念與另一 實施例結合在一起(如施體臺地能夠與傀儡特徵一起使用) 。此外,一個熟悉此技術的人將了解施體基板包括元件, 或。卩刀元件形成於結合到接收晶圓之前。此外,接收基板 包括元件,或部分元件形成於施體基板結合到接收基板之 鈾。再者,為人所熟知技術的不同方法在結合施體基板到 接收基板之後,被使用以完成積體電路元件的製造。因此 ,規格和圖例都應被視為說明而非是限制,任何的修正都 將被視為本發明的申請專利範圍。 本發明由實施例說明並且不限定於伴隨的圖例,其中, 參考數字指示類似的元件,且在其中: 圖1 -4部分說明根據本發明一實施例以形成半導體妒
之處理程序的剖面圖,其中半導體材料選擇性的轉移和、彳 合到半導體基板上的介電層。 v 、曾圖5部分說明根據本發明一替代實施例的剖面圖,其中」 .體材料選擇性的直接轉移和結合到一半導體材料。 、曾圖6部分說明根據本發明一替代實施例的剖面圖,其 導體材料選擇性的轉移和結合到—介電層,α ^~ 基板内的溝漕形成。 一者+導f 圖7部分說明根據本發明一替代實施例 導體材料選擇性的轉移和結合到半導體基二 層。 双上鍰耿的介, -15- 00 !255525 置=分根據本發明另一實施例以形成半導體裝 導二 =,Γ—槐難一yfeat—加到接收半 豆土板上,,口合另一半導體層發生的區域内。 為了說明的簡化和明晰,圖例說明結構的—般性方法 二鐵述和為人所熟知特性的細節和技術以避免對 人要的混淆。此外,插圖内的^件沒有必要符 二:徠寸。例如,圖中某些元件的尺寸相對於盆他 的-件可能過份地誇張,此乃為了二 .;更進一步的,在不同的圖中相同的參考數字指干 者相同的元件。 卞数子扣不 更進步的,在敘述中和申請專利範圍中第一、二 的:語,用來區別類似的元件,且沒有必要依二 :名:=的順序來描述。吾人應更進-步了解這些使用 =定情況下是可交換的’例如,本發明以上所描 式來=例’能夠以與說明不同的順序或其他所描述的方 後:進—步的,在敘述中和申請專利範圍中的術語前面、 ,妒^面、下面、在什麼之上、在什麼之下、和類似者 對^任-用來做描述的目的,並沒有必要描述永久的相 。吾人應了解的是’使用的術語在特定情況下是可 明=例如’本發明以上所描述的實施例,能夠以與說 不冋的順序或其他所描述的方式來操作。 半導體裝置 圖式代表符號說明 10,40 1255525 (12) 12 ,50 施體基板 14 ‘ ,52 植入區域 15 : ,53 尖鋒濃度 16 光阻光罩 18 施體臺地 20, 42 接受基板 22, 44 傳導構件 24, 30,48 介電層 26, 54 轉移層 27 開口 28 溝渠 46 傀儡特徵 56 形成圖樣的轉移層 -17-

Claims (1)

  1. I255Hl36258號專利申請案 cc 广中文申請專利範圍替換本(94年I。月) & 拾、申請專利範圍 嚎' 1 f . 一種形成半導體裝置的方法,包含: : 植入一材料到一施體基板以形成一植入區域; ; 圖案化該施體基板,以形成一基體部分和一施體平 ;;i- 台,其中該施體平台包含該植人區域的至少一部份; 經由該施體平台以結合該施體基板到一接收基板,其 中忒接收基板包含一接收腔;以及 矛多除°亥知體基板之该基體部分,同時留下該施體基板 ΰ 《轉移層結合到在該接收腔裡之該接收基板,其中該 轉移層包含該施體平台。 如。月求項帛!項之方法,#中移除該基體部分是使用一 機械的方法來執行。 如”月求項帛1項之方法,#中移除該基體部分是使用一 熱的方法來執行。 4· 一種形成半導體裝置的方法,包含: θ、第半導體基板,其中該第一半導體基板被圖 /、t以形成一平台部分以及一基體部分; 一^供—第二半導體基板,其中該第二半導體基板具有 与平面的地形,其中該第二半導體基板包含一接收 腔, 姓2合該第一半導體基板到該第二半導體基板,其中該 σ σ °玄平台於該接收腔内;以及 Α移除该第一半導體基板之該基體部分,同時留下該平 口的至少一部份結合到在該第二半導體基板。 1255525
    5. 一種形成半導體裝置的方法,包含: 植入-材料到-施體基板以形1一植入區域; 圖案化該施體基板,以形成—基體部分和一施體平 口其中s亥施體平台包含該植入區域的至少一部份,其 中圖案化该施體基板疋在植入動作後被執行; 經由該施體平台以結合該施體基板到一接收基板;以 及 移除該施體基板之該基體部分’同時留下該施體基板 之一轉移層結合到該接收基板。
TW091136258A 2001-12-17 2002-12-16 Method of bonding and transferring a material to form a semiconductor device TWI255525B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/022,711 US6616854B2 (en) 2001-12-17 2001-12-17 Method of bonding and transferring a material to form a semiconductor device

Publications (2)

Publication Number Publication Date
TW200302548A TW200302548A (en) 2003-08-01
TWI255525B true TWI255525B (en) 2006-05-21

Family

ID=21811041

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091136258A TWI255525B (en) 2001-12-17 2002-12-16 Method of bonding and transferring a material to form a semiconductor device

Country Status (8)

Country Link
US (1) US6616854B2 (zh)
EP (1) EP1500132A2 (zh)
JP (1) JP4554930B2 (zh)
KR (1) KR20040079916A (zh)
CN (1) CN1324674C (zh)
AU (1) AU2002353020A1 (zh)
TW (1) TWI255525B (zh)
WO (1) WO2003052817A2 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7078320B2 (en) * 2004-08-10 2006-07-18 International Business Machines Corporation Partial wafer bonding and dicing
US7288458B2 (en) * 2005-12-14 2007-10-30 Freescale Semiconductor, Inc. SOI active layer with different surface orientation
KR100755368B1 (ko) * 2006-01-10 2007-09-04 삼성전자주식회사 3차원 구조를 갖는 반도체 소자의 제조 방법들 및 그에의해 제조된 반도체 소자들
US7682930B2 (en) * 2006-06-09 2010-03-23 Aptina Imaging Corporation Method of forming elevated photosensor and resulting structure
US7432174B1 (en) * 2007-03-30 2008-10-07 Advanced Micro Devices, Inc. Methods for fabricating semiconductor substrates with silicon regions having differential crystallographic orientations
EP1993126B1 (en) * 2007-05-18 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor substrate
US8201325B2 (en) 2007-11-22 2012-06-19 International Business Machines Corporation Method for producing an integrated device
US7842583B2 (en) * 2007-12-27 2010-11-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
GB0914251D0 (en) * 2009-08-14 2009-09-30 Nat Univ Ireland Cork A hybrid substrate
KR101807777B1 (ko) * 2010-03-31 2017-12-11 소이텍 본딩된 반도체 구조들 및 이를 형성하는 방법
FR2965974B1 (fr) * 2010-10-12 2013-11-29 Soitec Silicon On Insulator Procédé de collage moléculaire de substrats en silicium et en verre
US8778737B2 (en) 2011-10-31 2014-07-15 International Business Machines Corporation Flattened substrate surface for substrate bonding
US9190379B2 (en) 2012-09-27 2015-11-17 Apple Inc. Perimeter trench sensor array package
US9209142B1 (en) * 2014-09-05 2015-12-08 Skorpios Technologies, Inc. Semiconductor bonding with compliant resin and utilizing hydrogen implantation for transfer-wafer removal
WO2017052646A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Island transfer for optical, piezo and rf applications

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4966646A (en) 1986-09-24 1990-10-30 Board Of Trustees Of Leland Stanford University Method of making an integrated, microminiature electric-to-fluidic valve
US5389569A (en) * 1992-03-03 1995-02-14 Motorola, Inc. Vertical and lateral isolation for a semiconductor device
JP3114570B2 (ja) * 1995-05-26 2000-12-04 オムロン株式会社 静電容量型圧力センサ
JPH09127352A (ja) * 1995-10-30 1997-05-16 Hitachi Ltd 半導体装置およびその製造方法
JP3257624B2 (ja) * 1996-11-15 2002-02-18 キヤノン株式会社 半導体部材の製造方法
US6191007B1 (en) 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
JPH1140823A (ja) * 1997-05-22 1999-02-12 Fujitsu Ltd 光検出器モジュール
JPH1145862A (ja) * 1997-07-24 1999-02-16 Denso Corp 半導体基板の製造方法
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
US6093623A (en) 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures
JP4313874B2 (ja) * 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
JP2001007362A (ja) * 1999-06-17 2001-01-12 Canon Inc 半導体基材および太陽電池の製造方法
JP2001102523A (ja) * 1999-09-28 2001-04-13 Sony Corp 薄膜デバイスおよびその製造方法
US6400009B1 (en) * 1999-10-15 2002-06-04 Lucent Technologies Inc. Hermatic firewall for MEMS packaging in flip-chip bonded geometry

Also Published As

Publication number Publication date
AU2002353020A8 (en) 2003-06-30
US20030114001A1 (en) 2003-06-19
WO2003052817A3 (en) 2003-08-21
AU2002353020A1 (en) 2003-06-30
JP2005513781A (ja) 2005-05-12
TW200302548A (en) 2003-08-01
US6616854B2 (en) 2003-09-09
CN1324674C (zh) 2007-07-04
WO2003052817A2 (en) 2003-06-26
KR20040079916A (ko) 2004-09-16
CN1615543A (zh) 2005-05-11
EP1500132A2 (en) 2005-01-26
WO2003052817B1 (en) 2003-09-25
JP4554930B2 (ja) 2010-09-29

Similar Documents

Publication Publication Date Title
TWI255525B (en) Method of bonding and transferring a material to form a semiconductor device
TW563248B (en) A demountable substrate of controlled mechanical strength and a method of production
US9922956B2 (en) Microelectromechanical system (MEMS) bond release structure and method of wafer transfer for three-dimensional integrated circuit (3D IC) integration
US10128142B2 (en) Semiconductor structures including carrier wafers and attached device wafers, and methods of forming such semiconductor structures
US7288458B2 (en) SOI active layer with different surface orientation
TWI303474B (en) A wafer and a die having an integrated circuit and a layer of diamond
CN101558483B (zh) 三维ic方法和器件
JP5462289B2 (ja) 熱膨張係数が局所的に適合するヘテロ構造の生成方法
US20030077885A1 (en) Embrittled substrate and method for making same
TWI241653B (en) SOI structure with recess resistant buried insulator and manufacture method thereof
TW201225220A (en) Method for manufacturing microelectronic device and integrated circuit to prevent metal pad damage in wafer level package
TWI626713B (zh) 具有埋置介電層以防止銅擴散的soi晶圓
CN105489512A (zh) 临时半导体结构键合方法和相关的键合半导体结构
JP2001127149A (ja) 半導体装置およびその製造方法
JP2004158705A (ja) 微細孔への金属充填方法及びその方法により形成された金属が充填した微細孔を備えたワーク
TW201041092A (en) Methods of forming integrated circuits and resulting structures
EP1296368A3 (en) Semiconductor device including porous insulating material and manufacturing method thereof
JP5497626B2 (ja) 複合基板を製造するための工程
JP2006012914A (ja) 集積回路チップの製造方法及び半導体装置
JP2004273590A (ja) 半導体装置及びその製造方法
JP3216535B2 (ja) Soi基板およびその製造方法
TW201347033A (zh) 提供結晶半導體材料薄層之方法及相關結構與裝置
TW200831724A (en) Method and structure for cleaning surfaces for bonding layer transfer substrates
KR20200124623A (ko) 용융 본딩 및 본딩 분리를 위한 저밀도 실리콘 산화물에 대한 방법 및 구조물
JPH0482250A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees