JPH02125657A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02125657A JPH02125657A JP27960388A JP27960388A JPH02125657A JP H02125657 A JPH02125657 A JP H02125657A JP 27960388 A JP27960388 A JP 27960388A JP 27960388 A JP27960388 A JP 27960388A JP H02125657 A JPH02125657 A JP H02125657A
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１概要〕
半導体装置に関し、
ｆ、Ｌ荷抵抗と電源ラインとしての配線層との間（寄生
容量を大巾に削減することができ、トランジスタのスイ
ッチングスピードを向上させることができる半導体装置
を提供することを目的とし、トランジスタと１″を萄抵
抗を有し、支持基板上に絶縁層を介して接着された半導
体層を有する１造の半導体装置において、前記絶縁層上
に前記トランジスタを構成する埋め込みコレクタ領域と
前記負荷抵抗が形成され、前記負荷抵抗の不純物濃度が
前記埋め込みコレクタ領域の不純物濃度よりも低くなっ
ているように構成する。
容量を大巾に削減することができ、トランジスタのスイ
ッチングスピードを向上させることができる半導体装置
を提供することを目的とし、トランジスタと１″を萄抵
抗を有し、支持基板上に絶縁層を介して接着された半導
体層を有する１造の半導体装置において、前記絶縁層上
に前記トランジスタを構成する埋め込みコレクタ領域と
前記負荷抵抗が形成され、前記負荷抵抗の不純物濃度が
前記埋め込みコレクタ領域の不純物濃度よりも低くなっ
ているように構成する。
本発明は、半導体装置に係り、例えば絶縁層を介して支
持基板に接着させた単結晶の半４体層に素子領域を形成
するいわゆるＳ Ｏｒ （Ｓｉｌｉｃｏｎ ０ｎＩｎｓ
ｕｌａｔｏｒ）構造の半導体装置に適用することができ
、詳しく心よ特にトランジスタのスインチンゲスピード
を向上させることができる半導体装置に関するものであ
る。
持基板に接着させた単結晶の半４体層に素子領域を形成
するいわゆるＳ Ｏｒ （Ｓｉｌｉｃｏｎ ０ｎＩｎｓ
ｕｌａｔｏｒ）構造の半導体装置に適用することができ
、詳しく心よ特にトランジスタのスインチンゲスピード
を向上させることができる半導体装置に関するものであ
る。
近年、集積回路の性能向上の要求に応えるため、活性領
域としての能動素子直下の部分を絶縁化して基板と能動
素子の寄生容量を大巾に削減することができるＳＯＩ構
造の半導体装置が注目されている。
域としての能動素子直下の部分を絶縁化して基板と能動
素子の寄生容量を大巾に削減することができるＳＯＩ構
造の半導体装置が注目されている。
レーザアニール、電子ビームアニールによる単結晶化技
術では結晶欠陥が発生し易く結晶欠陥密度が高くなるた
め例えばバイポーラ集積回路等の半導体装置を形成する
のが非常に困難であるが、特に単結晶ウェハと同じ結晶
状態が得られるというウェハ接着技（ネｉに伴うＳｏｌ
技術による屯結晶化技術では、ＳＯ■構造を用いること
で例えばハ・イボーラ集積回路等の半導体装置を実現す
ることができるに到っている。そして、トランジスタの
占（板−コレクタ間容量は大【１１に削減されスイッチ
ングスピードの向上に大きく寄与できるようになった。
術では結晶欠陥が発生し易く結晶欠陥密度が高くなるた
め例えばバイポーラ集積回路等の半導体装置を形成する
のが非常に困難であるが、特に単結晶ウェハと同じ結晶
状態が得られるというウェハ接着技（ネｉに伴うＳｏｌ
技術による屯結晶化技術では、ＳＯ■構造を用いること
で例えばハ・イボーラ集積回路等の半導体装置を実現す
ることができるに到っている。そして、トランジスタの
占（板−コレクタ間容量は大【１１に削減されスイッチ
ングスピードの向上に大きく寄与できるようになった。
しかしなから、このような集積回路を構成する抵抗素子
としての負荷抵抗については余り改丹のないまま放置さ
れていた。
としての負荷抵抗については余り改丹のないまま放置さ
れていた。
第４図は従来の半導体装置の構造を示す断面図である。
図示例の半導体装置を構成するトランジスタは例えばＮ
ＰＮ型のバイポーラトランジスタである。
ＰＮ型のバイポーラトランジスタである。
この図にかいて、３１は例えば３ｉからなり例えばｐ型
の支持基板、３２は例えば５ｉｎ２からなる絶縁層、３
３は例えばｎ・型の埋め込みコレクタ領域、３４は例え
ばｎ・型の導電層、３５は例えばｎ。
の支持基板、３２は例えば５ｉｎ２からなる絶縁層、３
３は例えばｎ・型の埋め込みコレクタ領域、３４は例え
ばｎ・型の導電層、３５は例えばｎ。
型のコレクタコンタクト領域、３６は例えばｎ−型の導
電層、３７は例えばｎ−型のコレクタ領域、３８は例え
ばｐ型のヘース領域、３９は例えばｎ゛型のエミッタ領
域、４０は例えばｐ型の負荷抵抗、４１はトレンチ溝、
４２は例えばＳｉＯ□からなるシリコン酸化膜、４３は
ノンドープのポリシリコン層、４４は例えばＳ ｉ Ｏ
２からなるシリコン酸化膜、４５は例えばＡ１からなる
配線層、４６は例えばＰＳＧからなる層間絶縁膜、４７
は例えばＡ１からなる電源ラインとして機能する配線層
である。
電層、３７は例えばｎ−型のコレクタ領域、３８は例え
ばｐ型のヘース領域、３９は例えばｎ゛型のエミッタ領
域、４０は例えばｐ型の負荷抵抗、４１はトレンチ溝、
４２は例えばＳｉＯ□からなるシリコン酸化膜、４３は
ノンドープのポリシリコン層、４４は例えばＳ ｉ Ｏ
２からなるシリコン酸化膜、４５は例えばＡ１からなる
配線層、４６は例えばＰＳＧからなる層間絶縁膜、４７
は例えばＡ１からなる電源ラインとして機能する配線層
である。
上記従来の半導体装置は、支持基板３１に対して絶縁層
３２を介してウェハを接着するというＳｏｌ構造をとっ
ており結晶状態が良くなるので、トランジスタのコレク
ター基板間容量を削減することができるという利点があ
る。
３２を介してウェハを接着するというＳｏｌ構造をとっ
ており結晶状態が良くなるので、トランジスタのコレク
ター基板間容量を削減することができるという利点があ
る。
Ｓ発明が解決しようとする課題］
しかしながら、このような従来の半導体装置にあっては
、支持基板３１に対して絶縁層３２を介して活性領域と
してのウェハを接着するというＳｏｌ構造をとることで
トランジスタのコレクター基板間容量は削減されている
が、第４図に示す如く負（；；ｊ抵抗４０は電源ライン
としての配線層４７との間に存在する寄生容量に対し何
らこの寄生容量を縮小させる配■Ｓがなされておらず、
トランジスタのスイッチングスピ−ドを向上させる点で
問題となっていた。負荷抵抗４０と電源ラインとしての
配線層４７との間に存在する寄生容量は第５図に示され
るＩ’、ＣＬ回路を例にとれば図中に示されている容量
Ｃに対応する。この容量Ｃが負荷抵抗Ｒ１に対してＲ１
−・Ｃに相当する時定数を有することになり、トランジ
スタのスイッチングスピードを制約する因子となってい
るのである。そして、この容量Ｃの削減に対して何らの
工夫もなされていなかったのである。
、支持基板３１に対して絶縁層３２を介して活性領域と
してのウェハを接着するというＳｏｌ構造をとることで
トランジスタのコレクター基板間容量は削減されている
が、第４図に示す如く負（；；ｊ抵抗４０は電源ライン
としての配線層４７との間に存在する寄生容量に対し何
らこの寄生容量を縮小させる配■Ｓがなされておらず、
トランジスタのスイッチングスピ−ドを向上させる点で
問題となっていた。負荷抵抗４０と電源ラインとしての
配線層４７との間に存在する寄生容量は第５図に示され
るＩ’、ＣＬ回路を例にとれば図中に示されている容量
Ｃに対応する。この容量Ｃが負荷抵抗Ｒ１に対してＲ１
−・Ｃに相当する時定数を有することになり、トランジ
スタのスイッチングスピードを制約する因子となってい
るのである。そして、この容量Ｃの削減に対して何らの
工夫もなされていなかったのである。
そこで本発明は、負荷抵抗と電源ラインとしての配線層
との間の寄生容量を大巾に削減することができ、１−ラ
ンジスクのスイッチングスピードを向上させることがで
きる半導体装置を提供することを目的としている。
との間の寄生容量を大巾に削減することができ、１−ラ
ンジスクのスイッチングスピードを向上させることがで
きる半導体装置を提供することを目的としている。
本発明による半導体装置は上記目的達成のため、トラン
ジスタと負荷抵抗を有し、支持基板上に絶縁層を介して
接着された半導体層を有する構造の半導体装置において
、前記絶縁層上に前記トランジスタを構成する埋め込み
コレクタ領域と前記負荷抵抗が形成され、前記負荷抵抗
の不純物濃度が前記埋め込みコレクタ領域の不純物濃度
よりも低くなるように構成したものである。
ジスタと負荷抵抗を有し、支持基板上に絶縁層を介して
接着された半導体層を有する構造の半導体装置において
、前記絶縁層上に前記トランジスタを構成する埋め込み
コレクタ領域と前記負荷抵抗が形成され、前記負荷抵抗
の不純物濃度が前記埋め込みコレクタ領域の不純物濃度
よりも低くなるように構成したものである。
本発明は、絶縁層上にトランジスタを構成する埋め込み
コレクタ領域と負荷抵抗が形成され、負荷抵抗の不純物
濃度が埋め込みコレクタ領域の不純物濃度よりも低くな
るように構成される。
コレクタ領域と負荷抵抗が形成され、負荷抵抗の不純物
濃度が埋め込みコレクタ領域の不純物濃度よりも低くな
るように構成される。
したがって、第１図に示すように、負荷抵抗５を従来の
ものよりシリコン酸化膜４の厚さ分だけ電源ラインとし
ての配線層２３との距離を広げることができるため、負
荷抵抗５と配線［２３との間の寄生容星を削減すること
ができるようになり、トランジスタのスイッチングスピ
ードを向上させることができるようになる。
ものよりシリコン酸化膜４の厚さ分だけ電源ラインとし
ての配線層２３との距離を広げることができるため、負
荷抵抗５と配線［２３との間の寄生容星を削減すること
ができるようになり、トランジスタのスイッチングスピ
ードを向上させることができるようになる。
〔実施例］
以下、本発明を図面に基づいて説明する。
第１図及び第２図は本発明に係る半導体装置の一実施例
を説明する図であり、第１図は一実施例の構造を示す断
面図、第２図（ａ）〜（ｈ）は一実施例の製造方法を説
明する図である。図示例の半導体装置を構成するトラン
ジスタは例えばＮＰＮ型のバイポーラトランジスタであ
る。
を説明する図であり、第１図は一実施例の構造を示す断
面図、第２図（ａ）〜（ｈ）は一実施例の製造方法を説
明する図である。図示例の半導体装置を構成するトラン
ジスタは例えばＮＰＮ型のバイポーラトランジスタであ
る。
これらの図において、ｌは例えばＳｉからなり例えばｐ
゛型の支持基板、２は例えば５ｉ０２からなる′＃ｊＡ
縁層、３は例えば単結晶ＳＳからなり例えばｎ−型の半
導体層で、比抵抗が例えば０．１Ω・ｃｍ〜１０Ω・ｃ
ｍ程度であり層厚が例えば１μｍ程度である。４は例え
ばＳ ｉ Ｏｔからなり膜厚が例えば１〜２μｍのシリ
コン酸化膜、５は例えばＳｉからなり例えばｎ−型の負
荷抵抗で、抵抗値が例えば２００Ω／口である。６は例
えばＳｉからなり例えばｎ゛型の埋め込みコレクタ領域
、７は例えば単結晶Ｓｉからなり例えばｎ−型の半導体
層、８は例えばＳｉＯ□からなるシリコン酸化膜で、保
護膜として機能するものである。９は溝、ＩＯはトレン
チ溝、１１は例えばＳｉＯ□からなるシリコン酸化膜、
１２はノンドープのポリシリコンからなる半導体層、１
３は例えばＳｉＯ□からなるシリコ域、１７は例えばｎ
°型のエミッタ領域・、１８は例えばｎ゛型のコレクタ
コンタクト領域、１９は例えばｎ°型の負荷抵抗５用の
コンタクト領域、２０は例えばＰＳＧからなるパンシヘ
ーション膜、２１は例えばＡＡからなる金属層、２２は
例えばＰＳＧからなる層間絶縁膜、２３は例えばＡＩか
らなる電源ラインとして機能する配線層である。
゛型の支持基板、２は例えば５ｉ０２からなる′＃ｊＡ
縁層、３は例えば単結晶ＳＳからなり例えばｎ−型の半
導体層で、比抵抗が例えば０．１Ω・ｃｍ〜１０Ω・ｃ
ｍ程度であり層厚が例えば１μｍ程度である。４は例え
ばＳ ｉ Ｏｔからなり膜厚が例えば１〜２μｍのシリ
コン酸化膜、５は例えばＳｉからなり例えばｎ−型の負
荷抵抗で、抵抗値が例えば２００Ω／口である。６は例
えばＳｉからなり例えばｎ゛型の埋め込みコレクタ領域
、７は例えば単結晶Ｓｉからなり例えばｎ−型の半導体
層、８は例えばＳｉＯ□からなるシリコン酸化膜で、保
護膜として機能するものである。９は溝、ＩＯはトレン
チ溝、１１は例えばＳｉＯ□からなるシリコン酸化膜、
１２はノンドープのポリシリコンからなる半導体層、１
３は例えばＳｉＯ□からなるシリコ域、１７は例えばｎ
°型のエミッタ領域・、１８は例えばｎ゛型のコレクタ
コンタクト領域、１９は例えばｎ°型の負荷抵抗５用の
コンタクト領域、２０は例えばＰＳＧからなるパンシヘ
ーション膜、２１は例えばＡＡからなる金属層、２２は
例えばＰＳＧからなる層間絶縁膜、２３は例えばＡＩか
らなる電源ラインとして機能する配線層である。
次に、その製造方法について説明する。
まず、第２図（ａ）に示すように、支持基板１に対して
絶縁層２を介して半導体層３を接着する。
絶縁層２を介して半導体層３を接着する。
具体的には、例えばＣＶＤ法（熱酸化法）により支持基
板１上に絶縁層２を形成した後、絶縁層２上に圧着しつ
つ熱処理することにより半導体層３を接着する。この半
導体層３を絶縁層２に接着する接着工程は′例えば、「
日経マイクロデバイス１９８８年３月号ｐｐ９２〜９８
；静電圧着でＳＯｌを作り６４ＫＤＲＡＭで評価」の記
事の中の図３に示されている方法により達成されること
が報告されている。次いで、例えば研摩により絶縁層２
と半導体層３の接着面Ａと反対側の主面Ｂを選択的に除
去して活性素子を形成するに適した適当な層厚、例えば
１〜２μｍの層厚になるように形成する。
板１上に絶縁層２を形成した後、絶縁層２上に圧着しつ
つ熱処理することにより半導体層３を接着する。この半
導体層３を絶縁層２に接着する接着工程は′例えば、「
日経マイクロデバイス１９８８年３月号ｐｐ９２〜９８
；静電圧着でＳＯｌを作り６４ＫＤＲＡＭで評価」の記
事の中の図３に示されている方法により達成されること
が報告されている。次いで、例えば研摩により絶縁層２
と半導体層３の接着面Ａと反対側の主面Ｂを選択的に除
去して活性素子を形成するに適した適当な層厚、例えば
１〜２μｍの層厚になるように形成する。
次に、第２図（ｂ）に示すように、例えばＣＶＤ法によ
り半導体層３上に膜厚が例えば１〜２μｍのシリコン酸
化膜４を形成した後、例えばＲＩＥ法により半導体層３
内の負荷抵抗５が形成される令頁域上のみにシリコン酸
化膜４が残るように選択的にエツチングする。ここで、
シリコン酸化膜４を形成する前に、半導体層３内の負荷
抵抗５が形成される領域にイオン注入を行って抵抗値（
例えば２００Ω／口）を適宜調整してもよい。
り半導体層３上に膜厚が例えば１〜２μｍのシリコン酸
化膜４を形成した後、例えばＲＩＥ法により半導体層３
内の負荷抵抗５が形成される令頁域上のみにシリコン酸
化膜４が残るように選択的にエツチングする。ここで、
シリコン酸化膜４を形成する前に、半導体層３内の負荷
抵抗５が形成される領域にイオン注入を行って抵抗値（
例えば２００Ω／口）を適宜調整してもよい。
次に、第２図（Ｃ）に示すように、例えば不純物がＡ
ｓ −、Ｓｂ等のイオン注入法によりシリコン酸化膜４
をマスクとして半導体層３に不純物を選択的に導入する
ことによりｎ′型の埋め込みコレクタ領域６を形成する
。この時、イオン注入条件はエネルギーが例えば７０Ｋ
Ｖ、ドーズ量が例えば５Ｅ１５ｃｍ−”である。
ｓ −、Ｓｂ等のイオン注入法によりシリコン酸化膜４
をマスクとして半導体層３に不純物を選択的に導入する
ことによりｎ′型の埋め込みコレクタ領域６を形成する
。この時、イオン注入条件はエネルギーが例えば７０Ｋ
Ｖ、ドーズ量が例えば５Ｅ１５ｃｍ−”である。
次に、第２図（ｄ）に示すように、選択的な工ピタキシ
ャル成長法により埋め込みコレクタ領域６上に厚さがシ
リコン酸化膜４の厚さとほぼ等しくなるようにｎ−型で
単結晶Ｓｉからなる半導体層７を形成した後、例えば熱
酸化法により半導体層７上に保護膜としてのシリコン酸
化膜８を形成する。
ャル成長法により埋め込みコレクタ領域６上に厚さがシ
リコン酸化膜４の厚さとほぼ等しくなるようにｎ−型で
単結晶Ｓｉからなる半導体層７を形成した後、例えば熱
酸化法により半導体層７上に保護膜としてのシリコン酸
化膜８を形成する。
次に、第２図（ｅ）に示すように、例えばＣＣｌ４ガス
とＢＣｊ２．ガスとの混合ガスによるＲＩＥ法により後
に形成されるコレクタコンタクト領域とベース領域との
間を離間して分離させるために、シリコン酸化膜８及び
半導体層７を選択的にエツチングしてシリコン酸化膜４
の厚さ程度の深さの溝９を形成する。この時、埋め込み
コレクタ領域６が露出する。次いで、例えばＲＩＥ法に
よりシリコン酸化膜８から埋め込みコレクタ領域６まで
選択的にエツチングして素子分離領域としてのトレンチ
溝１０を形成する。この時、絶縁層２が露出する。ここ
で、溝９及びトレンチ溝１０の形成順はトレンチ溝１０
を形成した後に溝９を形成する場合であってもよい。
とＢＣｊ２．ガスとの混合ガスによるＲＩＥ法により後
に形成されるコレクタコンタクト領域とベース領域との
間を離間して分離させるために、シリコン酸化膜８及び
半導体層７を選択的にエツチングしてシリコン酸化膜４
の厚さ程度の深さの溝９を形成する。この時、埋め込み
コレクタ領域６が露出する。次いで、例えばＲＩＥ法に
よりシリコン酸化膜８から埋め込みコレクタ領域６まで
選択的にエツチングして素子分離領域としてのトレンチ
溝１０を形成する。この時、絶縁層２が露出する。ここ
で、溝９及びトレンチ溝１０の形成順はトレンチ溝１０
を形成した後に溝９を形成する場合であってもよい。
次に、第１：図（ｆ）に示すように、例えば熱酸化法に
より溝９及びトレンチ溝ｌｏ内を絶縁化するためにＳｉ
部分を選択的に酸化してシリコン酸化膜１１を形成する
。
より溝９及びトレンチ溝ｌｏ内を絶縁化するためにＳｉ
部分を選択的に酸化してシリコン酸化膜１１を形成する
。
次に、第２図（ｇ）に示すように、例えば減圧気相成長
法によりトレンチ溝ｌｏが完全に埋め込まれるような層
厚でノンドープのポリシリコンを堆積して半導体層１２
を形成した後、例えば研磨法及びアルカリ溶液等による
エツチングにより半導体層Ｉ２を選択的にエツチングし
て半導体層１２の表面がトレンチ７ｉ＝７１０内におい
て溝９底部とほぼ同し水平面上の位置になるようにする
。次いで、例えばＣＶＤ法（スパッタ法でもよい）によ
り溝９及びトレンチ溝１０を覆うように５ｉｎ２を堆積
してシリコン酸化ＪＩ２１３を形成した後、表面を平坦
化するためにシリコン酸化膜１３をエツチングする。こ
こではトレンチ溝１０内に充填性の良好なノンｉ−プの
半導体層１２を充填する好ましい態様の場合であるが、
絶縁物を充填する場合であればよく、具体的には例えば
トレンチ溝ｌｏ内に全て５ｉ０２を充填する場合であっ
てもよい。
法によりトレンチ溝ｌｏが完全に埋め込まれるような層
厚でノンドープのポリシリコンを堆積して半導体層１２
を形成した後、例えば研磨法及びアルカリ溶液等による
エツチングにより半導体層Ｉ２を選択的にエツチングし
て半導体層１２の表面がトレンチ７ｉ＝７１０内におい
て溝９底部とほぼ同し水平面上の位置になるようにする
。次いで、例えばＣＶＤ法（スパッタ法でもよい）によ
り溝９及びトレンチ溝１０を覆うように５ｉｎ２を堆積
してシリコン酸化ＪＩ２１３を形成した後、表面を平坦
化するためにシリコン酸化膜１３をエツチングする。こ
こではトレンチ溝１０内に充填性の良好なノンｉ−プの
半導体層１２を充填する好ましい態様の場合であるが、
絶縁物を充填する場合であればよく、具体的には例えば
トレンチ溝ｌｏ内に全て５ｉ０２を充填する場合であっ
てもよい。
次に、第２図（ｈ）に示すように、例えばＲＩＥ法によ
りシリコン酸化膜８．１３を選択的にエツチングして半
導体層７の表面を露出させた後、通常行われているトラ
ンジスタ工程によりトランジスタを形成する。具体的に
は、例えばＢがドープされたｐ°型のポリシリコン層１
４を選択的に形成した後、側部を絶縁膜２０で被覆する
と同時にポリシリコン層１４からＢを半導体層７に拡散
させてｐ。
りシリコン酸化膜８．１３を選択的にエツチングして半
導体層７の表面を露出させた後、通常行われているトラ
ンジスタ工程によりトランジスタを形成する。具体的に
は、例えばＢがドープされたｐ°型のポリシリコン層１
４を選択的に形成した後、側部を絶縁膜２０で被覆する
と同時にポリシリコン層１４からＢを半導体層７に拡散
させてｐ。
型のベース領域１５を形成する。次いで、例えばイオン
注入法によりコレクタコンタクト領域１８及び負荷抵抗
５用のコレクタ領域１９を形成する。次いで、エミッタ
の拡散源としてｎ°型のポリシリコン層１４ａを形成し
エミッタ１７をドライブインして形成する。そして、ポ
リシリコン層１４．１４ａ上に金属Ｎ２１を形成し、全
面を覆うように層間絶縁膜２２を形成した後、層間絶縁
膜２２上に電源ラインとしての配線層２３を形成するこ
とにより第１図に示すような構造の半導体装置が完成す
る。
注入法によりコレクタコンタクト領域１８及び負荷抵抗
５用のコレクタ領域１９を形成する。次いで、エミッタ
の拡散源としてｎ°型のポリシリコン層１４ａを形成し
エミッタ１７をドライブインして形成する。そして、ポ
リシリコン層１４．１４ａ上に金属Ｎ２１を形成し、全
面を覆うように層間絶縁膜２２を形成した後、層間絶縁
膜２２上に電源ラインとしての配線層２３を形成するこ
とにより第１図に示すような構造の半導体装置が完成す
る。
すなわち、上記実施例では、第１図に示すように、絶縁
層２上にトランジスタを構成する埋め込みコレクタ？ｉ
ｒｉ域６と埋め込みコレクタ領域６と層厚がほぼ等しい
負荷抵抗５が水平面上で同じ位置に形成され、負荷抵抗
５の不純物濃度が埋め込みコレクタ領域６の不純物濃度
よりも低くなるように構成したので、負荷抵抗５と電源
ラインとしての配線層２３との間の寄生容量を大巾に削
減することができ、トランジスタのスイッチングスピー
ドを向上させることができる。負荷抵抗５と配線層２３
との間の寄生容量を大巾に削減することができるのは、
従来のものよりシリコン酸化膜４の厚さ分だけ配線層２
３との距離を広げることができるからである。
層２上にトランジスタを構成する埋め込みコレクタ？ｉ
ｒｉ域６と埋め込みコレクタ領域６と層厚がほぼ等しい
負荷抵抗５が水平面上で同じ位置に形成され、負荷抵抗
５の不純物濃度が埋め込みコレクタ領域６の不純物濃度
よりも低くなるように構成したので、負荷抵抗５と電源
ラインとしての配線層２３との間の寄生容量を大巾に削
減することができ、トランジスタのスイッチングスピー
ドを向上させることができる。負荷抵抗５と配線層２３
との間の寄生容量を大巾に削減することができるのは、
従来のものよりシリコン酸化膜４の厚さ分だけ配線層２
３との距離を広げることができるからである。
なお、上記実施例では、第１図に示すように、絶縁層２
上に負荷抵抗５及び埋め込みコレクタ領域６を形成し、
負荷抵抗５と埋め込みコレクタ領域６とのｗ通を直接接
して形成することで行っている場合について説明したが
、本発明はこれに限定されるものではなく、第３図に示
すように、負荷抵抗５と埋め込みコレクタ領域６をトレ
ンチ溝２４によって分離して、負荷抵抗５と埋め込みコ
レクタ領域６の導通をコレクタコンタクト領域１８、コ
ンタクト領域１９上のポリシリコン層１４及び金属層２
１を介して（１つでもよい。
上に負荷抵抗５及び埋め込みコレクタ領域６を形成し、
負荷抵抗５と埋め込みコレクタ領域６とのｗ通を直接接
して形成することで行っている場合について説明したが
、本発明はこれに限定されるものではなく、第３図に示
すように、負荷抵抗５と埋め込みコレクタ領域６をトレ
ンチ溝２４によって分離して、負荷抵抗５と埋め込みコ
レクタ領域６の導通をコレクタコンタクト領域１８、コ
ンタクト領域１９上のポリシリコン層１４及び金属層２
１を介して（１つでもよい。
本発明によれば、負ｒ１抵抗と電源ラインとしての配線
層との間の寄生容量を大巾に削減することができ、トラ
ンジスタのスイッチングスピードを向上させることがで
きるという効果がある。
層との間の寄生容量を大巾に削減することができ、トラ
ンジスタのスイッチングスピードを向上させることがで
きるという効果がある。
【図面の簡単な説明】
第１図及び第２図は本発明に係る半導体装置の一実施例
を説明する図であり、 第１図は一実施例の構造を示す断面図、第２図は一実施
例の製造方法を説明する図、第３図は他の実施例の構造
を示す断面図、第４図は従来例の構造を示す断面図、 第５図は従来例の課題を説明する図である。 １・・・・・・支持基板、 ２・・・・・・絶縁層、 ３・・・・・・半導体層、 ５・・・・・・負荷抵抗、 ６・・・・・・埋め込みコ レクタ領域。 一実施例の構造を示す断面図 第 図 第 図
を説明する図であり、 第１図は一実施例の構造を示す断面図、第２図は一実施
例の製造方法を説明する図、第３図は他の実施例の構造
を示す断面図、第４図は従来例の構造を示す断面図、 第５図は従来例の課題を説明する図である。 １・・・・・・支持基板、 ２・・・・・・絶縁層、 ３・・・・・・半導体層、 ５・・・・・・負荷抵抗、 ６・・・・・・埋め込みコ レクタ領域。 一実施例の構造を示す断面図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 トランジスタと負荷抵抗を有し、支持基板上に絶縁層を
介して接着された半導体層を有する構造の半導体装置に
おいて、 前記絶縁層上に前記トランジスタを構成する理め込みコ
レクタ領域と前記負荷抵抗が形成され、前記負荷抵抗の
不純物濃度が前記理め込みコレクタ領域の不純物濃度よ
りも低くなっていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27960388A JPH02125657A (ja) | 1988-11-04 | 1988-11-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27960388A JPH02125657A (ja) | 1988-11-04 | 1988-11-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125657A true JPH02125657A (ja) | 1990-05-14 |
Family
ID=17613288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27960388A Pending JPH02125657A (ja) | 1988-11-04 | 1988-11-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02125657A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151727A (ja) * | 1992-06-17 | 1994-05-31 | Internatl Business Mach Corp <Ibm> | ＢｉＣＭＯＳ集積回路用のＳＯＩ構造 |
-
1988
- 1988-11-04 JP JP27960388A patent/JPH02125657A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151727A (ja) * | 1992-06-17 | 1994-05-31 | Internatl Business Mach Corp <Ibm> | ＢｉＣＭＯＳ集積回路用のＳＯＩ構造 |
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