JP2969669B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2969669B2 JP2969669B2 JP22606989A JP22606989A JP2969669B2 JP 2969669 B2 JP2969669 B2 JP 2969669B2 JP 22606989 A JP22606989 A JP 22606989A JP 22606989 A JP22606989 A JP 22606989A JP 2969669 B2 JP2969669 B2 JP 2969669B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- collector
- forming
- collector region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にSOI（Sil
icon On Insulator）構造のバイポーラトランジスタ
に関する。
icon On Insulator）構造のバイポーラトランジスタ
に関する。
従来、この種のSOI構造のバイポーラトランジスタ
は、埋込コレクタ領域上に形成されたエピタキシャル成
長層中にベース領域とエミッタ領域を形成した後、SOI
構造を形成していた。以下第４図を用いて説明する。
は、埋込コレクタ領域上に形成されたエピタキシャル成
長層中にベース領域とエミッタ領域を形成した後、SOI
構造を形成していた。以下第４図を用いて説明する。
まずシリコン基板１上に埋込コレクタ領域となるＮ型
不純物拡散層14を形成したのち、その上にＮ型のエピタ
キシャル成長層２を形成し、更に素子分離領域である絶
縁膜３を形成する。次でコレクタ引出し層5,ベース領域
6,エミッタ領域７を形成した後、シリコン基板１を裏面
より研磨し、絶縁膜３を露出させ、石英ガラス12に接着
し、SOI構造のバイポーラトランジスタを形成してい
た。
不純物拡散層14を形成したのち、その上にＮ型のエピタ
キシャル成長層２を形成し、更に素子分離領域である絶
縁膜３を形成する。次でコレクタ引出し層5,ベース領域
6,エミッタ領域７を形成した後、シリコン基板１を裏面
より研磨し、絶縁膜３を露出させ、石英ガラス12に接着
し、SOI構造のバイポーラトランジスタを形成してい
た。
上述した従来のSOI構造のバイポーラトランジスタ
は、コレクタ領域を、高濃度の不純物拡散領域より成る
埋込コレクタ領域とエピタキシャル成長層により形成し
ていた。このコレクタ領域形成法を用いたバイポーラト
ランジスタでは、コレクタ抵抗を低減化するために、埋
込コレクタ領域を２μｍ以上の深さで高濃度の不純物を
添加する必要があった。
は、コレクタ領域を、高濃度の不純物拡散領域より成る
埋込コレクタ領域とエピタキシャル成長層により形成し
ていた。このコレクタ領域形成法を用いたバイポーラト
ランジスタでは、コレクタ抵抗を低減化するために、埋
込コレクタ領域を２μｍ以上の深さで高濃度の不純物を
添加する必要があった。
しかしこの方法によると、エピタキシャル成長中に埋
込コレクタ領域からエピタキシャル領域への不純物のせ
り上りにより、埋込コレクタ領域とベース領域が近接
し、耐圧の低下や容量の増加を引き起すという欠点があ
った。また、深い埋込領域形成により、絶縁分離領域の
深さも３μｍ以上必要となって分離領域側面の面積が大
きくなり、素子間容量が増加するという欠点もあった。
込コレクタ領域からエピタキシャル領域への不純物のせ
り上りにより、埋込コレクタ領域とベース領域が近接
し、耐圧の低下や容量の増加を引き起すという欠点があ
った。また、深い埋込領域形成により、絶縁分離領域の
深さも３μｍ以上必要となって分離領域側面の面積が大
きくなり、素子間容量が増加するという欠点もあった。
本発明の半導体装置の製造方法は、シリコン基板上に
Ｎ型エピタキシャル層からなるコレクタ領域を形成する
工程と、前記コレクタ領域にＰ型のベース領域を形成す
る工程と、前記ベース領域にＮ型のエミッタ領域を形成
する工程と、前記コレクタ領域の表面からコレクタ領域
の所定の深さにまで達するコレクタ領域よりも低抵抗の
コレクタ引出層を形成する工程と、素子分離用の絶縁膜
で埋設された溝を前記エピタキシャル層の表面から所定
の深さまで形成する工程と、前記シリコン基板の裏面を
研磨し前記コレクタ引出層と前記溝の底面部とを露出さ
せる工程と、露出したコレクタ引出層を含む前記コレク
タ領域の底面部に高融点金属層または高融点金属のシリ
サイド層を選択的に形成する工程と、前記高融点金属層
または高融点金属のシリサイド層上に石英ガラスを貼り
合わせる工程とを含んで構成される。
Ｎ型エピタキシャル層からなるコレクタ領域を形成する
工程と、前記コレクタ領域にＰ型のベース領域を形成す
る工程と、前記ベース領域にＮ型のエミッタ領域を形成
する工程と、前記コレクタ領域の表面からコレクタ領域
の所定の深さにまで達するコレクタ領域よりも低抵抗の
コレクタ引出層を形成する工程と、素子分離用の絶縁膜
で埋設された溝を前記エピタキシャル層の表面から所定
の深さまで形成する工程と、前記シリコン基板の裏面を
研磨し前記コレクタ引出層と前記溝の底面部とを露出さ
せる工程と、露出したコレクタ引出層を含む前記コレク
タ領域の底面部に高融点金属層または高融点金属のシリ
サイド層を選択的に形成する工程と、前記高融点金属層
または高融点金属のシリサイド層上に石英ガラスを貼り
合わせる工程とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための断面
図である。
図である。
第１図に示すように石英ガラス12上には埋込コレクタ
領域としての白金シリサイド層11とＮ型のエピタキシャ
ル成長層２からなるコレクタ領域が形成されている。以
下第２図を用いて製造方法と共に更に説明する。
領域としての白金シリサイド層11とＮ型のエピタキシャ
ル成長層２からなるコレクタ領域が形成されている。以
下第２図を用いて製造方法と共に更に説明する。
まず第２図（ａ）に示すように、Ｐ型シリコン基板１
にＮ型不純物を添加したエピタキシャル成長層２を１μ
ｍ厚に成長し、次に、選択酸化法あるいはトレンチ法に
より素子分離領域となる絶縁膜３を選択的に形成する。
次でエピタキシャル成長層２の表面を熱酸化し、2000Å
厚のシリコン酸化膜４を形成したのち選択的に開孔部を
設け、リンを拡散してコレクタ引出し層５を形成する。
さらに選択的にＰ型不純物をイオン注入法により添加
し、ベース領域６を形成したのち、このベース領域６内
にＮ型不純物を添加し、エミッタ領域７を形成する。
にＮ型不純物を添加したエピタキシャル成長層２を１μ
ｍ厚に成長し、次に、選択酸化法あるいはトレンチ法に
より素子分離領域となる絶縁膜３を選択的に形成する。
次でエピタキシャル成長層２の表面を熱酸化し、2000Å
厚のシリコン酸化膜４を形成したのち選択的に開孔部を
設け、リンを拡散してコレクタ引出し層５を形成する。
さらに選択的にＰ型不純物をイオン注入法により添加
し、ベース領域６を形成したのち、このベース領域６内
にＮ型不純物を添加し、エミッタ領域７を形成する。
次に第２図（ｂ）に示すように、基板表面にシリコン
ポリイミド等の平坦化膜８を塗布し、SiO2等の保護膜９
を堆積した後熱処理を行い保護膜とシリコン基板の密着
性を高める。次でシリコン基板１を裏面より研磨し除去
する。保護膜９として石英板等を用いてもよい。この研
磨工程では研磨液をシリコンエッチング用溶液と兼用す
ると効果的である。次にスパッタ法により白金層10を裏
面に500Å厚に形成する。
ポリイミド等の平坦化膜８を塗布し、SiO2等の保護膜９
を堆積した後熱処理を行い保護膜とシリコン基板の密着
性を高める。次でシリコン基板１を裏面より研磨し除去
する。保護膜９として石英板等を用いてもよい。この研
磨工程では研磨液をシリコンエッチング用溶液と兼用す
ると効果的である。次にスパッタ法により白金層10を裏
面に500Å厚に形成する。
次に第２図（ｃ）に示すように、白金層10にレーザー
アニールを施して白金シリサイド層11を形成し、残った
白金を王水で除去する。次に石英ガラス12を裏面の白金
シリサイド層11と絶縁膜３上に接着した後、保護膜９お
よび平坦化膜８を選択的に除去する。
アニールを施して白金シリサイド層11を形成し、残った
白金を王水で除去する。次に石英ガラス12を裏面の白金
シリサイド層11と絶縁膜３上に接着した後、保護膜９お
よび平坦化膜８を選択的に除去する。
次に第１図に示したように、選択的にアルミ電極13を
形成しSOI構造のバイポーラトランジスタを完成させ
る。このように第１の実施例によれば、埋込コレクタ領
域として白金シリサイド層を用いるため、従来のように
不純物がせり上ることがないため、耐圧の低下や容量の
増加が引き起されることはなくなる。
形成しSOI構造のバイポーラトランジスタを完成させ
る。このように第１の実施例によれば、埋込コレクタ領
域として白金シリサイド層を用いるため、従来のように
不純物がせり上ることがないため、耐圧の低下や容量の
増加が引き起されることはなくなる。
第１の実施例では白金シリサイド層11を形成した場合
について説明したが、ＷやPt等の高融点金属を選択CVD
法により絶縁膜３以外に露出したエピタキシャル成長層
２上に形成しても良い。
について説明したが、ＷやPt等の高融点金属を選択CVD
法により絶縁膜３以外に露出したエピタキシャル成長層
２上に形成しても良い。
第３図は本発明に関連する技術例の断面図である。
この本発明に関連する技術例では、第２図（ａ）で説
明した工程を終了したのち裏面のシリコン基板１を除去
し、イオン注入法によりエピタキシャル成長層２にＮ型
不純物を添加し、Ｎ型拡散層14を形成したものであり、
以後の工程は第１の実施例と同様の方法で、白金シリサ
イド層11,石英ガラス12を形成したものである。Ｎ型拡
散層14の不純物の活性化は、シリサイド形成のレーザー
アニールと同時に行なう。
明した工程を終了したのち裏面のシリコン基板１を除去
し、イオン注入法によりエピタキシャル成長層２にＮ型
不純物を添加し、Ｎ型拡散層14を形成したものであり、
以後の工程は第１の実施例と同様の方法で、白金シリサ
イド層11,石英ガラス12を形成したものである。Ｎ型拡
散層14の不純物の活性化は、シリサイド形成のレーザー
アニールと同時に行なう。
この本発明に関連する技術例では、埋込コレクタ領域
となる白金シリサイド層およびＮ型拡散層14とベース領
域６との距離をより正確に近接できるため、カットオフ
周波数fTの向上にも有用であるという利点がある。
となる白金シリサイド層およびＮ型拡散層14とベース領
域６との距離をより正確に近接できるため、カットオフ
周波数fTの向上にも有用であるという利点がある。
以上説明したように本発明は、バイポーラトランジス
タのコレクタ領域、特に埋込コレクタ領域を高融点金属
層または高融点金属のシリサイド層より構成することに
より、従来エピタキシャル成長時の埋込コレクタ層から
のＮ型不純物のエピタキシャル層へのせり上りによる耐
圧の低下や容量の増加をなくすことができるという効果
がある。更に、埋込Ｎ型不純物領域としてのＮ型拡散層
の形成をイオン注入によりコントロールが可能となり、
ベース領域のカーク効果によるベース拡がり効果を簡単
に抑制でき、カットオフ周波数を向上させることができ
るという効果もある。
タのコレクタ領域、特に埋込コレクタ領域を高融点金属
層または高融点金属のシリサイド層より構成することに
より、従来エピタキシャル成長時の埋込コレクタ層から
のＮ型不純物のエピタキシャル層へのせり上りによる耐
圧の低下や容量の増加をなくすことができるという効果
がある。更に、埋込Ｎ型不純物領域としてのＮ型拡散層
の形成をイオン注入によりコントロールが可能となり、
ベース領域のカーク効果によるベース拡がり効果を簡単
に抑制でき、カットオフ周波数を向上させることができ
るという効果もある。
第１図は本発明の第１の実施例を説明するための断面
図、第２図（ａ）〜（ｃ）は本発明の第１の実施例の製
造方法を説明するための半導体チップの断面図、第３図
は本発明に関連する技術例の断面図、第４図は従来例の
断面図である。 １……Ｐ型シリコン基板、２……エピタキシャル成長
層、３……絶縁膜、４……シリコン酸化膜、５……コレ
クタ引出し層、６……ベース領域、７……エミッタ領
域、８……平坦化膜、９……保護膜、10……白金層、11
……白金シリサイド層、12……石英ガラス、13……アル
ミ電極、14……Ｎ型拡散層。
図、第２図（ａ）〜（ｃ）は本発明の第１の実施例の製
造方法を説明するための半導体チップの断面図、第３図
は本発明に関連する技術例の断面図、第４図は従来例の
断面図である。 １……Ｐ型シリコン基板、２……エピタキシャル成長
層、３……絶縁膜、４……シリコン酸化膜、５……コレ
クタ引出し層、６……ベース領域、７……エミッタ領
域、８……平坦化膜、９……保護膜、10……白金層、11
……白金シリサイド層、12……石英ガラス、13……アル
ミ電極、14……Ｎ型拡散層。
Claims (1)
- 【請求項１】シリコン基板上にＮ型エピタキシャル層か
らなるコレクタ領域を形成する工程と、前記コレクタ領
域にＰ型のベース領域を形成する工程と、前記ベース領
域にＮ型のエミッタ領域を形成する工程と、前記コレク
タ領域の表面からコレクタ領域の所定の深さまで達する
コレクタ領域よりも低抵抗のコレクタ引出層を形成する
工程と、素子分離用の絶縁膜で埋設された溝を前記エピ
タキシャル層の表面から所定の深さにまで形成する工程
と、前記シリコン基板の裏面を研磨し前記コレクタ引出
層と前記溝の底面部とを露出させる工程と、露出したコ
レクタ引出層を含む前記コレクタ領域の底面部に高融点
金属層または高融点金属のシリサイド層を選択的に形成
する工程と、前記高融点金属層または高融点金属のシリ
サイド層上に石英ガラスを貼り合わせる工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22606989A JP2969669B2 (ja) | 1989-08-30 | 1989-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22606989A JP2969669B2 (ja) | 1989-08-30 | 1989-08-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0387032A JPH0387032A (ja) | 1991-04-11 |
| JP2969669B2 true JP2969669B2 (ja) | 1999-11-02 |
Family
ID=16839326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22606989A Expired - Fee Related JP2969669B2 (ja) | 1989-08-30 | 1989-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969669B2 (ja) |
-
1989
- 1989-08-30 JP JP22606989A patent/JP2969669B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0387032A (ja) | 1991-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2995723B2 (ja) | ウェーハ・ボンディングを利用した縦型電流半導体デバイスおよびその製作方法 | |
| JPH04266047A (ja) | 埋め込み層形成に相当するｓｏｉ型半導体装置の製造方法及び半導体装置 | |
| JP3014012B2 (ja) | 半導体装置の製造方法 | |
| EP0323549A2 (en) | Bipolar semiconductor device having a conductive recombination layer | |
| JPH04283914A (ja) | 貼り合わせ半導体基板とその製造方法 | |
| US4884116A (en) | Double diffused mosfet with potential biases | |
| JP2528592B2 (ja) | バイポ―ラ・トランジスタの製造方法 | |
| JP2969669B2 (ja) | 半導体装置の製造方法 | |
| JPH0243336B2 (ja) | ||
| JP3136561B2 (ja) | 半導体装置の製造方法 | |
| JP2760401B2 (ja) | 誘電体分離基板及び半導体装置 | |
| JPH0462847A (ja) | 半導体装置及びその製造方法 | |
| JP3146582B2 (ja) | Ｓｏｉ構造の縦型バイポーラトランジスタとその製造方法 | |
| JP3116609B2 (ja) | 半導体装置の製造方法 | |
| JP3264401B2 (ja) | 絶縁物分離ラテラルバイポーラトランジスタの製造方法及びラテラルｐｎｐバイポーラトランジスタ | |
| JPS62221122A (ja) | 半導体装置の製造方法 | |
| JPH0518470B2 (ja) | ||
| JP2764988B2 (ja) | 半導体装置 | |
| JPH05129424A (ja) | 半導体装置とその製造方法 | |
| JPS6010748A (ja) | 半導体装置の製造方法 | |
| JP2000294563A (ja) | ラテラルバイポーラトランジスタ | |
| JP3194313B2 (ja) | 耐圧性の改良された薄膜半導体装置 | |
| JPS59165435A (ja) | 半導体装置の製造方法 | |
| JPH02126650A (ja) | 誘電体分離半導体装置の製造方法 | |
| JPH03203333A (ja) | 半導体装置及びその製法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |