JPH03129777A - 電界効果型トランジスタを備えた半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電界効果型トランジスタを備えた半導体装
置およびその製造方法に関し、特に、絶縁基板上に形成
された半導体層内にソース、ドレインおよびチャネル領
域を有する７１ｆ　Ｗ効果型トランジスタを備えた半導
体装置（以下、ＳＯＩ−ＭＯＳ（Ｓｉｌｉｃｏｎ　　　
ｏｎ　　　１ｎｓｕｌａｉ。

ｒ−Ｍｅｔａｌ　　　０ｘｉｄｅ　　　Ｓｅｍ１ｃｏｎ
ｄｕｃｔｏｒ）と称する。）およびその製造方法に関す
るものである。より特定的には、この発明は、動作特性
を改善するために新規な側壁横進をＨするＳｏｌ−ＭＯ
Ｓに関するものである。

［従来の技術］ 一般に、シリコンなどの半導体基板の表面にソース、ド
レイン領域が形成された電界効果トランジスタは、バル
クＭＯＳと呼ばれる。これに対する電界効果トランジス
タの構造として、サファイアなどの絶縁性基板上や絶縁
性薄膜上のシリコン薄膜中にソース、ドレイン、チャネ
ル領域が形成されたＳｏｌ−ＭＯＳ構造がある。

バルクＭＯ３はＳｏｌ−ＭＯＳと比較すると、次のよう
な欠点を有する。まず、ＣＭＯ３構造においては、９Ｍ
Ｏ８のｎ型基板領域またはｎ型ウェルと、ｎＭＯ３のｐ
型基板領域またはｐ型ウェルとがｐｎ接合で接している
ため、寄生バイポーラトランジスタが存在する。この場
合、ｐｎｐとｎｐｎの２つのバイポーラトランジスタが
存在し、寄生ｐｎｐｎサイリスタを構成する。そのため
、このサイリスタが、外部からのノイズなどの影響によ
り、導通したまま元に戻らない現象、すなわちラッチア
ップが生じ得る。このラッチアップを起こしにくくする
ために、言い換えれば寄生ｐｎｐｎサイリスクを構成す
るバイポーラトランジスタのゲインを小さくする必要が
あるためにｐＭ。

Ｓとｎ　Ｍ　Ｏ３間の距離をあまり小さくすることはで
きない。したがって、バルクＭＯ８構造においてはトラ
ンジスタの集積密度に限界がある。

また、バルクＭ　ＯＳ　ｆ＋’４造においては、すべて
のソース、ドレイン領域が基板またはウェルとの間にｐ
ｎ接合を形成する。そのため、ｐｎ接合による寄生容量
が存在するので、その容量がトランジスタの高速動作に
不利な要因となる。

第７図は、従来の一般的なＳｏｌ−ＭＯＳを示す断面図
である。第７図を参照して、Ｓｏｌ−ＭＯＳは、サファ
イア等の絶縁基板２の上に、たとえば、その周囲が空気
絶縁された島状のｐ型半導体層３を有する。この半導体
層３には、互いに分離されたｎ＋ソース領域３１とｎ＋
　ドレイン領域３２とが半導体層３と絶縁基板２の界面
まで達するように設けられている。ソースおよびドレイ
ン領域３１．３２間のチャネル領域３３の上には、ゲー
ト酸化膜６を介して多結晶シリコン等からなるゲート電
極７が設けられている。

このように、Ｓｏｌ−ＭＯ８ＩＭ造においては、トラン
ジスタ間の完全分離が可能である。そのため、ＣＭＯＳ
　（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　　Ｍｅｔａｌ　　０
ｘｉｄｅ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）構成をとっ
た際にｎ型函域とｐ型領域とを接近させたとしてもラッ
チアップの発生が抑制されたり、寄生容量の低減が図ら
れることにより、信頼性の高い半導体装置が提供される
ので、注目されてきている。最近、絶縁基板上に形成さ
れるシリコン層の厚みを０．１μｍ以下にすると、完全
に空乏化されたチャネル領域によってＳＯＩ−ＭＯ８型
電界効果トランジスタの電流駆動能力や短チヤネル効果
等の特性が改善されることが原理的に知られている。こ
のことは、Ｊ、Ｐ、ＣｏＣｏ１１ｎ　　ｅｔ　　ａｌ、
Ｅｌｅｃｔｒｏｎｉｃｓｌｅｔｔｅｒｓ　　ｖｏｌ、２
３　　ｐｐ、１１６２−１１６４　（１９８７）　　０
ＭＯ８ｃｉｒｃｕｉｔｓ　　ｍａｄｅ　　ｉｎ　　ｔｈ
ｉｎ　　ＳＩＭＯＸ　　ｆｉｌｍｓ”において報告され
ている。そのため、サブミクロンオーダのトランジスタ
の基本構造として期待されるに至っている。

上記のような特徴を実際に得るためには、各ＳＯｆ−Ｍ
ＯＳトランジスタはＬＯＣＯＳ　（Ｌｏｃ−ａｌ　　０
ｘｉｄａｔｉｏｎ　　ｏｆ　　５ｉｌｉｃ。

７ｎＱ法による分離またはメサ型分離によって分離され
得る。

ｆｆ１８図は、ＳＯＩ−ＭＯＳトランジスタがＬＯＣＯ
Ｓ法によって分離された構造を示す部分断面図である。

第８図を参照して、シリコン基板１の上には絶縁層２が
形成されている。絶縁層２の上には単結晶シリコン層３
が形成されている。このＩｌｌ結品シリコン層３には、
能動領域を互いに間隔を隔てて分離するために厚い分離
酸化膜４０が形成されている。能動領域としてのｆｉｔ
結晶シリコン層３には、ソース領域３１、ドレイン領域
３２およびチャネル領域３３が形成されている。チャネ
ル領域３３の上にはゲート酸化膜６を介してゲート電極
７が形成されている。ソース領域３１、ゲート電極７お
よびドレイン領域３２のそれぞれの表面上にはアルミニ
ウム配線層１０が形成されている。このＬＯＣＯＳ法に
よる分離構造によれば、分離酸化膜４０は横方向に大き
く広がり、いわゆるバーズビークを形成するため、微細
化された５０１−ＭＯＳの素子分離には適さない。

一方、第９図は、メサ型分離によって素子分離されたＳ
ＯＩ−ＭＯＳを示す部分断面図である。

第９図を参照して、絶縁層２の上には、互いに離隔した
小結晶シリコン層３が形成されている。これらの小結晶
シリコン層３の間には薄い絶縁膜４を介して層間絶縁膜
９が充填されることにより、各Ｑｉ結品シリコン層３が
分離されている。ｉ１１結晶シリコンｒｇ１３には、ソ
ース領域３１、ドレイン領域３２およびチャネル領域３
３が形成されている。

チャネル領域３３の上にはゲート酸化膜６を介してゲー
ト電極７が形成されている。ソース領域３１、ドレイン
領域３２およびゲート電極７のそれぞれ表面上にはアル
ミニウム配線層１０が形成されている。このようなメサ
型分Ｍ溝造は、フォトリソグラフィ技術を用いてレジス
トパターンに従って精密に加工することが可能である。

そのため、メサ型分離法は、今後、ますます微細化され
る５０１−ＭＯＳ）ランジスタの分離法として適してい
る。しかしながら、このメサ型分離法を採用すると、第
１０図に示されるように、１１結晶シリコン層３の側壁
面やコーナ部３ａ、３ｂにおいて寄生ＭＯＳトランジス
タが形成され得る。

第１０図は、第９図に示される断面に直交する断面であ
り、チャネル幅に沿った方向の断面を示す部分断面図で
ある。単結晶シリコン層３は、絶縁層２から突出するよ
うにΩ状に形成されている。

そのため、ゲート電極７は、ゲート酸化ＴＩ！に６を介
して、単結晶シリコン層３の上表面だけでなく、単結晶
シリコン層３の側面上にも延びるように形成されている
。このとき、ゲート電極７に電圧を印加すると、シリコ
ン単結晶層３のチャネル長方向に沿う側面３ａ、３ｂに
寄生ＭＯＳトランジスタが形成されるという問題があっ
た。

上記のように寄生ＭＯＳトランジスタが形成されると、
第１１図に示すようにドレイン電流−ゲート電圧特性に
Ｐで示される範囲に異常が認められる。これは、単結晶
シリコン層の側壁面に寄生ＭＯＳトランジスタが形成さ
れるため、比較的低いゲート電圧においてソース−ドレ
イン間にリーク電流が流れることによる。これを解消す
るためには、第１０図のチャネル領域３Ｃの不純物濃度
を増加すること等によって、正常なトランジスタのしき
い値電圧ｖｔｈを大きくする必要があった。

しかしながら、しきい値電圧ｖｔｈを大きくすると、実
効電圧（＝（供給電圧）−（シきい値電圧））が減少す
るため、結果的にはＳＯＩ−ＭＯＳトランジスタのドレ
イン電流を減少させることになる。

そこで、上記の問題点を解消するためのＳＯＩ−ＭＯＳ
トランジスタの構造が特開昭６２−２９・：　１ ８１・・６２号公報に開示されている。第１２図は、上
記公報に開示されたＳＯＩ−ＭＯＳの平面配置を示す部
分平面図、第１３図は、第１２図のｘｍ−ｘｍ線に沿っ
た断面を示す部分断面図である。

第１２図、第１３図を参照して、絶縁基板２の上には単
結晶シリコン層３が形成されている。この単結晶シリコ
ン層３の上表面にはゲート酸化膜６が形成され、側面に
は薄い絶縁膜４が形成されている。単結晶シリコン層３
の周囲には、絶縁膜４を介して取囲むように、ｐ型の不
純物が導入された多結晶シリコン層５２が形成されてい
る。この多結晶シリコン層５２の外側には絶縁膜６１が
形成されている。ゲート酸化膜６および絶縁膜６１の上
にゲート電極７が延びるように形成されれる。

ゲート電極７は配線層７１に接続されている。ｐ型車結
晶シリコン層３には、ｎ型の不純物が導入されることに
よりソース領域３１およびドレイン領域３２が形成され
ている。ソース領域３１とｐ型の多結晶シリコン層５２
とは、コンタクトホール１１を介して配線層１０に接続
されている。これにより、ソース領域３１と多結晶シリ
コン層５２とは同一の電位に保持される。ドレイン領域
３２はコンタクトホール１２を介して配線層１０に接続
されている。この構造によれば、単結晶シリコン層３の
側壁に形成されたｐ型の多結晶シリコン層５２がソース
領域３１と同じ電位に保持されるので、単結晶シリコン
層３の側面は反転層または空乏層に変わることがない。

そのため、チャネル長方向に沿う側面に流れるソース・
ドレイン間のリーク電流が抑制され得る。

一方、上記と同様に側壁のリーク電流を抑制するための
もう１つのＳＯＩ−ＭＯＳ）ランジスタの構造が特開昭
５９−１８１６７０号公報に開示されている。第１４図
は、この開示されたＳＯＩ−ＭＯＳ）ランジスタの平面
配置を示す部分平面図、第１５図は、第１４図のｘｖ−
ｘｖ線に沿う部分断面図、第１６図は、第１４図のＸＶ
Ｉ−ＸＶＩ線に沿う部分断面図である。第１５図および
第■６図を参照して、絶縁基板２の上には単結晶シリコ
ン層３が形成されている。第１４図および第１６図に示
されるように、単結晶シリコン層３にはｎ０不純物領域
からなるソース領域３１およびドレイン領域３２が形成
されている。第１５図および第１６図に示されるように
、チャネル領域３３の上にはゲート酸化膜６を介してゲ
ート電極７が形成されている。第１４図および第１５図
に示されるように、単結晶シリコン層３の側壁面には、
絶縁膜４を介して、ｐ型の不純物が導入された多結晶シ
リコン層５２が形成されている。第１６図を参照して、
層間絶縁膜９に開孔されたコンタクトホールを介してア
ルミニウム配線層１０がソース、領域３１およびドレイ
ン領域３２に接続されている。この構造においては、ソ
ース領域３１と多結晶シリコン層５２とを同じ電位に保
持するために、第１４図に示されるように、薄い絶縁膜
４に切欠部４ａが形成されている。この切欠部４ａを介
してソース領域３１と多結晶シリコン層５２とが接続さ
れている。

［発明が解決しようとする課題］ しかしながら、上記のように側壁に発生するリーク電流
を低減することができたとしても、第１７図に示される
以下の問題については解決され得ない。

ＳＯＩ−ＭＯＳトランジスタの微細化に伴ない、特に短
チャネルＭＯ８）ランジスタにおいては、ドレイン電圧
を増加させるとチャネル方向の電界がドレイン近傍にお
いて著しく大きくなる。そのため、ソース領域からチャ
ネル領域内に注入される電子（第１７図の■）は、この
強い電界により加速され、容易に高いエネルギ状態とな
る。この高いエネルギ状態の電子は、第１７図に示され
るようにドレイン領域の端部近傍においてシリコンの原
子と衝突し、なだれ的に多量の電子−正孔対を発生させ
る。この衝突電離（インパクトイオン化；第１７図の■
）によって発生した電子と正孔のうち、電子は高いドレ
イン電界に引寄せられることによりドレイン領域に流入
し、ドレイン電流の一部となる。正孔はドレイン電界に
よって逆に押し戻されることにより、チャネル領域下の
空乏層またはソース領域へ流れ込む（第１７図の◎）。

このような現象は、短チャネルＭＯ３）ランジスタだけ
ではなく、比較的チャネル長の長いＭＯＳトランジスタ
においても観察される。特に、短チヤネルＭＯＳトラン
ジスタにおいては、長チャネルＭＯＳトランジスタに比
べて圧倒的に多数の電子−正孔対が発生する。

このように衝突電離によって発生した正孔はチャネル領
域下の空乏層に流入すると、流入した正孔によってチャ
ネル領域やソース領域近傍の電位が上昇し、電位障壁の
高さが低下する。ソース領域近傍の電位障壁が低下する
と、ソース領域から基板領域またはチャネル領域へ多く
の電子が注入されることになる。これにより、衝突電離
がますます顕著になるため、より多くの電子−正孔対が
発生する。発生した正孔は、さらにソース領域近傍の電
位障壁を下げ、ソース領域から注入される電子をますま
す増加させる。このようにして、ついには、ＭＯＳトラ
ンジスタが降伏に至る。

ＳＯＩ−ＭＯ８構造では、ＭＯＳトランジスタが絶縁性
の基板や膜の上に形成されているために、ＭＯＳトラン
ジスタの基板領域が浮遊状態になっている。このため、
上述のように、ドレイン電圧を増加させていくと、チャ
ネルキャリアのインパクトイオン化によって発生した電
子−正孔対のうち、ｎＭＯ８の場合について言えば、正
孔が基板領域にたまり、基板領域を正にバイアスさせ、
しきい値電圧を降下させ、その結果ドレイン電流が急に
増加する。このようにＳＯＩ−ＭＯＳトランジスタの基
板領域の電位を不安定にさせる。この現象は基板浮遊効
果と呼ばれる。また、上記の衝突電離は、ソース・ドレ
イン間のごく微小なリーク電流によっても、ドレイン領
域端部近傍において発生する。

そこで、この発明の目的は、寄生ＭＯＳトランジスタに
よる側壁リーク電流の低減を図ることができるとともに
、基板領域の電位やソース領域近傍の電位障壁を安定に
し、ソース・ドレイン間耐圧の低下を防止することが可
能な、安定したトランジスタの電気的特性を有するＳＯ
Ｉ−ＭＯＳ）ランジスタを備えた半導体装置およびその
製造方法を提供することである。

［課題を解決するための手段］ この発明に従った、絶縁基板上に形成された半導体層内
にソース、ドレインおよびチャネル領域を有する電界効
果型トランジスタを備えた半導体装置は、絶縁基板と、
第１導電型の島状半導体層と、第２導電型のソースおよ
びドレイン領域と、ゲート電極と、側壁絶縁膜と、第１
導電型の半導体側壁層とを備える。第１導電型の島状半
導体層は、絶縁基板の主表面上に形成され、主表面と側
壁とを有し、その周囲から分離されている。第２導電型
のソースおよびドレイン領域は、島状半導体層の主表面
の一部をチャネル面とするチャネル領域を規定するよう
に、島状半導体層内に互いに間隔を隔てて形成されてい
る。ゲート電極は、チャネル面の上に絶縁膜を介して形
成されている。

側壁絶縁膜は、ソース領域以外の島状半導体層の領域の
側壁の上に形成されている。第Ｉ導電型の半導体側壁層
は、ソース領域に対応する島状半導体層の側壁の上およ
び側壁絶縁膜の上に形成されている。ソース領域と半導
体側壁層とは同一の電位に保たれている。

この発明にしたがった半導体装置の製造方法によれば、
まず、絶縁基板の主表面上に、主表面と側壁とを有し、
その周囲から分離された第１導電型の島状半導体層が形
成される。この島状半導体層の主表面上にはゲート絶縁
膜、この島状半導体層の側壁の上には側壁絶縁膜が形成
される。側壁絶縁膜の上には第１導電型の側壁半導体層
が形成される。ゲート絶縁膜の上にはゲート電極が形成
される。これにより、島状半導体層内に１対の領域がゲ
ート電極を挾んで互いに間隔を隔てて形成される。１対
の領域の一方に対応する島状半導体層の側壁と側壁半導
体層との間に存在する側壁絶縁膜は、選択的に除去され
る。一方の領域に対応する島状半導体層の側壁と側壁半
導体層との間を充填し、その両者を接続するように半導
体層が形成される。ゲート電極をマスクとして用いて、
島状半導体層に第２導電型の不純物を選択的にドープす
ることにより、一方の領域にソース領域と他方の領域に
ドレイン領域とが形成される。

［作用］ この発明においては、島状半導体層を取囲む半導体側壁
層がソース領域と同じ電位に保たれているので、島状半
導体層の側壁面の電位が半導体側壁層によって固定され
る。そのため、ゲート電極に電圧を印加しても、島状半
導体層の側壁面がしきい値電圧より低い電圧で反転する
のが防止され得る。これにより、島状半導体層の側壁面
に形成される寄生ＭＯ３）ランジスタに起因するリーク
電流が低減される。

また、ごく微小なソース−ドレイン間リーク電流によっ
ても、ドレイン領域端部近傍において衝突電離が生ずる
。この衝突電離によって正孔がチャネル領域下に拡散す
る。しかしながら、この発明においては、ソース領域に
直接、接続された第１導電型の半導体側壁層が形成され
ている。この第１導電型の半導体側壁層は、チャネル領
域端部近傍との間において界面を有する。そのため、発
生した正孔がその界面を通じて第１導電型の半導体側壁
層に引抜かれる。その結果、ソース領域端部近傍の電位
が固定されるとともに、８０１−Ｍ０Ｓトランジスタの
特性が極めて安定化する。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は、この発明に従ったＳＯＩ−ＭＯＳ）ランジス
タの平面配置を示す平面図、第２Ａ図および第２Ｂ図は
第１図のＩＩＡ−ｎＡ線およびＩＩＢ−ＩＩＢ線に沿う
断面をそれぞれ示す断面図である。

これらの図を参照して、ｐ型のシリコン基板１の上には
、たとえば、シリコン酸化物層からなる絶縁層２が形成
されている。絶縁層２の上には、ｐ−単結晶シリコン層
３が形成されている。この単結晶シリコン層３には、ｎ
０″不純物領域からなるソース領域３１およびドレイン
領域３２が形成されている。ソース領域３１とドレイン
領域３２との間にはチャネル領域３３が形成されている
。チャネル領域３３の上にはゲート酸化膜６を介して、
たとえば多結晶シリコン層、または多結晶シリコン層と
高融点金属シリサイド層とからなる２層構造のゲート電
極７が形成されている。単結晶シリコン層３の側壁には
、たとえば、シリコン酸化膜からなる薄い絶縁膜４が形
成されている。単結晶シリコン層３の側壁の外側には、
ｐゝ型に不純物がドープされた多結晶シリコン層５が形
成されている。多結晶シリコン層５は、ソース領域３１
の側壁面の上に直接形成されている。多結晶シリコン層
５は、ソース領域３１を除く単結晶シリコン層３の側壁
の上には絶縁膜４を介して形成されている。ゲート電極
７の側壁には、スペーサとしてシリコン酸化膜からなる
サイドウオール８が形成されている。

第１図、第２Ｂ図に示すように、絶縁膜４は、このサイ
ドウオール８の幅ｔだけゲート電極７の・七ノコ 側面からソース領域３１の方に延びるように形成されて
いる。このサイドウオール８の幅ｔは０゜１μｍ以上０
．　２μｍ以下の範囲に設定される。

ｔが０．　１μｍ未満であれば、ゲート絶縁膜が破壊さ
れる恐れがある。ｔが０．２μｍを超えると、チャネル
領域３３の端部近傍とｐ４多結晶シリコン層５（すなわ
ちｐ“不純物拡散領域）との接触界面が形成され得ない
からである。このことは後述のチャネル領域下に流れ込
む正孔の引抜き作用に関係する。

単結晶シリコン層３の上には、低温度の化学的気相薄膜
成長法（ＣＶＤ法）によって形成されたシリコン酸化膜
等からなる層間絶縁膜９が形成されている。この層間絶
縁膜９には、コンタクトホール１１および１２が形成さ
れている。コンタクトホール１１は、ソース領域３１と
多結晶シリコン層５の表面を同時に露出するように開孔
されている。このコンタクトホール１１を介してアルミ
ニウム配線層１０が形成されることにより、ソース領域
３１と多結晶シリコン層５とが同一の電位に保持される
。また、ドレイン領域３２はコンタクトホール１２を介
してアルミニウム配線層１０に接続されている。

上記のような構造においては、単結晶シリコン層３の側
壁部分には、第２Ｃ図に示されるように、薄い絶縁膜４
をゲート酸化膜、ｐ０多結晶シリコン層５をゲート電極
とする寄生ＭＯＳ構造が認められる。しかしながら、こ
の寄生ＭＯＳ構造においては、そのゲート電極となる部
分５はｐ型であり、かつこのゲート電極となる部分の電
位はソース領域３１と同じ電位に保たれる。この電位は
、基本的には接地電位とみなされ得る。そのため、この
単結晶シリコン層３の側壁部分は、反転層または空乏層
に変わることがない。したがって、ソース領域およびド
レイン領域と上記のＭＯＳ構造とから形成される寄生Ｍ
Ｏ３）ランジスタは、常にＯＦＦ状態にある。その結果
、ソース・ドレイン間を流れる側壁リーク電流は生じな
いことになる。これにより、第１図および第２Ａ図に示
されるＳＯＩ−ＭＯＳトランジスタにおいて、単結晶シ
リコン層３の主表面をチャネル面とするトランジスタの
みが電気的な特性の発揮に寄与する。

さらに、この発明のＳＯＩ−ＭＯＳトランジスタにおい
ては、ごく微小なリーク電流の発生による衝突電離が引
き起こされたとしても、基板領域やソース領域端部近傍
の電位が不安定になることはない。たとえば、ごく微小
なリーク電流の発生によってドレイン領域３２の端部近
傍において衝突電離が生ずるとする。このとき、第１７
図の■で示されるように正孔がチャネル領域３３の下に
拡散してくる。このようにチャネル領域下に流れ込む正
孔は、第１図において■で示すように、チャネル領域３
３の端部近傍と界面を有するｐ０多結晶シリコン層５に
引き抜かれる。そのため、ソース領域３１の端部近傍の
電位も固定されるとともに、ソース・ドレイン間耐圧の
低下も防止され得る。

したがって、上記２つの特徴により、この発明のＳＯＩ
−ＭＯＳトランジスタは極めて安定した電気的な特性を
発揮する。

次に、この発明に従ったＳＯＩ−ＭＯＳ）ランジスタの
製造方法の一例について説明する。第３Ａ図〜第３Ｎ図
は、この発明のＳＯＩ−ＭＯＳトランジスタを製造工程
順に示す部分断面図である。

第４Ａ図は、第８Ｅ図に対応する平面図である。

第３Ｅ図は、第４Ａ図のＨＥ−ｍＥ線に沿った断面を示
す。第４Ｂ図は、第３Ｈ図に対応する平面図である。第
３Ｈ図は、第４Ｂ図のＩ［ＩＨ−ｍＨ線に沿った断面を
示す。第４Ｃ図は、第３Ｊ図に対応する平面図である。

第３３図は、第４Ｃ図の■Ｊ−ｍＪ線に沿った断面を示
す。第４Ｄ図は、第３に図に対応する平面図である。第
３に図は、第４Ｄ図のＩ［［Ｋ−ＩＩＩＫ線に沿った断
面を示す。第４Ｅ図は、第３Ｎ図に対応する平面図であ
る。第３Ｎ図は、第４Ｅ図のＵＮ−ｍＨ線に沿った断面
を示す。

第３Ａ図を参照して、主表面の面方位（１００）を有す
るｐ−型シリコン基板１（１７〜２０ΩＣｍ）の表面上
に酸素イオンが２００ＫｅＶに加速されて注入される。

このときの深さ方向に対する酸素濃度分布は第３Ａ図に
示されている。注入量は１．８ｘｌ［”　〜２．０ｘｌ
Ｏ”７ｃｍ２である。

第３Ｂ図を参照して、温度１３５０℃において窒素雰囲
気中で６０分間アニール処理が施される。

これにより、シリコン基板１の表面から所定の深さに埋
込まれた厚さ５０°００人のシリコン酸化物層からなる
絶縁層２が形成される。表面部分には、厚さ２５００人
の単結晶シリコン層３０が形成される。このようにシリ
コン基板内部にシリコン酸化物層を直接形成する方法は
、Ｓ　ＩＭＯＸ　（Ｓ　ｅｐａｒａｔｉｏｎ　　ｂｙ　
　ＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）法と呼ばれる。Ｓ
ＩＭＯＸ法は、Ｋ、Ｉｚｕｍｉ　　ｅｔ　　ａｔ、Ｅｌ
ｅｃｔｒｏｎ。

Ｌｅ　ｔ　ｔ、　　　１４　（１９７８）５９３．　　
“ＣＭ○Ｓ　　Ｄｅｖｉｃｅｓ　　Ｆａｂｒｉｃａｔｅ
ｄ　　。

ｎ　　Ｂｕｒｉｅｄ　　５ｉ０２　　Ｌａｙｅｒｓ　　
Ｆｏｒｍｅｄ　　ｂｙ　　Ｏｘｙｇｅｎ　　Ｉｍｐｌａ
ｎｔａｔｉｏｎ　　１ｎｔｏ　　５ｉｌｉｃｏｎ”にお
いて詳細に述べられている。

第３Ｃ図を参照して、単結晶シリコン層３０の表面上に
は、厚さ５００Ａの酸化膜２１が形成される。

第３Ｄ図に示すように、島状にエツチング加工されるこ
とにより、単結晶シリコン層３と酸化膜２１ａが形成さ
れる。

第３Ｅ図および第４Ａ図を参照して、単結晶シリコン層
３の側壁面が酸化されることにより、薄い絶縁膜４が形
成される。

第３Ｆ図に示すように、低圧の化学的気相薄膜成長法（
ＬＰＣＶＤ法）を用いて、多結晶シリコン層が膜厚２０
００〜３０００Ａで形成される。

ＬＰＣＶＤ法とは、膜形成法の一分類であり、低圧下で
膜形成を行なうものである。この膜形成法は、膜均一性
、生産性に優れる。その後、所望の導電型の不純物がこ
の多結晶シリコン層にドープされる。ここでは、ｎチャ
ネル型ＭＯ８電界効果トランジスタを形成するため、ｐ
型の不純物としてポルロンが高濃度で多結晶シリコン層
にドープされる。このようにして、ｐゝ多結晶シリコン
層５１が形成される。

反応性イオンエツチング（ＲＩ　Ｅ）法によってエッチ
バック技術を用いて、多結晶シリコン層５１が選択的に
除去され、第３Ｇ図に示されるように、単結晶シリコン
層３の側壁のみに、多結晶シリコン層５が残留する。酸
化膜２１ａがウェットエツチングによって除去°された
後、単結晶シリコン層３の全面上に酸化膜２２が膜厚１
００〜１５０Ａで形成される。このようにして、第３Ｈ
図および第４Ｂ図に示される構造が形成される。

第３１図に示すように、多結晶シリコン等からなるゲー
ト電極７が形成される。全面上にＣＶＤ法によってシリ
コン酸化膜２３が堆積される。

第３Ｊ図および第４Ｃ図を参照して、ＲＩＥ法を用いて
エッチバック技術により、シリコン酸化膜２３が選択的
に除去される。これにより、ゲート電極７の側壁のみに
シリコン酸化膜２３ａが形成される。

第３に図および第４Ｄ図を参照して、ゲート電極７を中
心としてドレイン領域側にレジスト２４がマスクとして
被せられる。

第３Ｌ図を参照して、レジスト２４をマスクとして、ソ
ース領域側の酸化膜２２がウェットエツチングによって
除去される。これと同時に、ソース領域側の絶縁膜４が
除去される。

第３Ｍ図に示すように、レジスト２４が除去された後、
ＣＶＤ法によってシリコンがごく薄い膜厚で成長させら
れる。これにより、絶縁膜４が除去された部分、すなわ
ち、ソース領域側の多結晶シリコン層５と単結晶シリコ
ン層３との間の空隙を埋込むように、薄いシリコン層２
５が全面上に形成される。

第３Ｎ図および第４Ｅ図を参照して、全面が酸化される
ことにより、ソース領域とゲート電極７とを接続するよ
うに形成されたシリコン層が酸化され、ゲート電極・ソ
ース領域間が分離される。

これと同時に、単結晶シリコン層３の側壁に形成された
多結晶シリコン層５の表面上にも酸化膜が形成される。

これにより、層間絶縁膜の一部となる酸化膜９１および
サイドウオール８が形成される。

その後、ｎ型の不純物がゲート電極７をマスクとして単
結晶シリコン層３に導入されることにより、第２図に示
されるようにソース領域３１とドレイン領域３２が形成
される。層間絶縁膜９が形成された後、コンタクトホー
ル１１および１２を介してアルミニウム配線層１０がソ
ース領域３１およびドレイン領域３２に接続される。

このようにして、この発明に従ったＳＯＩ−ＭＯＳトラ
ンジスタが完成する。

第５図は、この発明のＳＯＩ−ＭＯＳトランジスタから
構成されるＣＭＯＳインバータを示す部分平面図、第６
図は、第５図のＶＩ−ＶＩ線に沿う断面を示す部分断面
図である。これらの図を参照して、この発明に従ったＳ
ｏｌ−ＭＯＳ）ランジスタを用いて構成されるＣＭＯＳ
インバータｂ構造について説明する。

シリコン基板１の上には絶縁層２が形成されている。絶
縁層２の上には、ｎ型の単結晶シリコン層３ｎと、ｐ型
の単結晶シリコン層３ｐとが形成されている。単結晶シ
リコン層３ｎにはｐチャネルＭＯ３）ランジスタが形成
される。単結晶シリコン層３ｐにはｎチャネルＭｏｌラ
ンジスタが形成される。ｎ型の単結晶シリコン層３ｎに
は、ソース領域３１ｐ１ドレイン領域３２ｐ１チヤネル
領域３３ｎが形成される。ｐ型の単結晶シリコン層３ｐ
には、ソース領域３１ｎ１　ドレイン領域３２ｎおよび
チャネル領域３３ｐが形成される。

ｎチャネルＭＯＳトランジスタのドレイン領域３２ｐと
ｎチャネルＭＯ８）ランジスタのドレイン領域３２ｎと
は接触するように、２つの単結晶シリコン層３ｐと３ｎ
とが配置される。

この２つのドレイン領域３２ｐと３２ｎとは、シェアド
コンタクト１２ｓを介してアルミニウム配線層１０に接
続される。ソース領域３１ｐは、コンタクトホール１１
ｐを介してアルミニウム配線層１０に接続され、電源電
位に保持される。ソース領域３１ｎは、コンタクトホー
ルｌｌｎを介してアルミニウム配線層１０に接続され、
接地電位に保持される。チャネル領域３３ｎの上には、
ゲート酸化膜６を介してゲート電極７ｐが形成されてい
る。チャネル領域３３ｐの上には、ゲート酸化膜６を介
してゲート電極７ｎが形成されている。各アルミニウム
配線層の間には層間絶縁膜９が形成されている。

このとき、各単結晶シリコン層３ｎ、３ｐの周囲には、
多結晶シリコン層５ｎ、５ｐが形成されている。ｐチャ
ネルＭＯＳトランジスタが形成される単結晶シリコン層
３ｎの周囲には、ｎ型の不純物がドープされた多結晶シ
リコン層５ｎがその側壁面に形成される。一方、ｎチャ
ネルＭＯＳトランジスタが形成される単結晶シリコン層
３ｐの周囲には、ｐ型の不純物がドープされた多結晶シ
リコン層５ｐがその側壁面に形成される。各ソース領域
３１ｐ、３ｉｎを除く単結晶シリコン層３ｎｓ３ｐの側
壁面上には、薄い絶縁膜４が形成されている。

これらの互いに異なる導電型を有する多結晶シリコン層
５ｎおよび５ｐは、第３Ｆ図に示される工程においてノ
ンドープの多結晶シリコン層５１が形成された後、ｎ型
またはｐ型の不純物のドーピングは、マスクを用いたイ
オン注入により、それぞれの領域に行なわれる。このド
ーピングにおいて、ｐチャネルＭＯ８）ランジスタとｎ
チャネルＭＯＳトランジスタの２つのドレイン領域３２
ｐと３２ｎとが接する箇所は厳密に、ｎ型とｐ型との領
域に分離される必要はない。この多結晶シリコン層５ｎ
と５ｐとが、それぞれ区別されたｎ型とｐ型との導電型
式を有する必要があるのは、ソース領域３１ｐ、３１ｎ
とチャネル領域３３ｎ。

３３ｐの側壁面に形成される多結晶シリコン層である。

そのため、上記のように、２つのドレイン領域が接触す
る箇所においてｎ型とｐ型との領域が分離されなくても
よい。言換えれば、この２つのドレイン領域が接触する
箇所において、ｎ型またはｐ型の不純物のイオン注入時
におけるマスク合わせのマージン領域が確保され得る。

このようにして、この発明に従ったＳｏｌ−ＭＯＳトラ
ンジスタはＣＭＯＳインバータに適用され得る。

また、この発明にしたがったＳｏｌ−ＭＯＳ）ランジス
タは、スタティックランダムアクセスメモリ（ＳＲＡＭ
）を構成するＣＭＯＳインバータにも適用され得る。第
１８図を参照して、１つのメモリセルにおいて一点鎖線
で囲まれた２つのｎチャネルＭＯＳトランジスタに本発
明のＳＯｔ−ＭＯＳトランジスタが用いられる。

［発明の効果］ 以上のように、この発明によれば、寄生ＭＯＳトランジ
スタによる側壁リーク電流を低減することが可能なＳＯ
Ｉ−ＭＯＳ）ランジスタを得ることができる。また、ソ
ース領域端部近傍の電位障壁を安定させ、かつ基板領域
の電位を安定させることができるので、ソース・ドレイ
ン間耐圧の低下を防止することが可能なＳＯＩ−ＭＯ８
ｈランジスタを備えた半導体装置を提供することができ
る。したがって、ＳＯＩ−ＭＯＳ）ランジスタの電気的
な特性が極めて安定する。

【図面の簡単な説明】

第１図は、この発明に従ったＳＯＩ−ＭＯＳトランジス
タの平面的な配置を示す平面図である。 第２Ａ図は、第１図におけるｎＡ−ｎＡ線の断面図であ
る。 第２Ｂ図は、第１図におけるｎＢ−ｎＢ線の断面図であ
る。 第２Ｃ図は、本発明にしたがって寄生ＭＯＳトランジス
タがカヅトフされることを示す等価回路図である。 第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図、
第３Ｆ図、第３Ｇ図、第３Ｈ図、第３１図、第３Ｊ図、
第３に図、第３Ｌ図、第３Ｍ図、第３Ｎ図は、この発明
に従ったＳｏ　ｒ−ＭＯＳ　トランジスタの製造方法を
工程順に示す部分断面図である。 第４Ａ図は、第３Ｅ図に対応する平面図である。 第４Ｂ図は、第３Ｈ図に対応する平面図である。 第４Ｃ図は、第３Ｊ図に対応する平面図である。 第４Ｄ図は、第３に図に対応する平面図である。 第４Ｅ図は、第３Ｎ図に対応する平面図である。 第５図は、この発明に従ったＳＯＩ−ＭＯＳ）ランジス
タから構成されるＣＭＯＳインバータの平面的な配置を
示す部分平面図である。 第６図は、第５図のＶｌ−Ｖｌ線における部分断面図で
ある。 第７図は、従来のＳＯｒ−ＭＯ８ｈランジスタを示す部
分断面図である。 第８図は、従来のＬＯＣＯ３法を用いて素子分離された
ＳＯＩ−ＭＯＳトランジスタを示す部分断面図である。 第９図は、従来のメサ分離法を用いて素子分離されたＳ
ｏｌ−ＭＯＳトランジスタを示す部分断面図である。 第１０図は、第９図に示されたＳＯＩ−ＭＯＳトランジ
スタのチャネル幅に沿う断面を示す部分断面図である。 第１１図は、従来のＳＯＩ−ＭＯ８ｈランジスタのドレ
イン電流−ゲート電圧特性を示すグラフである。 第１２図は、従来の改善されたＳｏｌ−ＭＯＳトランジ
スタを示す部分平面図である。 第１３図は、第１２図のｘｍ−ｘｍ線における部分断面
図である。 第１４図は、従来のもう１つの改善された５０１−ＭＯ
Ｓ）ランジスタを示す部分平面図である。 第１５図は、第１４図のｘｖ−ｘｖ線における部分断面
図である。 第１６図は、第１４図のＸＶＩ−ＸＶＩ線における部分
断面図である。 第１７図は、従来のＳｏｌ−ＭＯＳトランジスタにおい
てインパクトイオン化によってトラ、ンジスタが破壊さ
れるメカニズムを模式的に示す断面図である。 第１８図は、本発明にしたがったＳｏｌ−ＭＯＳトラン
ジスタが適用され得るスタティックランダムアクセスメ
モリセルを示す等価回路図である。 図において、２は絶縁層、３は単結晶シリコン層、４は
絶縁膜、５はｐ０多結晶シリコン層、７はゲート電極、
３１はソース領域、３２はドレイン領域、３３はチャネ
ル領域である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）絶縁基板上に形成された半導体層内にソース、ド
   レインおよびチャネル領域を有する電界効果型トランジ
   スタを備えた半導体装置であって、 主表面を有する絶縁基板と、 前記絶縁基板の主表面上に形成され、主表面と側壁とを
   有し、その周囲から分離された第１導電型の島状半導体
   層と、 前記島状半導体層の主表面の一部をチャネル面とするチ
   ャネル領域を規定するように、前記島状半導体層内に互
   いに間隔を隔てて形成された第２導電型のソースおよび
   ドレイン領域と、 前記チャネル面の上に絶縁膜を介して形成されたゲート
   電極と、 前記ソース領域以外の前記島状半導体層の領域の側壁の
   上に形成された側壁絶縁膜と、 前記ソース領域に対応する前記島状半導体層の側壁の上
   および前記側壁絶縁膜の上に形成された第１導電型の半
   導体側壁層とを備え、 前記ソース領域と前記半導体側壁層とは同一の電位に保
   たれている、電界効果型トランジスタを備えた半導体装
   置。
2. （２）絶縁基板上に形成された半導体層内にソース、ド
   レインおよびチャネル領域を有する電界効果型トランジ
   スタを備えた半導体装置の製造方法であつて、 絶縁基板の主表面上に、主表面と側壁とを有し、その周
   囲から分離された第１導電型の島状半導体層を形成する
   工程と、 前記島状半導体層の主表面上にゲート絶縁膜、前記島状
   半導体層の側壁の上に側壁絶縁膜を形成する工程と、 前記側壁絶縁膜の上に第１導電型の側壁半導体層を形成
   する工程と、 前記島状半導体層内に１対の領域がそれを挾んで互いに
   間隔を隔てて形成されるように、前記ゲート絶縁膜の上
   にゲート電極を形成する工程と、前記１対の領域の一方
   に対応する前記島状半導体層の側壁と前記側壁半導体層
   との間に存在する前記側壁絶縁膜を選択的に除去する工
   程と、前記一方の領域に対応する前記島状半導体層の側
   壁と前記側壁半導体層との間を充填し、その両者を接続
   するように半導体層を形成する工程と、前記ゲート電極
   をマスクとして用いて、前記島状半導体層に第２導電型
   の不純物を選択的にドープすることにより、前記一方の
   領域にソース領域と前記他方の領域にドレイン領域とを
   形成する工程とを備えた、半導体装置の製造方法。