WO2011124000A1 - 半导体器件及其制作方法 - Google Patents

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WO2011124000A1
WO2011124000A1 PCT/CN2010/001418 CN2010001418W WO2011124000A1 WO 2011124000 A1 WO2011124000 A1 WO 2011124000A1 CN 2010001418 W CN2010001418 W CN 2010001418W WO 2011124000 A1 WO2011124000 A1 WO 2011124000A1
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gate
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semiconductor substrate
highly doped
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骆志炯
朱慧珑
尹海洲
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中国科学院微电子研究所
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to the field of semiconductors, and more particularly to a semiconductor device capable of improving subthreshold swing and a method of fabricating the same. Background technique
  • the transistor subthreshold state is an important mode of operation for MOSFETs (Metal Oxide Semiconductor Field Effect Transistors). This is an operating state in which the gate voltage Vgs of the MOSFET is below the threshold voltage VT without the occurrence of a conductive channel. There is still a small current flowing through the device, which is called the subthreshold current. Although the subthreshold current is small, it is well controlled by the gate voltage. Therefore, sub-threshold MOSFETs are advantageous in low-voltage, low-power applications, especially in large-scale integrated circuit applications such as logic switches and memories.
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • the S value does not become smaller as the size of the MOSFET device shrinks, which severely affects the threshold voltage of the MOSFET device and thus the extent to which the supply voltage can be reduced.
  • S subthreshold swing
  • a semiconductor device comprising: a semiconductor substrate of a first conductivity type; a gate electrode formed on a semiconductor substrate; and a high formed in a semiconductor substrate on both sides of the gate electrode, respectively a doped region of a first conductivity type and a region of a highly doped second conductivity type, wherein the second impurity is highly conductive
  • the type of region is separated from the semiconductor substrate by a dielectric layer at the end of the gate side.
  • the first conductivity type may be a P type
  • the second conductivity type may be an N type
  • the first conductivity type is an N type
  • the second conductivity type is a P type
  • the gate electrode may include: a gate insulating layer formed on the semiconductor substrate; and a highly doped second conductivity type gate body formed over the gate insulating layer.
  • the highly doped second conductivity type region may be formed of a near second conductivity type metal material.
  • the dielectric layer comprises an oxide film or a nitride film having a thickness of less than 50 ⁇ .
  • a method of fabricating a semiconductor device comprising: providing a semiconductor substrate of a first conductivity type; forming a gate on the semiconductor substrate; and a semiconductor substrate on a first side of the gate Forming a highly doped region of the first conductivity type; and forming a highly doped region of the second conductivity type in the semiconductor substrate of the second side opposite the first side of the gate, wherein high doping is formed Before the region of the second conductivity type, a dielectric layer is formed at the end of the highly doped second conductivity type region to be formed near the gate side.
  • the first conductivity type may be a P type
  • the second conductivity type may be an N type
  • the first conductivity type is an N type
  • the second conductivity type is a P type
  • forming the gate electrode may include: forming a gate insulating layer on the semiconductor substrate; and forming a highly doped second conductivity type gate body over the gate insulating layer.
  • forming the highly doped region of the first conductivity type may include: forming a cladding on the semiconductor substrate on the second side of the gate; forming a highly doped first conductive on the first side of the gate Type of area; and removal of the coating.
  • forming the dielectric layer and forming the highly doped second conductivity type region may include: forming a protective layer on the semiconductor substrate on the first side of the gate; and selectively etching on the second side of the gate a semiconductor substrate, forming a recessed region; forming a dielectric layer on a side of the recessed region adjacent to the gate; forming a highly doped region of the second conductivity type in the recessed region; and removing the protective layer.
  • the dielectric layer comprises an oxide film or a nitride film having a thickness of less than 50A.
  • forming a highly doped region of the second conductivity type in the recessed region may include: epitaxially growing Si or SiGe on the semiconductor substrate in the recessed region, the Si or SiGe being highly doped to be Two conductivity types.
  • forming the highly doped region of the second conductivity type in the recessed region may include: depositing Si on the semiconductor substrate in the recessed region, the Si being highly doped to the second conductivity type.
  • forming the highly doped region of the second conductivity type in the recessed region comprises: depositing a second conductive type metal material on the semiconductor substrate in the recessed region.
  • the switching speed can be made relatively high, and S ⁇ 60 mV/decade can be realized at room temperature.
  • FIG. 1 to 6 are views showing steps in a flow of fabricating a semiconductor device in accordance with an embodiment of the present invention
  • FIG. 7 is a view showing a configuration of a semiconductor device according to an embodiment of the present invention
  • FIG. 8(a) and (b) are diagrams showing the operation of a semiconductor device in accordance with an embodiment of the present invention. detailed description
  • FIG. 1 A schematic diagram of a layer structure in accordance with an embodiment of the present invention is shown in the accompanying drawings.
  • the figures are not drawn to scale, and some details are exaggerated for clarity and some details may be omitted.
  • the various regions, the shapes of the layers, and the relative sizes and positional relationships between the figures are merely exemplary, and may vary in practice due to manufacturing tolerances or technical limitations, and those skilled in the art will It is desirable to additionally design regions/layers having different shapes, sizes, relative positions.
  • FIG. 1 to 6 are views showing steps in a flow of fabricating a semiconductor device in accordance with an embodiment of the present invention.
  • the respective steps according to the embodiments of the present invention and the semiconductor device thus obtained will be described in detail with reference to the accompanying drawings.
  • the gate insulating layer 1003 includes, for example, SiO 2
  • the gate body 1004 includes, for example, polysilicon
  • the hard mask layer 1005 and the gate spacer 1006 include, for example, nitride SiN x .
  • the gate body 1004 may be a highly doped second conductivity type (here, N-type) polysilicon.
  • the term "highly doped" means that the doping concentration is higher than the doping concentration of the semiconductor substrate 1001. For example, a doping concentration of 10 2 Q cm ⁇ 3 or more may be referred to as high doping.
  • shallow trench isolation (STI) 1002 may also be formed in the semiconductor substrate 1001 to enhance isolation between the devices.
  • STI shallow trench isolation
  • a cladding layer 1007 is formed on the semiconductor substrate 1001 on which the gate stacked structure is formed, and the cladding layer 1007 is patterned so as to cover one side region of the gate stack ( The right area in the figure).
  • the cladding layer 1007 can be formed, for example, directly from a photoresist, and the photoresist is left in the right side region of the gate stack by exposure, development, and the like.
  • the cladding layer 1007 can also be a separate layer formed of additional material that is patterned by photolithography such that the layer remains in the right region of the gate stack. It is shown in Fig. 2 that a portion of the cladding layer 1007 remains on the gate stack, but this is not required; the cladding layer 1007 only needs to cover the right side region of the gate stack.
  • a highly doped first conductivity type (P+) region 1008 is formed in the other side region (the left region in the drawing) of the gate stack. This can be achieved, for example, by ion implantation (e.g., implantation of boron B). Since the right side region is covered by the cladding layer 1007, ion implantation does not affect the right side region.
  • the cladding 1007 is removed.
  • a protective layer 1009 is formed on the semiconductor substrate, and the layer is patterned such that it remains on the left side region of the gate stack.
  • the protective layer 1009 is, for example, a nitride (SiN x ). It is shown in Figure 3 that a portion of the protective layer 1009 remains on the gate stack, but this is not required; the protective layer 1009 only needs to cover the left side region of the gate stack.
  • the semiconductor substrate 1001 is etched by selective etching in the right side region of the gate stack to form a recessed region 1010.
  • an etchant capable of selectively etching a semiconductor substrate material (such as Si) and a nitride, an oxide (STI 1002, a hard mask 1005, a gate spacer 1006, and a protective layer 1009) may be selected. This etching is performed. Alternatively, the etching can be performed by RIE (Reactive Ion Etching).
  • an ultra-thin dielectric layer 1011 is formed on the semiconductor substrate in the recessed region 1010.
  • the dielectric layer 1011 has a thickness of less than 50A.
  • the dielectric layer 1011 may be an oxide film, which may be formed, for example, by thermal oxidation of a semiconductor substrate, or may also be formed by deposition. Alternatively, the dielectric layer 1011 may also be a nitride film, such as formed by deposition.
  • the formed dielectric layer 1011 is patterned to remove a portion of the dielectric layer 1011 away from the gate stack side, thereby exposing the semiconductor substrate 1001.
  • the resulting dielectric layer 101 ⁇ can ensure a subsequently formed N+ junction (see 1012 in Figures 6, 7).
  • the doping concentration has a steep distribution characteristic.
  • a highly doped second conductivity type (here, N-type) region 1012 is formed in the recessed region 1010.
  • This region 1012 can be formed, for example, by epitaxially growing Si or SiGe on the semiconductor substrate 1001, and the grown Si or SiGe is highly doped to the second conductivity type (here, N-type).
  • This doping can be achieved by ion implantation after epitaxial growth, or by in-situ doping during epitaxial growth.
  • Si may be deposited, which is highly doped to a second conductivity type (here, N-type), and doping is formed, for example, by ion implantation or in-situ doping.
  • region 1012 can be formed by depositing a near second conductivity type (here, N-type) metal.
  • N-type metal means a metal whose Fermi level is close to the Fermi level of the highly doped second conductivity type semiconductor material.
  • the metal may include Ni, Ti, or the like.
  • the semiconductor device 100 includes: a semiconductor substrate 1001 of a first conductivity type; a gate electrode (1003, 1004, 1005, 1006) formed on a semiconductor substrate; a high doping formed in a semiconductor substrate on both sides of the gate electrode, respectively a region 1008 of a first conductivity type of doping and a region 1012 of a second conductivity type of high doping (eg, a source is formed in the region 1008, and a drain is formed in the region 1012), wherein the highly doped second conductivity type
  • the region 1012 is separated from the semiconductor substrate by a dielectric layer 101 at the end on the gate side.
  • the semiconductor device operates mainly based on quantum tunneling effects.
  • An energy band diagram of the semiconductor device is schematically shown in FIG. 8, wherein (a) shows the band structure when no gate bias is applied, and (b) shows when a negative bias is applied to the gate.
  • E ep denotes the conduction band of the P+ junction
  • E vp denotes the valence band of the P+ junction
  • ⁇ ⁇ denotes the valence band of the ⁇ junction
  • E fp denotes the Fermi level of the ⁇ + junction
  • E np represents the Fermi level of the N+ junction.
  • the semiconductor device In the semiconductor device, its conduction is based on the control of tunneling between the bands under a negative gate bias. Since the interaction between the electron and the barrier is very short, the transit time of the device is shorter than that of the conventional MOS device. Therefore, the switching speed can be quite fast, so that a semiconductor device with S ⁇ 60 mV/decade at room temperature can be realized.
  • the region 1012 is provided with a dielectric layer 1011' at the end on the gate side. This ensures a steep doping concentration profile along the direction of the PN junction in this region. The steep doping concentration distribution helps to form a narrow barrier, which facilitates the formation of tunneling current.
  • the cladding layer 1007 and the protective layer 1009 are respectively formed. Their purpose is to enable separate processing of the two sides of the gate to form a P+ junction and an N+ junction, respectively, but this is not essential to the practice of the invention. Those skilled in the art are fully aware of other ways to achieve separate processing of the substrate regions on both sides of the gate.
  • the description will be made in the case where the first conductivity type is P type and the second conductivity type is N type.
  • the present invention is not limited thereto, and the first conductivity type is N type and the second conductivity type is P type.
  • the highly doped first conductivity type region 1008 is first formed, and then the highly doped second conductivity type region 1012 is formed.
  • the order of formation between them is not limited to this. It is also possible to first form a highly doped second conductivity type region 1012 and then form a highly doped first conductivity type region 1008.

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Description

半导体器件及其制作方法
技术领域
本发明涉及半导体领域， 更具体地， 涉及一种能够改进亚阈摆幅的半导体器件及 其制作方法。 背景技术
晶体管亚阈状态是 MOSFET (金属氧化物半导体场效应晶体管）的一种重要工作 模式。这是 MOSFET的栅极电压 Vgs处于阈值电压 VT之下，又没有出现导电沟道的 一种工作状态。 这时还是有一股较小的电流通过器件， 该电流即称为亚阈电流。 亚阈 电流虽然较小， 但是却能很好地受到栅极电压的控制。 所以亚阈状态的 MOSFET在 低电压、 低功耗应用时很有利， 特别是在逻辑开关和存储器等大规模集成电路应用中 非常受到人们的重视。
亚阈值摆幅 （subthreshold swing), 又称为 S因子， 是 MOSFET在亚阈状态工作 时、 用作为逻辑开关时的一个重要参数。 它定义为： S = dVgs/d(log10 Id), 单位是 [mV/decade]。S在数值上等于为使漏极电流 Id变化一个数量级时所需要的栅极电压增 量 A Vgs， 表示着 Id- Vgs关系曲线的上升率。 S值与器件结构和温度等有关。 室温下 S的理论最小值为 60 mV/decade。
但是， S 值并不会随着 MOSFET 器件尺寸缩小而同步变小， 这严重影响了 MOSFET器件的阈值电压以及因此影响供电电压能够减小的程度。
有鉴于此， 需要提供一种新颖的半导体器件及其制作方法， 以实现更为陡峭的开 关性能 （例如， 室温下 S<60 mV/decade)。 发明内容
本发明的目的在于提供一种包括能够改进亚阈摆幅 （S ) 的半导体器件及其制作 方法， 特别是使得室温下 S值能够小于 60 mV/decade， 以提供更佳的开关性能。
根据本发明的一个方面， 提供了一种半导体器件， 包括： 第一导电类型的半导体 衬底； 在半导体衬底上形成的栅极； 以及分别在栅极两侧的半导体衬底中形成的高掺 杂的第一导电类型的区域和高掺杂的第二导电类型的区域， 其中， 高惨杂的第二导电 类型的区域在栅极一侧的端部通过介质层与半导体衬底隔开。
优选地， 第一导电类型可以为 P型， 第二导电类型可以为 N型； 或者所述第一导 电类型为 N型， 第二导电类型为 P型。
优选地， 栅极可以包括： 在半导体衬底上形成的栅极绝缘层； 以及在栅极绝缘层 之上形成的高掺杂的第二导电类型的栅极主体。
优选地， 高掺杂的第二导电类型的区域可以由近第二导电类型金属材料形成。 优选地， 介质层包 ¾氧化物膜或氮化物膜， 其厚度小于 50A。
根据本发明的另一方面， 提供了一种制作半导体器件的方法， 包括： 提供第一导 电类型的半导体衬底； 在半导体衬底上形成栅极； 在栅极的第一侧的半导体衬底中形 成高掺杂的第一导电类型的区域； 以及在栅极与第一侧相对的第二侧的半导体衬底中 形成高掺杂的第二导电类型的区域，其中，在形成高掺杂的第二导电类型的区域之前， 在将要形成的该高掺杂的第二导电类型的区域靠近栅极一侧的端部处， 形成介质层。
优选地， 第一导电类型可以为 P型， 第二导电类型可以为 N型； 或者所述第一导 电类型为 N型， 第二导电类型为 P型。
优选地， 形成栅极可以包括： 在半导体衬底上形成栅极绝缘层； 以及在栅极绝缘 层之上形成高掺杂的第二导电类型的栅极主体。
优选地， 形成高掺杂的第一导电类型的区域可以包括： 在栅极的第二侧， 在半导 体衬底上形成覆层； 在栅极的第一侧， 形成高掺杂的第一导电类型的区域； 以及去除 覆层。
优选地， 形成介质层以及形成高掺杂的第二导电类型的区域可以包括： 在栅极的 第一侧， 在半导体衬底上形成保护层； 在栅极的第二侧， 选择性刻蚀半导体衬底， 形 成凹入区域； 在凹入区域靠近栅极一侧形成介质层； 在凹入区域中形成高掺杂的第二 导电类型的区域； 以及去除保护层。
优选地， 所述介质层包括氧化物膜或氮化物膜， 其厚度小于 50A。
优选地， 在凹入区域中形成高掺杂的第二导电类型的区域可以包括： 在凹入区域 中， 在半导体衬底上外延生长 Si或 SiGe, 所述 Si或 SiGe被高掺杂为第二导电类型。
优选地， 在凹入区域中形成高掺杂的第二导电类型的区域可以包括： 在凹入区域 中， 在半导体衬底上沉积 Si， 所述 Si被高掺杂为第二导电类型。
优选地， 在凹入区域中形成高掺杂的第二导电类型的区域包括： 在凹入区域中， 在半导体衬底上沉积近第二导电类型金属材料。 在本发明的半导体器件中， 由于基于量子隧穿效应来工作， 从而开关速度可以相 当高， 可以在室温下实现 S<60 mV/decade。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征和 有点将更为清楚， 在附图中：
图 1〜6示出了根据本发明实施例制作半导体器件的流程中各步骤的视图； 以及 图 7示出了根据本发明实施例的半导体器件的结构示意图； 以及
图 8 (a) 和 （b) 示出了根据本发明实施例的半导体器件的工作原理示意图。 具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 和技术的描述， 以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。 这些图并非是按比例绘制 的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些细节。 图中所示出 的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示例性的， 实际中可 能由于制造公差或技术限制而有所偏差， 并且本领域技术人员根据实际所需可以另外 设计具有不同形状、 大小、 相对位置的区域 /层。
图 1〜6示出了根据本发明实施例制作半导体器件的流程中各步骤的视图。 以下， 将参照这些附图来对根据本发明实施例的各个步骤以及由此得到的半导体器件予以 详细说明。
首先， 如图 1所示， 提供一第一导电类型 （在此， 为 P型） 半导体衬底 1001， 例如 Si衬底。 并且， 在该半导体衬底 1001上形成晶体管的栅极叠层结构。 具体地， 该栅极 叠层例如包括依次形成的栅极绝缘层 1003、 栅极主体 1004、 硬掩模层 1005， 以及在它 们两侧形成的栅极侧墙 1006。 其中， 栅极绝缘层 1003例如包括 Si02， 栅极主体 1004例 如包括多晶硅， 硬掩模层 1005以及栅极侧墙 1006例如包括氮化物 SiNx。 优选地， 栅极 主体 1004可以是高掺杂的第二导电类型 （在此， 为 N型） 的多晶硅。
本领域普通技术人员可以设想多种工艺来在半导体衬底上制作这种栅极叠层结 构。 由于这种栅极叠层结构本身与本发明的主旨并无直接关联， 在此不再赘述。 这里需要指出的是， 在本申请中， 所谓 "高掺杂"是指掺杂浓度相对于半导体衬 底 1001的掺杂浓度要高。 例如， 在此掺杂浓度在 102Qcm—3以上可以称作高掺杂。
优选地， 在半导体衬底 1001中还可以形成浅沟槽隔离 （STI) 1002, 以增强器件 之间的隔离。
然后， 如图 2所示， 在上述形成有栅极叠层结构的半导体衬底 1001上形成一覆层 1007， 并对该覆层 1007进行构图， 使其覆盖栅极叠层的一侧区域 （图中右侧区域）。 该覆层 1007例如可以直接由光刻胶形成， 通过曝光、 显影等步骤使得光刻胶留在栅极 叠层的右侧区域。 当然， 该覆层 1007也可以是由另外的材料形成的单独层， 通过利用 光刻对该层进行构图， 从而使得该层留在栅极叠层的右侧区域。 在图 2中示出了覆层 1007的一部分留在栅极叠层之上， 但是这并不是必须的； 该覆层 1007只需覆盖栅极叠 层的右侧区域即可。
在由覆层 1007覆盖住栅极叠层的右侧区域之后， 在栅极叠层的另一侧区域 （图中 左侧区域） 中形成高掺杂的第一导电类型 （P+) 区域 1008。 这例如可以通过离子注入 (例如， 注入硼 B ) 来实现。 由于右侧区域被覆层 1007所覆盖， 因此离子注入不会影 响右侧区域。
在形成了区域 1008之后， 去除覆层 1007。
接着， 如图 3所示， 在半导体衬底上形成一保护层 1009， 并对该层进行构图使得 其留在栅极叠层的左侧区域上。 该保护层 1009例如是氮化物 （SiNx)。 在图 3中示出了 保护层 1009的一部分留在栅极叠层之上， 但是这并不是必须的； 该保护层 1009只需覆 盖栅极叠层的左侧区域即可。
此时， 在栅极叠层的右侧区域， 通过选择性刻蚀， 来对半导体衬底 1001进行刻蚀， 以形成一凹入区域 1010。 例如， 可以选择对半导体衬底材料 （如 Si) 与氮化物、 氧化 物 （STI 1002、 硬掩模 1005、 栅极侧墙 1006、 保护层 1009) 有选择性刻蚀作用的刻蚀 剂， 来实施该刻蚀。 或者也可以通过 RIE (反应离子刻蚀） 来实施该刻蚀。
随后， 如图 4所示， 在凹入区域 1010中在半导体衬底上形成一超薄介质层 1011。 在此， 优选地， 该介质层 1011的厚度小于 50A。 该介质层 1011可以是氧化膜， 例如可 以通过对半导体衬底进行热氧化来形成， 或者也可以通过沉积来形成。 可选地， 该介 质层 1011也可以是氮化物膜， 例如通过沉积来形成。 接下来， 如图 5所示， 对所形成 的介质层 1011进行构图， 以去除该介质层 1011远离栅极叠层侧的部分， 从而露出半导 体衬底 1001。最终留下的介质层 101Γ可以确保随后形成的 N+结（参见附图 6、 7中 1012) 的掺杂浓度具有陡峭的分布特性。
然后， 如图 6所示， 在凹入区域 1010中形成高掺杂的第二导电类型（在此， 为 N型） 区域 1012。 该区域 1012例如可以通过在半导体衬底 1001上外延生长 Si或 SiGe来形成， 所生长的 Si或 SiGe被高掺杂为第二导电类型 （在此， 为 N型）。 这种掺杂可以在外延生 长之后通过离子注入来实现， 或者也可以在外延生长过程中通过原位掺杂来实现。 可 选地， 可以沉积 Si， 该 Si被高掺杂为第二导电类型 （在此， 为 N型）， 掺杂例如通过离 子注入或原位掺杂形成。
可选地， 可以通过沉积近第二导电类型 （在此， 为 N型） 金属来形成区域 1012。 所谓 "近第二导电类型金属"是指费米能级与高掺杂的第二导电类型半导体材料的费 米能级相接近的金属。 例如， 在第二导电类型为 N型的情况下， 这种金属可以包括 Ni、 Ti等。
之后， 如图 7所示， 去除保护层 1009， 就得到根据本发明实施例的最终半导体器 件结构。 该半导体器件 100包括： 第一导电类型的半导体衬底 1001 ; 在半导体衬底上 形成的栅极 （1003， 1004, 1005， 1006)； 分别在栅极两侧的半导体衬底中形成的高 掺杂的第一导电类型的区域 1008和高掺杂的第二导电类型的区域 1012 (例如， 在此区 域 1008形成源极， 区域 1012形成漏极）， 其中， 高掺杂的第二导电类型的区域 1012在 栅极一侧的端部通过介质层 101 Γ与半导体衬底隔开。
该半导体器件主要是基于量子隧穿效应来工作的。 图 8中示意性示出了该半导体 器件的能带图， 其中 （a) 示出了未施加栅极偏置时的能带结构， （b) 示出了在栅极 施加负偏置时的能带结构。 其中， Eep表示 P+结的导带， Evp表示 P+结的价带， „表示 Ν+结的导带， Ενη表示 Ν÷结的价带， Efp表示 Ρ+结的费米能级， Enp表示 N+结的费米能级。 可以看到， 在负的栅极偏压下， 由于隧穿量子效应， 电子将穿过变细的势垒而形成隧 穿电流。 该隧穿电流受到栅极电压的调制， 从而该半导体器件表现为三端子器件。
在该半导体器件中， 其导通与否基于负栅极偏压下对带间隧穿的控制。 由于电子 与势垒的相互作用非常短，从而该器件的渡越时间相对于常规 MOS器件的渡越时间要 短。因此其开关速度可以相当快，从而可以实现室温下 S<60 mV/decade的半导体器件。
这里， 区域 1012在栅极一侧的端部设有介质层 1011'。 这保证了该区域中沿着 PN 结的方向具有陡峭的掺杂浓度分布。 陡峭的掺杂浓度分布有助于形成窄的势垒， 从而 有利于隧穿电流的形成。
这里需要指出的是， 在以上描述的方法中， 分别形成了覆层 1007和保护层 1009。 它们的目的在于使得能够分别对栅极两侧进行处理从而分别形成 P+结和 N+结， 但是这 对于本发明的实施并非是必要的。 本领域技术人员完全可以想到其他方式来实现对栅 极两侧的衬底区域进行分别处理的目的。
在以上的描述中， 在第一导电类型为 P型、第二导电类型为 N型的情况下来进行描 述。 但是， 本发明不限于此， 也可以是第一导电类型为 N型、 第二导电类型为 P型。
此外， 在以上的描述中， 首先形成了高掺杂的第一导电类型的区域 1008， 然后再 形成高掺杂的第二导电类型的区域 1012。 但是它们之间的形成顺序并不局限于此。 也 可以先形成高掺杂的第二导电类型的区域 1012， 然后再形成高掺杂的第一导电类型的 区域 1008。
在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说明。 但 是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法 并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。 但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替换和修改， 这些替换和 修改都应落在本发明的范围之内。

Claims

权 利 要 求
1 . 一种半导体器件 （100)， 包括- 第一导电类型的半导体衬底 （1001 );
在半导体衬底 （1001 ) 上形成的栅极； 以及
分别在栅极两侧的半导体衬底 （1001 ) 中形成的高掺杂的第一导电类型的区域 ( 1008) 和高掺杂的第二导电类型的区域 （1012)，
其中，高掺杂的第二导电类型的区域（1012)在栅极一侧的端部通过介质层（1011') 与半导体衬底 （1001 ) 隔开。
2. 根据权利要求 1所述的半导体器件， 其中， 所述第一导电类型为 P型， 第二 导电类型为 N型； 或者所述第一导电类型为 N型， 第二导电类型为 P型。
3. 根据权利要求 1所述的半导体器件， 其中， 栅极包括：
在半导体衬底 （1001 ) 上形成的栅极绝缘层 （1003 ); 以及
在栅极绝缘层 （1003 ) 之上形成的高掺杂的第二导电类型的栅极主体 （1004)。
4. 根据权利要求 1 所述的半导体器件， 其中， 所述高掺杂的第二导电类型的区 域 （1012) 由近第二导电类型金属材料形成。
5. 根据权利要求 1所述的半导体器件， 其中， 所述介质层 （1011') 包括氧化物 膜或氮化物膜， 其厚度小于 50A。
6. 一种制作半导体器件 （100) 的方法， 包括- 提供第一导电类型的半导体衬底 （1001 );
在半导体衬底 （1001 ) 上形成栅极；
在栅极的第一侧的半导体衬底中形成高掺杂的第一导电类型的区域 （1008 ); 以 及
在栅极与第一侧相对的第二侧的半导体衬底中形成高掺杂的第二导电类型的区 域 （1012)，
其中， 在形成高掺杂的第二导电类型的区域 （1012) 之前， 在将要形成的该高掺 杂的第二导电类型的区域 （1012) 靠近栅极一侧的端部处， 形成介质层 （1011')。
7. 根据权利要求 6所述的方法， 其中， 所述第一导电类型为 P型， 第二导电类 型为 N型； 或者所述第一导电类型为 N型， 第二导电类型为 P型。
8. 根据权利要求 6所述的方法， 其中， 形成栅极包括：
在半导体衬底 （1001 ) 上形成栅极绝缘层 （1003 ); 以及
在栅极绝缘层 （1003 ) 之上形成高掺杂的第二导电类型的栅极主体 （1004)。
9.根据权利要求 6所述的方法，其中，形成高掺杂的第一导电类型的区域（1008) 包括：
在栅极的第二侧， 在半导体衬底 （1001 ) 上形成覆层 （1007);
在栅极的第一侧， 形成高掺杂的第一导电类型的区域 （1008); 以及
去除覆层 ( 1007)。
10. 根据权利要求 6所述的方法， 其中， 形成介质层 （101Γ) 以及形成高掺杂的 第二导电类型的区域 （1012) 包括：
在栅极的第一侧， 在半导体衬底 （1001 ) 上形成保护层 （1009);
在栅极的第二侧， 选择性刻蚀半导体衬底 （1001 )， 形成凹入区域 （1010);
在凹入区域 （1010) 靠近栅极一侧形成介质层 （101Γ);
在凹入区域 （1010) 中形成高掺杂的第二导电类型的区域 （1012); 以及 去除保护层 （1009)。
11. 根据权利要求 10所述的方法， 其中， 所述介质层 （101 Γ) 包括氧化物膜或 氮化物膜， 其厚度小于 50A。
12. 根据权利要求 10所述的方法， 其中， 在凹入区域 （1010) 中形成高掺杂的 第二导电类型的区域 （1012) 包括- 在凹入区域 （1010) 中， 在半导体衬底上外延生长 Si或 SiGe， 所述 Si或 SiGe 被高掺杂为第二导电类型。
13. 根据权利要求 10所述的方法， 其中， 在凹入区域 （1010) 中形成高掺杂的 第二导电类型的区域 （1012) 包括：
在凹入区域（1010)中， 在半导体衬底上沉积 Si, 所述 Si被高掺杂为第二导电类 型。
14. 根据权利要求 10所述的方法， 其中， 在凹入区域 （1010) 中形成高惨杂的 第二导电类型的区域 （1012) 包括：
在凹入区域 （1010) 中， 在半导体衬底上沉积近第二导电类型金属材料。
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