JP6123941B1 - 縦型半導体装置およびその製造方法 - Google Patents

縦型半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6123941B1
JP6123941B1 JP2016195648A JP2016195648A JP6123941B1 JP 6123941 B1 JP6123941 B1 JP 6123941B1 JP 2016195648 A JP2016195648 A JP 2016195648A JP 2016195648 A JP2016195648 A JP 2016195648A JP 6123941 B1 JP6123941 B1 JP 6123941B1
Authority
JP
Japan
Prior art keywords
type
semiconductor layer
type semiconductor
layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016195648A
Other languages
English (en)
Other versions
JP2018060855A (ja
Inventor
松山　秀昭
秀昭 松山
信也 高島
信也 高島
上野　勝典
勝典 上野
拓朗 稲本
拓朗 稲本
江戸　雅晴
雅晴 江戸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2016195648A priority Critical patent/JP6123941B1/ja
Application granted granted Critical
Publication of JP6123941B1 publication Critical patent/JP6123941B1/ja
Priority to US15/719,607 priority patent/US10181514B2/en
Publication of JP2018060855A publication Critical patent/JP2018060855A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds

Abstract

【課題】ＣＢＬ（電流遮断層）形成に起因してできた段差形状の上に半導体層をエピタキシャル成長させる場合には、半導体層の結晶性が低下する。また、当該ＣＢＬ上にエピタキシャル再成長されるＧａＮ層は、連続したエピタキシャル成長により形成されないので、当該ＧａＮ層の結晶性が低下する。【解決手段】縦型半導体装置の製造方法であって、窒化ガリウム系の半導体基板上に、窒化ガリウム系のｎ型半導体層をエピタキシャル成長させる段階と、ｎ型半導体層上に、窒化ガリウム系のｐ型半導体層をエピタキシャル成長させる段階と、ｎ型半導体層とｐ型半導体層とに渡る予め定められた深さ範囲にｐ＋型埋込領域を選択的に形成するようにｐ型不純物をイオン注入する段階とを備える、縦型半導体装置の製造方法を提供する。【選択図】図１

Description

本発明は、縦型半導体装置およびその製造方法に関する。
ＧａＮ（窒化ガリウム）からなる半導体装置は、Ｓｉ（シリコン）からなる半導体装置よりも電力変換効率が高い。例えば、ＧａＮからなる半導体装置は、Ｓｉからなる半導体装置よりも電力損失が小さいので、省エネルギー効果が期待される。従来、電流遮断層（Ｃｕｒｒｅｎｔ Ｂｌｏｃｋｉｎｇ Ｌａｙｅｒ、以下ＣＢＬ）を形成後に、ＣＢＬ上において化合物半導体層をエピタキシャル再成長させていた（例えば、特許文献１および非特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００５−１３９５４７号公報
［非特許文献］
［非特許文献１］ Ｓｒａｂａｎｔｉ Ｃｈｏｗｄｈｕｒｙ， ｅｔ ａｌ．， "Ｅｎｈａｎｃｅｍｅｎｔ ａｎｄ Ｄｅｐｌｅｔｉｏｎ Ｍｏｄｅ ＡｌＧａＮ／ＧａＮ ＣＡＶＥＴ Ｗｉｔｈ Ｍｇ‐Ｉｏｎ‐Ｉｍｐｌａｎｔｅｄ ＧａＮ ａｓ Ｃｕｒｒｅｎｔ Ｂｌｏｃｋｉｎｇ Ｌａｙｅｒ"， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｊｕｎｅ ２００８， Ｖｏｌ．２９， Ｎｏ．６，ｐｐ．５４３‐５４５
しかしながら、ＣＢＬ形成に起因してできた段差形状の上に半導体層をエピタキシャル成長させる場合には、半導体層の結晶性が低下する。また、イオン注入により段差のないＣＢＬを形成したとしても、当該ＣＢＬ上にエピタキシャル再成長されるＧａＮ層は連続したエピタキシャル成長により形成されないので、当該ＧａＮ層の結晶性が低下する。
本発明の第１の態様においては、縦型半導体装置の製造方法を提供する。縦型半導体装置の製造方法は、窒化ガリウム系のｎ型半導体層をエピタキシャル成長させる段階と、窒化ガリウム系のｐ型半導体層をエピタキシャル成長させる段階と、ｐ型不純物をイオン注入する段階とを備えてよい。ｎ型半導体層は、窒化ガリウム系の半導体基板上に形成されてよい。ｐ型半導体層は、ｎ型半導体層上に形成されてよい。ｐ型不純物は、ｎ型半導体層とｐ型半導体層とに渡る予め定められた深さ範囲にイオン注入されてよい。ｐ型不純物は、ｐ＋型埋込領域を選択的に形成するようにイオン注入されてよい。
ｐ型不純物をイオン注入する段階では、ｐ型半導体層の上面に直交する面で切断した断面視において、一対のｐ＋型埋込領域を少なくとも形成するようにｐ型不純物をイオン注入してよい。縦型半導体装置の製造方法は、一対のｐ＋型埋込領域の間に位置するｎ型半導体層まで達するトレンチを形成する段階をさらに備えてよい。
ｐ型不純物をイオン注入する段階において使用する第１のフォトマスクの位置合わせと、トレンチを形成する段階において使用する第２のフォトマスクの位置合わせとにおいて共通のマーカーを使用してよい。
縦型半導体装置の製造方法は、ｐ型半導体層の一部にｎ型不純物をイオン注入する段階をさらに備えてよい。
ｐ型半導体層をエピタキシャル成長させる段階の後、かつ、トレンチを形成する段階の前において、他の例における縦型半導体装置の製造方法は、ｎ＋型半導体層をエピタキシャル成長させる段階と、ｎ＋型半導体層を選択的に除去する段階とをさらに備えてよい。ｎ＋型半導体層は、ｐ型半導体層上に形成してよい。
さらに他の例における縦型半導体装置の製造方法は、ｎ型不純物をイオン注入する段階をさらに備えてよい。ｎ型不純物は、ｐ型半導体層の最上面から一対のｐ＋型埋込領域の間までにｎ型上部ドリフト層を形成するべく、ｐ型半導体層にイオン注入されてよい。
ｐ型不純物をイオン注入する段階において使用する第１のフォトマスクの位置合わせと、ｎ型不純物をイオン注入する段階において使用する第３のフォトマスクの位置合わせとにおいて共通のマーカーを使用してよい。
縦型半導体装置の製造方法は、ｎ型上部ドリフト層とは異なるｐ型半導体層の一部にｎ型不純物をイオン注入する段階をさらに備えてよい。
また、他の例における縦型半導体装置の製造方法は、ｐ型半導体層をエピタキシャル成長させる段階の後で、ｎ型上部ドリフト層をイオン注入する段階の後において、ｎ＋型半導体層をエピタキシャル成長させる段階と、ｎ＋型半導体層を選択的に除去する段階とをさらに備えてよい。ｎ＋型半導体層は、ｐ型半導体層上に形成されてよい。
縦型半導体装置の製造方法は、ｐ型不純物をイオン注入する段階の後に、ｎ型半導体層およびｐ型半導体層を１１００℃以上１５００℃以下の温度でアニールする段階をさらに備えてよい。
本発明の第２の態様においては、縦型半導体装置を提供する。縦型半導体装置は、半導体基板と、ｎ型半導体層と、ｐ型半導体層と、ｐ＋型埋込領域とを備えてよい。半導体基板と、ｎ型半導体層と、ｐ型半導体層とは、窒化ガリウム系であってよい。ｎ型半導体層は、半導体基板上に設けられてよい。ｐ型半導体層は、ｎ型半導体層上に設けられてよい。ｐ型半導体層は、テール領域を含まなくてよい。テール領域とは、深さ方向における多数キャリアの不純物濃度分布がテールを有する領域であってよい。ｐ＋型埋込領域は、ｎ型半導体層とｐ型半導体層とに渡る予め定められた深さ範囲に選択的に設けられてよい。ｐ＋型埋込領域は、テール領域を含んでよい。
本発明の第３の態様においては、縦型半導体装置を提供する。縦型半導体装置は、半導体基板と、ｎ型半導体層と、ｐ型半導体層と、ｐ＋型埋込領域とを備えてよい。半導体基板と、ｎ型半導体層と、ｐ型半導体層とは、窒化ガリウム系であってよい。ｎ型半導体層は、半導体基板上に設けられてよい。ｐ型半導体層は、ｎ型半導体層上に設けられてよい。ｐ＋型埋込領域は、ｎ型半導体層とｐ型半導体層とに渡る予め定められた深さ範囲に選択的に設けられてよい。ｐ＋型埋込領域は、上部と下部とを有してよい。下部は、ｎ型不純物およびｐ型不純物を含んでよい。上部は、ｎ型不純物を含まずｐ型不純物を含んでよい。
縦型半導体装置は、トレンチ部と、ｎ＋型半導体領域とをさらに備えてもよい。トレンチ部は、一対のｐ＋型埋込領域の間に位置するｎ型半導体層まで達してよい。ｎ＋型半導体領域は、ｐ型半導体層の一部に設けられてよい。ｎ＋型半導体領域は、トレンチ部の両側に設けられてよい。
代替的に、縦型半導体装置は、トレンチ部と、ｎ＋型半導体領域とをさらに備えてもよい。トレンチ部は、一対のｐ＋型埋込領域の間に位置するｎ型半導体層まで達してよい。ｎ＋型半導体領域は、ｐ型半導体層上に設けられてよい。ｎ＋型半導体領域は、トレンチ部の両側に設けられてよい。
代替的に、縦型半導体装置は、ゲート電極と、ｎ＋型半導体領域とをさらに備えてよい。ゲート電極は、ｐ型半導体層の上方に設けられてよい。ｎ＋型半導体領域は、ｐ型半導体層の一部に設けられてよい。ｎ＋型半導体領域は、ゲート電極の直下の領域とは異なる領域に設けられてよい。ｐ型半導体層は、ｎ型上部ドリフト層を有してよい。ｎ型上部ドリフト層は、ｎ＋型半導体領域とゲート電極の直下の領域とは異なる領域に設けられてよい。ｎ型上部ドリフト層は、ｐ型半導体層の最上面から一対のｐ＋型埋込領域の間までに設けられてよい。ｎ型上部ドリフト層は、ｎ型不純物およびｐ型不純物を含んでよい。
代替的に、縦型半導体装置は、ゲート電極と、ｎ＋型半導体領域とをさらに備えてよい。ゲート電極は、ｐ型半導体層の上方に設けられてよい。ｎ＋型半導体領域は、ｐ型半導体層上に設けられてよい。ｎ＋型半導体領域は、ゲート電極に隣接して設けられてよい。ｐ型半導体層は、ｎ型上部ドリフト層を有してよい。ｎ型上部ドリフト層は、ｎ＋型半導体領域とゲート電極の直下の領域とは異なる領域に設けられてよい。ｎ型上部ドリフト層は、ｐ型半導体層の最上面から一対のｐ＋型埋込領域の間までに設けられてよい。ｎ型上部ドリフト層は、ｎ型不純物およびｐ型不純物を含んでよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態における縦型ＭＯＳＦＥＴ装置１００の断面図である。 （ａ）〜（ｇ）は、縦型ＭＯＳＦＥＴ装置１００の製造方法の各段階を示す断面図である。 （Ａ）は、マーカー２６の位置を観察する様子を示す図である。（Ｂ）は、フォトマスク５２０を介して、ＧａＮ層２０上のフォトレジストを露光する様子を示す図である。（Ｃ）は、マーカー２６の位置を説明するウェハ９０の上面図である。 （Ａ）〜（Ｃ）は、段階Ｓ３０、Ｓ４０およびＳ６０におけるマーカー２６の位置を説明するウェハ９０の側面図である。 ｐ型不純物をイオン注入し、アニールした後におけるｐ型不純物濃度の濃度分布を説明する図である。 第２実施形態における縦型ＭＯＳＦＥＴ装置２００の断面図である。 （ａ）〜（ｈ）は、縦型ＭＯＳＦＥＴ装置２００の製造方法の各段階を示す断面図である。 第３実施形態における縦型ＭＯＳＦＥＴ装置３００の断面図である。 （ａ）〜（ｇ）は、縦型ＭＯＳＦＥＴ装置３００の製造方法の各段階を示す断面図である。 （Ａ）〜（Ｃ）は、段階Ｓ３０、Ｓ３２およびＳ４２におけるマーカー２６の位置を説明するウェハ９０の各側面図である。 第４実施形態における縦型ＭＯＳＦＥＴ装置４００の断面図である。 （ａ）〜（ｈ）は、縦型ＭＯＳＦＥＴ装置４００の製造方法の各段階を示す断面図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、第１実施形態における縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）装置１００の断面図である。つまり、図１は、おもて面２４に直交する面で縦型ＭＯＳＦＥＴ装置１００を切断した断面視である。縦型ＭＯＳＦＥＴ装置１００は、縦型半導体装置の一例である。
図１では、縦型ＭＯＳＦＥＴ装置１００におけるＭＯＳＦＥＴ単位構造を示す。縦型ＭＯＳＦＥＴ装置１００は、Ｘ方向において複数のＭＯＳＦＥＴ単位構造を有してよい。また、ＭＯＳＦＥＴ単位構造は、連続的にＹ方向に延在してよい。
本例において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。本例において、＋Ｚ方向を上と称し、−Ｚ方向を下と称する。上および下は、層および膜等の相対的な位置関係を特定する便宜的な表現に過ぎない。Ｚ方向は、必ずしも重力方向または地面に垂直な方向を意味しない。
本例の縦型ＭＯＳＦＥＴ装置１００は、ＧａＮ系の半導体材料を用いて形成されてよい。ＧａＮ系の半導体材料とは、Ａｌを含むＧａＮであってよく、ＧａＮであってもよい。つまり、ＧａＮ系の半導体材料は、ＡｌｘＧａ（１−ｘ）Ｎ（ただし、０≦ｘ＜１）を意味してよい。ただし、本例において、ＧａＮ系の半導体材料は、ＧａＮ（つまり、ＡｌｘＧａ（１−ｘ）Ｎにおいてｘ＝０）である。
本例の縦型ＭＯＳＦＥＴ装置１００は、ＧａＮ基板１０と、ＧａＮ層２０と、ソース電極５４と、ボディー電極５５と、層間絶縁膜５６と、ドレイン電極６４とを有する。本例のＧａＮ基板１０は、ｎ＋型の自立型基板である。ＧａＮ層２０は、ＧａＮ基板１０上に位置する。ボディー電極５５、ソース電極５４および層間絶縁膜５６は、ＧａＮ層２０のおもて面２４上に位置する。ボディー電極５５は、ｐ型ベース層３４とソース電極５４との間に位置する。ボディー電極５５は、ｐ型ベース層３４に直接接触してよく、ｐ型ベース層３４とソース電極５４との接触抵抗を下げる機能を有してよい。層間絶縁膜５６は、ゲート電極４４とソース電極５４との電気的な短絡を防止する。ドレイン電極６４は、ＧａＮ基板１０の下に位置する。
なお、本例において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
本例のＧａＮ層２０は、ｎ型ドリフト層３０と、ｐ＋型埋込領域３２と、ｐ型ベース層３４と、ｎ＋型半導体領域としてのｎ＋型ソース領域３６と、トレンチ部４０とを有する。ｎ型ドリフト層３０は、ＧａＮ基板１０上に設けられたｎ型ＧａＮ層の一例である。本例において、ＧａＮ基板１０とｎ型ドリフト層３０との境界を、ＧａＮ層２０の裏面２２と称する。本例のｎ型ドリフト層３０は、ＧａＮ基板１０上にエピタキシャル成長する。但し、他の例においては、ｎ型ドリフト層３０とＧａＮ基板１０との間にＧａＮ系バッファー層を設けてもよい。
ｐ型ベース層３４は、ｎ型ドリフト層３０上に設けられたｐ型ＧａＮ層の一例である。ｐ型ベース層３４の上面は、ＧａＮ層２０のおもて面２４に一致する。本例のｐ型ベース層３４は、ｎ型ドリフト層３０上にエピタキシャル成長する。それゆえ、本例のｐ型ベース層３４は、ｎ型ドリフト層３０に直接接する。ただし、ｐ＋型埋込領域３２、トレンチ部４０および第３実施形態等において後述するｎ型上部ドリフト層３８等により、ｎ型ドリフト層３０とｐ型ベース層３４との直接接触はほとんどが妨げられる。
ｐ＋型埋込領域３２は、ｎ型ドリフト層３０とｐ型ベース層３４とに渡る予め定められた深さ範囲において選択的に設けられる。深さとは、ＧａＮ層２０のおもて面２４からの深さを意味する。また、深さ範囲とは、例えば、深さ位置Ｚ１から深さ位置Ｚ１よりも深い位置の深さ位置Ｚ２までの範囲を意味する。
本例においては、ｐ型ベース層３４中に位置する深さ位置Ｚ１とｎ型ドリフト層３０中に位置する深さ位置Ｚ２との間に、ｎ型ドリフト層３０とｐ型ベース層３４との境界が位置する。ｐ＋型埋込領域３２は、ｎ型ドリフト層３０とｐ型ベース層３４との境界よりも浅い位置から当該境界よりも深い位置まで設けられる。
ｐ＋型埋込領域３２は、一回のイオン注入で形成した不純物濃度分布であっても、多重のイオン注入で形成した不純物濃度分布であってもよい。図１においては、一対のｐ＋型埋込領域３２がトレンチ部４０の両側部に形成される。本例においては、一対のｐ＋型埋込領域３２が、トレンチ部４０の両側部のチャネル形成領域３５から離間して設けられる。例えば、トレンチ部４０の側部からチャネル形成領域３５近傍に位置するｐ＋型埋込領域３２のＸ方向の端部までの離間距離は、ｎ＋型ソース領域３６のＸ方向の幅よりも短い。なお、当該離間距離は、ｎ＋型ソース領域３６のＸ方向の幅よりも長くてもよい。また、当該離間距離は、Ｘ方向において、トレンチ部４０からボディー電極５５におけるトレンチ部４０側のＸ方向の端部までの距離よりも短くてよい。一対のｐ＋型埋込領域３２は、縦型ＭＯＳＦＥＴ装置１００を上面視した場合にＵ状またはＯ状に連続してよい。
本例のｐ＋型埋込領域３２は、ゲート電極４４への入力電圧がＬｏｗレベルであるとき（つまり、ゲートオフ時）に、ｐ＋型埋込領域３２が無い場合と比較して縦型ＭＯＳＦＥＴ装置１００の耐圧を向上させる機能を有する。
縦型ＭＯＳＦＥＴにおいては、ゲートオフ時の空乏層が下方および上方に拡がることができるほど耐圧が向上する。本例のｐ＋型埋込領域３２は、ｐ型ベース層３４に比べてｐ型不純物の濃度が高い。ゲートオフ時には、上方に広がる空乏層の厚みは、ｐ型ベース層３４のみが存在する場合よりも、ｐ型ベース層３４に加えてｐ＋型埋込領域３２が存在する方が薄くなる。つまり、空乏層がソース電極５４またはｎ＋型ソース領域３６に達するまで電圧を高くすることができる。したがって、ｐ＋型埋込領域３２を設けることにより、ゲートオフ時の縦型ＭＯＳＦＥＴ装置１００の耐圧を向上させることができる。
本例の縦型ＭＯＳＦＥＴ装置１００において、ソース電極５４にはソース端子５１から低電位（例えば、接地電位）が供給される。また、ドレイン電極６４にはドレイン端子６１から高電位（例えば、１ｋＶ）が供給される。ｐ型ベース層３４はソース電極５４に接続し、ｎ型ドリフト層３０はＧａＮ基板１０を介してドレイン電極６４に接続する。ｐ型ベース層３４およびｎ型ドリフト層３０からなるｐｎ接合は、ゲートオフ時に逆バイアスを受ける。本例においては、ｐｎ接合に対する逆バイアスの耐圧を向上させることを目的として、ｐ＋型埋込領域３２を設ける。これに対して、ＨＥＭＴ装置は、逆バイアスが印加されるｐｎ接合がそもそも存在しない。それゆえ、ＨＥＭＴ装置にｐ＋型埋込領域３２を設けても逆バイアス時の耐圧を向上させることにならないことに留意されたい。
本例の縦型ＭＯＳＦＥＴ装置１００は、ノーマリーオフ型である。本例のゲート電極４４にはゲート端子４１からＨｉｇｈまたはＬｏｗの入力電圧値が供給される。本例の縦型ＭＯＳＦＥＴ装置１００では、ゲート電極４４への入力電圧値に応じて、ｐ型ベース層３４中のチャネル形成領域３５をそれぞれ生成および消滅させることができる。一方、ＨＥＭＴ装置はノーマリーオン型ＨＥＭＴ装置であり、ＣＢＬはリーク電流を防ぐために設けられている。それゆえ、本例のｐ＋型埋込領域３２は、ＨＥＭＴ装置に用いられるＣＢＬとは、目的および機能が異なるものである。
本例においては、ｎ型ドリフト層３０およびｐ型ベース層３４をエピタキシャル成長させた後に、ｎ型ドリフト層３０およびｐ型ベース層３４中にｐ＋型埋込領域３２を形成するべくｐ型不純物をイオン注入する。それゆえ、ｐ＋型埋込領域３２を選択的に再成長させる場合に比べて、ｐ型ベース層３４の結晶性の低下を防ぐことができる。加えて、結晶性低下を防ぐことにより、ｐ型ベース層３４の移動度を向上させることができ、特にチャネル形成領域３５の移動度向上による縦型ＭＯＳＦＥＴ装置１００の電流特性を向上させることができる。
ｎ＋型ソース領域３６は、ｎ＋型ＧａＮ領域である。本例のｎ＋型ソース領域３６は、少なくとも一部がおもて面２４に露出する。ｎ＋型ソース領域３６は、トレンチ部４０のｘ方向の両側に設けられてよい。ｎ＋型ソース領域３６は、トレンチ部４０の側部に直接接してよい。図１においては、トレンチ部４０の両側部において一対のｎ＋型ソース領域３６が設けられる。なお、一対のｎ＋型ソース領域３６は、縦型ＭＯＳＦＥＴ装置１００を上面視した場合にＵ状またはＯ状に連続してよい。
ｐ型ベース層３４のうちトレンチ部４０の側部に位置する領域は、チャネル形成領域３５であってよい。図１においては、トレンチ部４０の両側部において一対のチャネル形成領域３５が存在する。チャネル形成領域３５は、ｎ型ドリフト層３０とｎ＋型ソース領域３６との間に位置してよい。
本例のトレンチ部４０は、トレンチ４２（図２において図示する。）と、ゲート電極４４と、ゲート絶縁膜４６とを有する。本例のゲート絶縁膜４６は、トレンチ４２の内壁に直接接して設けられる。トレンチ４２の内壁は、底部および側部を有してよい。本例のゲート電極４４は、ゲート絶縁膜４６に直接接して設けられる。
図２の（ａ）〜（ｇ）は、縦型ＭＯＳＦＥＴ装置１００の製造方法の各段階を示す断面図である。本例の各段階は、段階Ｓ１０からＳ７０の順に（つまり若い数字の順に）行われる。
図２の（ａ）は、ｎ型ＧａＮ層をエピタキシャル成長させる段階（Ｓ１０）である。本例のｎ型ＧａＮ層は、ｎ型ドリフト層３０に対応する。ｎ型ドリフト層３０は、有機金属成長法（ＭＯＣＶＤ）およびハライド気相成長法（ＨＶＰＥ）等によりエピタキシャル成長させてよい。
ＭＯＣＶＤによりｎ型ドリフト層３０をエピタキシャル成長させる場合、トリメチルガリウム（Ｇａ（ＣＨ３）３）、アンモニア（ＮＨ３）およびモノシラン（ＳｉＨ４）を含む原料ガスと、窒素（Ｎ２）および水素（Ｈ２）を含む押圧ガスとを、加熱したＧａＮ基板１０上に流してよい。なお、原料ガスおよび押圧ガスの種類は上記例に限定されない。
ｎ型ドリフト層３０は、１Ｅ＋１５ｃｍ−３以上５Ｅ＋１５ｃｍ−３以下のｎ型不純物を有してよい。ｎ型不純物は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＯ（酸素）の一種類以上の元素であってよい。本例では、ＳｉＨ４のＳｉが、ｎ型不純物として機能する。
図２の（ｂ）は、ｐ型ＧａＮ層をエピタキシャル成長させる段階（Ｓ２０）である。本例のｐ型ＧａＮ層は、ｐ型ベース層３４に対応する。ｐ型ベース層３４も、ＭＯＣＶＤまたはＨＶＰＥ等によりｎ型ドリフト層３０上にエピタキシャル成長させてよい。
ＭＯＣＶＤによりｐ型ベース層３４をエピタキシャル成長させる場合、トリメチルガリウム、アンモニアおよびビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）を含む原料ガスと、窒素（Ｎ２）および水素（Ｈ２）を含む押圧ガスとを、加熱したＧａＮ基板１０およびｎ型ドリフト層３０上に流してよい。
ｐ型ベース層３４は、１Ｅ＋１６ｃｍ−３以上１Ｅ＋１８ｃｍ−３以下のｐ型不純物を有してよい。ｐ型不純物は、Ｍｇ（マグネシウム）、Ｈｇ（水銀）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）の一種類以上の元素であってよい。本例では、Ｃｐ２ＭｇのＭｇが、ｐ型不純物として機能する。
図２の（ｃ）は、ｐ型不純物をイオン注入する段階（Ｓ３０）である。段階Ｓ３０は、ｎ型ドリフト層３０とｐ型ベース層３４とに渡る予め定められた深さ範囲にｐ＋型埋込領域３２を選択的に形成するためのイオン注入である。ｐ＋型埋込領域３２は、ｎ型ドリフト層３０の上部とｐ型ベース層３４の下部とにｐ型不純物をイオン注入して形成される。これにより、ｐ＋型埋込領域３２は、ｎ型ドリフト層３０に直接接する上部と、ｐ型ベース層３４に直接接する下部とを有する。ｐ＋型埋込領域３２におけるこの二つの部分では、含有する不純物が異なる。つまり、ｐ＋型埋込領域３２の下部はｎ型不純物とｐ型不純物とを含み、ｐ＋型埋込領域３２の上部はｐ型不純物のみを含む。本実施例では、ｎ型不純物としてＳｉ、ｐ型不純物としてＭｇを用いているので、ｐ＋型埋込領域３２の下部はＳｉおよびＭｇを含み、ｐ＋型埋込領域３２の上部はＭｇを含むがＳｉを含まない。これに対して、ｐ＋型埋込領域であるＣＢＬをエピタキシャル成長で形成する従来の例においては、不純物がｐ型不純物のみとなる。よって、両者は明確に区別できる。
段階Ｓ３０においては、おもて面２４上に選択的にマスク材料７０‐１を設ける。マスク材料７０‐１は、複数の開口７２‐１を有してよい。ＧａＮ層２０に不純物をイオン注入する場合、マスク材料７０‐１は不純物がＧａＮ層２０へ侵入することを防ぐ機能を有する。これに対して、不純物は複数の開口７２‐１を介してＧａＮ層２０へ侵入することができる。これにより、開口７２の下にｐ＋型埋込領域３２を選択的に形成することができる。ｐ＋型埋込領域３２は、１Ｅ＋１８ｃｍ−３以上１Ｅ＋２１ｃｍ−３以下の所定のＭｇ濃度を有してよい。
段階Ｓ３０においては、所定の加速電圧および所定のドーズ量でｐ型不純物をイオン注入する。また、加速電圧およびドーズ量を変えて複数回、ｐ型不純物をイオン注入してもよい。すなわち、ｐ型不純物を多段注入してもよい。イオン注入するイオン種は、上述の一種以上の元素であってよい。本例のイオン種はＭｇである。
マスク材料７０は、フォトレジストまたは二酸化シリコン（以下、ＳｉＯ２）であってよい。フォトレジストは、一般的なフォトリソグラフィープロセスによりパターニングしてよい。これに対して、マスク材料７０がＳｉＯ２である場合は、ＳｉＯ２をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）プロセスでブランケット堆積した後に、フォトリソグラフィープロセスおよびエッチングプロセスによりＳｉＯ２をパターニングしてよい。なお、イオン注入後に、ＧａＮ層２０上のマスク材料７０は除去する。
比較例として、ｎ型ドリフト層３０上にｐ＋型層をエピタキシャル成長し、ｐ＋型層を部分的に除去して上述のｐ＋型埋込領域３２を形成する場合を考える。この場合には、ｐ＋型層を部分的に除去することにより生じた段差構造上にｐ型ベース層３４を再成長させる必要がある。段差構造がある場合、段差構造が無い平面上にエピタキシャル成長させる場合に比べて、段差構造近傍におけるエピタキシャル層の結晶性が低下する。
また、当該比較例においてｐ＋型層を部分的に除去する場合には、エッチングにより除去するので、ｎ型ドリフト層３０にダメージが残る。残存するダメージはエピタキシャル層に引き継がれるので、上層のエピタキシャル層の結晶性が低下する。
これに対して本例においては、ｐ型ベース層３４を形成した後にｐ＋型埋込領域３２を形成するべくｐ型不純物をイオン注入する。つまり、本例では、ｐ＋型層を部分的に除去したｎ型ドリフト層３０上にｐ型ベース層３４を再成長させることはしない。それゆえ、再成長の手法に比べて、ｐ型ベース層３４の結晶性を高くすることができる。
図２の（ｄ）は、ｐ型ベース層３４の一部にｎ型不純物をイオン注入する段階（Ｓ４０）である。段階Ｓ４０は、ｎ＋型ソース領域３６を形成するためのイオン注入である。本例のｎ＋型ソース領域３６は、ｐ型ベース層３４のおもて面２４から所定の深さ位置まで設けられる。段階Ｓ４０においては、段階Ｓ３０とは異なるパターンの開口７２‐２をマスク材料７０‐２に設ける。そして、開口７２‐２を介してｐ型ベース層３４にｎ型不純物を注入する。イオン注入後に、マスク材料７０‐２をＧａＮ層２０上から除去する。
図２の（ｅ）は、ＧａＮ層２０を１１００℃以上１５００℃以下の温度でアニールする段階（Ｓ５０）である。段階Ｓ５０は、アニールを実行する前において、おもて面２４の全面にキャップ層８２を形成することを含んでもよい。同様に裏面の全面にキャップ層８２を形成してもよい。本例においては、アニール前に、ＧａＮ基板１０、ＧａＮ層２０およびキャップ層８２の積層体８０を形成する。なお、本例において、ＧａＮ層２０のアニールとは、積層体８０のアニールと同じ意味である。
キャップ層８２は、ＣＶＤにより形成してよい。キャップ層８２は、窒化アルミニウム（以下、ＡｌＮ）層、ＳｉＯ２層または窒化シリコン層であってよい。本例のキャップ層８２はＡｌＮ層である。ＡｌＮ層は、ＧａＮ層２０から窒素原子が放出されるのを防ぐ機能を有する。窒素原子がＧａＮ層２０から放出された位置には窒素空孔が形成される。窒素空孔は、ドナー型欠陥として機能し得るので、ｐ型特性の発現が阻害される可能性がある。これを防ぐべく、本例ではＧａＮ層２０のおもて面に直接接するキャップ層８２を設ける。
キャップ層８２は、耐熱性が高く、おもて面２４と良好な密着性を有し、キャップ層８２からＧａＮ層２０へ不純物が拡散せず、かつ、ＧａＮ層２０に対して選択的に除去可能であることが望ましい。キャップ層８２の耐熱性が高いとは、１１００℃以上１５００℃以下の温度でアニールされた場合においてもキャップ層８２にピット（貫通開口）が形成されない程度に、キャップ層８２が実質的に分解しないことを意味する。
本例のキャップ層８２は、ＡｌＮ層であるが、二酸化シリコン（ＳｉＯ２）層または窒化シリコン（ＳｉＮ）層であってもよい。ただし、ＳｉまたはＯがＧａＮ層２０へ拡散する可能性を排除するべくＡｌＮ層の方が望ましい。ＡｌＮ層は、ＧａＮ層２０から除去することができ、かつ、ＧａＮ層２０に対してｎ型またはｐ型の不純物とならない点において有利である。
段階Ｓ５０においては、アニール装置６００のアニールチャンバ内に積層体８０を配置する。そして、積層体８０をアニール温度に保持し、かつ、アニールチャンバ内の圧力を所定の圧力に維持する。これにより、積層体８０をアニールする。アニール温度は、１２００℃以上１５００℃以下の所定の温度としてもよく、より好ましくは１３００℃以上１５００℃以下の所定温度としてもよい。所定温度は±２５℃の揺れを含んでもよい。なお、１１００℃よりも低い温度では、ｐ型不純物が活性化しない。係る点が、Ｓｉ半導体装置とは異なる。
アニールチャンバ内のガスは、窒素ガスおよびアンモニアガスの一種類以上を含むガスであってよい。アニール時には、アニールチャンバ内の圧力を所定圧力に維持する。所定圧力は±１０％の揺れを含んでもよい。なお、圧力は、常圧であってもよい。
段階Ｓ５０において、ＧａＮ層２０中のｎ型およびｐ型不純物が活性化する。また、段階Ｓ５０において、イオン注入に起因する結晶のダメージがある程度回復される。ｐ＋型埋込領域３２およびｎ＋型ソース領域３６は、段階Ｓ５０を経て初めて目的の機能を発揮することができる。
図２の（ｆ）は、トレンチ４２を形成する段階（Ｓ６０）である。段階Ｓ６０では、段階Ｓ３０およびＳ４０とは異なるパターンの開口７２‐３をマスク材料７０‐３に設ける。そして、開口７２‐３の下のＧａＮ層２０をエッチングにより除去する。本例のトレンチ４２は、おもて面２４からｐ型ベース層３４を貫通して一対のｐ＋型埋込領域３２の間に位置するｎ型ドリフト層３０まで達する。
図２の（ｇ）は、電極等を形成する段階（Ｓ７０）である。まず、ＣＶＤプロセス、フォトリソグラフィープロセスおよびエッチングプロセスを適宜用いて、ゲート絶縁膜４６、ゲート電極４４および層間絶縁膜５６を形成する。ゲート絶縁膜４６はＳｉＯ２膜であってよく、Ａｌ２Ｏ３膜あってもよい。ゲート電極４４はポリシリコンであってよい。層間絶縁膜５６は、ＢＰＳＧ（Ｂｏｒｏ‐Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）またはＳｉＯ２膜であってよい。その後、ボディー電極５５、ソース電極５４およびドレイン電極６４をスパッタリングにより形成する。ボディー電極５５はＰｄ層であってもよく、ソース電極５４およびドレイン電極６４は、チタン（Ｔｉ）層およびＡｌ層の積層であってよい。
段階Ｓ７０の後において、オーミック接触を改善するためにアニールをしてもよい。パッシベーション膜の形成段階、および、パッシベーション膜に開口を設ける段階をさらに備えてよい。また、段階Ｓ１０〜Ｓ７０における適切なタイミングで、耐圧構造部等の他の構成を形成する段階をさらに備えてもよい。最終的に、ＧａＮ基板１０およびＧａＮ層２０等を含むウェハをダイシングすることにより、各々が縦型ＭＯＳＦＥＴ装置１００となる半導体チップを分離する。
図３の（Ａ）は、マーカー２６の位置を観察する様子を示す図である。図３（Ｂ）は、フォトマスク５２０を介して、ＧａＮ層２０上のフォトレジストを露光する様子を示す図である。図３の（Ｃ）は、マーカー２６の位置を説明するウェハ９０の上面図である。図３（Ａ）〜（Ｃ）は、ウェハ９０から半導体チップを切り出す前の状態を示す。
図３（Ａ）に示す様に、ウェハ９０における各矩形領域Ｒｎは、ＧａＮ層２０のおもて面２４に複数のマーカー２６を有してよい。なお、１つの矩形領域Ｒｎは、１つの半導体チップに対応してよい。マーカー２６は、レーザー加工等により設けた凹部であってよく、導電性材料をパターニングした凸部であってもよい。本例のマーカー２６は、おもて面２４から上に突出する十字状のＡｌパターンである。
図３（Ｂ）に示す様に、光源５００から出射した光は、レンズ５１０を経由しフォトマスク５２０に入射する。フォトマスク５２０は、レチクルとも呼ばれる。フォトマスク５２０は、所定の開口パターンを有する。フォトマスク５２０を介して、おもて面２４上に形成されたフォトレジストが露光される。フォトレジストはネガ型でもポジ型でもよい。フォトレジストを現像することにより、フォトマスク５２０における所定の開口パターンがフォトレジストに転写される。
図３（Ｃ）に示す様に、ウェハ９０は、所定の矩形領域Ｒｎ（ｎは自然数）毎に同じ構造を有する。フォトレジスト形成後に、矩形領域Ｒｎ毎に同一のフォトマスク５２０を用いて順次露光する。例えば、矩形領域Ｒ１、Ｒ２、Ｒ３‥のように順次露光する。それゆえ、フォトマスク５２０をウェハ９０に対して正確に位置合わせする必要がある。
本例においては、まず、図３（Ａ）に示す位置合せカメラ５３０により矩形領域Ｒｎのマーカー２６の位置を観察する。そして、矩形領域Ｒｎとフォトマスク５２０との位置ずれを修正するべく、ウェハ９０の位置を修正する。ウェハ９０の位置を修正するには、ウェハ９０が配置されたステージを平行移動および回転移動してよい。位置合せカメラ５３０による矩形領域Ｒｎの観察、および、ウェハ９０の位置の修正は、各矩形領域Ｒｎの露光ごとに行ってよい。次に、フォトマスク５２０を介して、矩形領域Ｒｎのフォトレジストを露光する。
図４の（Ａ）〜（Ｃ）は、段階Ｓ３０、Ｓ４０およびＳ６０におけるマーカー２６の位置を説明するウェハ９０の側面図である。図４の（Ａ）は、図２（ｃ）のｐ型不純物をイオン注入する段階（Ｓ３０）に対応する。図４の（Ｂ）は、図２（ｄ）のｎ型不純物をイオン注入する段階（Ｓ４０）に対応する。図４の（Ｃ）は、図２（ｆ）のトレンチ４２を形成する段階（Ｓ６０）に対応する。
本例においては、ｐ型ベース層３４をエピタキシャル成長させた後において、ｐ型ベース層３４上にはエピタキシャル層は形成されない。それゆえ、段階Ｓ３０、Ｓ４０およびＳ６０において、おもて面２４はＧａＮ層２０の最上面（即ち、ウェハ９０の最上面）である。したがって、段階Ｓ３０で使用する第１のフォトマスクとしてのフォトマスク５２０‐１と、段階Ｓ４０で使用するフォトマスク５２０‐２と、段階Ｓ６０で使用する第２のフォトマスクとしてのフォトマスク５２０‐３との位置合わせにおいて、共通のマーカーを使用することができる。
図５は、段階（Ｓ３０）においてｐ型不純物をイオン注入し、アニール段階（Ｓ５０）においてアニールした後におけるｐ型不純物濃度の濃度分布を説明する図である。横軸は、おもて面２４からの深さ［ｎｍ］である。なお、おもて面２４の位置を０ｎｍとする。縦軸は、Ｍｇの不純物濃度［ｃｍ−３］である。
段階Ｓ３０においては、１０ｋｅＶ以上２００ｋｅＶ以下の加速電圧、および、１Ｅ＋１３ｃｍ−２以上１Ｅ＋１５ｃｍ−２以下のドーズ量でＭｇをイオン注入する。本例では、加速電圧１８０ｋｅＶでドーズ量２Ｅ＋１４ｃｍ−２の条件で１回のイオン注入を行う。
その後、アニール段階（Ｓ５０）を経て、ｐ型不純物の濃度分布が形成される。本例では深さ位置２００ｎｍで１Ｅ＋１９ｃｍ−３、深さ位置２５ｎｍから３６０ｎｍの範囲において、１Ｅ＋１８ｃｍ−３以上１Ｅ＋１９ｃｍ−３以下のｐ型不純物領域が得られる。当該ｐ型不純物領域は、ｐ＋型埋込領域３２であると見なしてよい。
イオン注入におけるドーズ量の分布は、ガウス分布に近い形状となる。たとえ、不純物濃度分布がボックス状となるように多段注入を行ったとしても、不純物濃度分布の両端には不純物濃度が平坦でないテール領域が形成される。つまり、ｐ＋型埋込領域３２は深さ方向における多数キャリアの不純物濃度分布がテールを有するテール領域を含む。本例においてテール領域とは、不純物濃度が一桁下がるまでに要する深さ方向長さが５０ｎｍ以上であることを意味する。
これに対して、本例においては、不純物濃度が一桁下がるまでに要する深さ方向長さが５０ｎｍ未満である領域は、テール領域ではないとする。例えば、エピタキシャル成長させるｎ型ドリフト層３０およびｐ型ベース層３４は、アニール段階（Ｓ５０）において多少の不純物拡散が生じると推測されるが、本例に規定するテール領域は含まない。
図６は、第２実施形態における縦型ＭＯＳＦＥＴ装置２００の断面図である。本例は、ｎ＋型ソース領域３６をエピタキシャル成長させる点が第１実施形態と異なる。他の点は第１実施形態と同じであってよい。なお、本例においても、ｐ型ベース層３４における結晶性の低下を防止することができる。
図７の（ａ）〜（ｈ）は、縦型ＭＯＳＦＥＴ装置２００の製造方法の各段階を示す断面図である。図７の（ａ）〜（ｂ）の段階Ｓ１０〜Ｓ２０は、図２の（ａ）〜（ｂ）の段階Ｓ１０〜Ｓ２０と同じであるので、重複する説明を省略する。本例においても各段階は、段階Ｓ１０からＳ７０の順に（つまり若い数字の順に）行われる。
図７の（ｃ）は、ｐ型ベース層３４上にｎ＋型ソース層３７をエピタキシャル成長させる段階（Ｓ２２）である。ｎ＋型ソース層３７は、ｎ＋型半導体層の一例である。ｎ＋型ソース層３７もＧａＮ系の半導体材料であってよい。本例のｎ＋型ソース層３７は、ｎ＋型ＧａＮ層である。この様に本例では、ｎ型ドリフト層３０、ｐ型ベース層３４およびｎ＋型ソース層３７を、順次エピタキシャル形成する。
図７の（ｄ）は、図２の（ｃ）と同様の段階であって、ｐ型不純物をイオン注入する段階（Ｓ３０）である。段階Ｓ３０は、ｎ型ドリフト層３０とｐ型ベース層３４とに渡る予め定められた深さ範囲にｐ＋型埋込領域３２を選択的に形成するためのイオン注入段階である。
図７の（ｅ）は、ｎ＋型ソース層３７を選択的に除去する段階（Ｓ４４）である。段階Ｓ４４においては、段階Ｓ３０とは異なるパターンの開口７２‐４をマスク材料７０‐４に設ける。そして、開口７２‐４下のｎ＋型ソース層３７をエッチングにより除去する。これにより、ｎ＋型ソース層３７をＧａＮ層２０に対して選択的に除去する。
図７の（ｆ）の段階Ｓ５０は、図２の（ｅ）の段階Ｓ５０と同じであるので、重複する説明を省略する。図７の（ｇ）の段階Ｓ６０においては、トレンチ４２を形成する際にｎ＋型ソース層３７を貫通するようにエッチングする。これにより、ｎ＋型ソース層３７は、ｎ＋型ソース領域３６となる。ｎ＋型ソース領域３６は、トレンチ部４０の両側に設けられる。図７の（ｆ）では、上述の点が、図２の（ｆ）の段階Ｓ６０と異なる。他の点は、図２の（ｆ）の段階Ｓ６０と同じである。なお、図７の（ｈ）の段階Ｓ７０は、図２の（ｅ）の段階Ｓ７０と同じであるので、重複する説明を省略する。
図８は、第３実施形態における縦型ＭＯＳＦＥＴ装置３００の断面図である。本例においては、ゲート構造をトレンチ型ではなくプレーナ型にする。プレーナ型のゲート電極４４は、ゲート絶縁膜４６を介してｐ型ベース層３４の上方に設けられる。また、ｐ型ベース層３４の一部をカウンタードープすることにより、ｎ型上部ドリフト層３８を設ける。具体的には、ｐ型ベース層３４は、ｐ型ベース層３４の最上面であるおもて面２４から一対のｐ＋型埋込領域３２の間までにｎ型上部ドリフト層３８を有する。ｎ型上部ドリフト層３８は、ｎ＋型ソース領域３６とゲート電極４４の直下のチャネル形成領域３５とは異なる領域に位置する。本例ではｎ型上部ドリフト層３８が存在するので、ｎ型ドリフト層３０をｎ型下部ドリフト層３９と称する。第３実施形態は、上述の点が第１実施形態と異なる。他の点は、第１実施形態と同じである。それゆえ、本例においても、ｐ型ベース層３４における結晶性の低下を防止することができる。
図９の（ａ）〜（ｇ）は、縦型ＭＯＳＦＥＴ装置３００の製造方法の各段階を示す断面図である。図９の（ａ）〜（ｃ）の段階Ｓ１０〜Ｓ３０は、図２の（ａ）〜（ｃ）の段階Ｓ１０〜Ｓ３０と同じであるので、重複する説明を省略する。本例においても各段階は、段階Ｓ１０からＳ７０の順に（つまり若い数字の順に）行われる。
図９の（ｄ）の段階Ｓ３２においては、ｐ型ベース層３４の最上面から一対のｐ＋型埋込領域３２の間までにｎ型上部ドリフト層３８を形成するべく、ｎ型不純物をイオン注入する。本例の段階Ｓ３２においては、段階Ｓ３０とは異なるパターンの開口７２‐５をマスク材料７０‐５に設ける。そして、開口７２‐５を介してＧａＮ層２０にｎ型不純物をイオン注入する。このとき、ｐ型ベース層３４のｐ型不純物濃度よりｎ型不純物濃度が大きくなるようにイオン注入を行う。多段でイオン注入してもよい。ｎ型上部ドリフト層３８は、例えば５Ｅ＋１７ｃｍ−３の実効的な電子濃度を有する。
ｎ型上部ドリフト層３８は、ｐ型ベース層３４にｎ型不純物をイオン注入して形成される。それゆえ、ｎ型上部ドリフト層３８には、ｎ型不純物とｐ型不純物とが含まれる。本例では、ｎ型不純物およびｐ型不純物として、それぞれＳｉおよびＭｇを用いるので、ｎ型上部ドリフト層３８はＳｉおよびＭｇを不純物として含む。これに対して、ｐ＋型埋込領域３２の場合と同様に、ｎ型上部ドリフト層３８をエピタキシャル成長で形成する場合には不純物がｎ型不純物のみを有することとなる。それゆえ、ｎ型上部ドリフト層３８をイオン注入により形成する場合と、エピタキシャル成長により形成する場合とで、両者は明確に区別することができる。
図９の（ｅ）の段階Ｓ４６においては、図２の（ｄ）の段階Ｓ４０と同様に、ｐ型ベース層３４の一部にｎ型不純物をイオン注入する。ただし、段階Ｓ４６においては、段階Ｓ４０とは異なるパターンの開口７２‐６を有するマスク材料７０‐６を用いる。これにより、段階Ｓ４０とは異なる位置にｎ型不純物をイオン注入する。段階Ｓ４６においてｎ型不純物がイオン注入されたｐ型ベース層３４の一部は、ｎ＋型ソース領域３６となる。段階Ｓ４０では、Ｘ方向においてｎ＋型ソース領域３６とｎ型上部ドリフト層３８との間にｐ型ベース層３４のチャネル形成領域３５が位置するように、ｎ型上部ドリフト層３８とは異なるｐ型ベース層３４の一部にｎ型不純物をイオン注入する。つまり、本例のｎ＋型ソース領域３６は、ゲート電極４４の直下の領域とは異なる領域に設けられる。
図９の（ｆ）の段階Ｓ５０は、図２の（ｅ）の段階Ｓ５０と同じであるので、重複する説明を省略する。図９の（ｇ）の段階Ｓ７０は、図２の（ｆ）の段階Ｓ７０とほぼ同じである。ただし、本例では、ゲート電極４４をｐ型ベース層３４上に設ける点が異なる。他の点は同じである。
図１０の（Ａ）および（Ｂ）は、段階Ｓ３０、Ｓ３２およびＳ４６におけるマーカー２６の位置を説明するウェハ９０の各側面図である。図１０の（Ａ）は、図９（ｃ）のｐ型不純物をイオン注入する段階（Ｓ３０）に対応する。図１０の（Ｂ）は、図９（ｄ）のｎ型不純物をイオン注入する段階（Ｓ３２）に対応する。図１０の（Ｃ）は、図９（ｅ）のｎ型不純物をイオン注入する段階（Ｓ４６）に対応する。
本例においても、ｎ型ドリフト層３０およびｐ型ベース層３４をエピタキシャル成長させた後にイオン注入する。それゆえ、段階Ｓ３０、Ｓ３２およびＳ４２において、おもて面２４はウェハ９０（つまり、ＧａＮ層２０）の最上面であり続ける。したがって、段階Ｓ３０で使用する第１のフォトマスクとしてのフォトマスク５２０‐１と、段階Ｓ３２で使用する第３のフォトマスクとしてのフォトマスク５２０‐４と、段階Ｓ４６で使用するフォトマスク５２０‐５との位置合わせにおいて、共通のマーカー２６を使用することができる。
図１１は、第４実施形態における縦型ＭＯＳＦＥＴ装置４００の断面図である。本例は、ｎ＋型ソース領域３６をエピタキシャル成長させるので、ｎ＋型ソース領域３６がＸ方向においてゲート電極４４と隣接するように設けられる。第４実施形態は、係る点が第３実施形態と異なる。他の点は第３実施形態と同じであってよい。本例においても、ｐ型ベース層３４における結晶性の低下を防止することができる。
図１２の（ａ）〜（ｈ）は、縦型ＭＯＳＦＥＴ装置４００の製造方法の各段階を示す断面図である。図１２の（ａ）〜（ｄ）の段階Ｓ１０〜Ｓ３０は、図７の（ａ）〜（ｄ）の段階Ｓ１０〜Ｓ３０と同じであるので、重複する説明を省略する。本例においても各段階は、段階Ｓ１０からＳ７０の順に（つまり若い数字の順に）行われる。
図１２の（ｅ）の段階Ｓ４８では、図９の（ｄ）と同様に、ｎ型上部ドリフト層３８を形成するべくｎ型不純物をイオン注入する。ただし、本例では、ｎ＋型ソース層３７を介して、ｎ型不純物をイオン注入する点が第３実施形態の図９の（ｄ）と異なる。なお、図１２の（ｅ）では第３実施形態と同様に、ｎ型ドリフト層３０をｎ型下部ドリフト層３９と称する。
図１２の（ｆ）の段階Ｓ４９では、ｎ＋型ソース層３７をエッチングして、選択的に除去する。段階Ｓ４９においては、段階Ｓ４８とは異なるパターンの開口７２‐７をマスク材料７０‐７に設ける。そして、開口７２‐７下のｎ＋型ソース層３７をエッチングにより除去する。これにより、ｎ＋型ソース層３７をＧａＮ層２０に対して選択的に除去する。これにより、ｎ＋型ソース領域３６を形成する。
図１２の（ｇ）の段階Ｓ５０は、図９の（ｆ）の段階Ｓ５０と同じであるので、重複する説明を省略する。図１２の（ｈ）の段階Ｓ７０は、ｎ＋型ソース領域３６上にもゲート電極４４およびゲート絶縁膜４６が形成される点が、図９の（ｇ）の段階Ｓ７０と異なるが他の点は同じである。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・ＧａＮ基板、２０・・ＧａＮ層、２２・・裏面、２４・・おもて面、２６・・マーカー、３０・・ｎ型ドリフト層、３２・・ｐ＋型埋込領域、３４・・ｐ型ベース層、３５・・チャネル形成領域、３６・・ｎ＋型ソース領域、３７・・ｎ＋型ソース層、３８・・ｎ型上部ドリフト層、３９・・ｎ型下部ドリフト層、４０・・トレンチ部、４１・・ゲート端子、４２・・トレンチ、４４・・ゲート電極、４６・・ゲート絶縁膜、５１・・ソース端子、５４・・ソース電極、５５・・ボディー電極、５６・・層間絶縁膜、６１・・ドレイン端子、６４・・ドレイン電極、７０・・マスク材料、７２・・開口、８０・・積層体、８２・・キャップ層、９０・・ウェハ、１００、２００、３００、４００・・縦型ＭＯＳＦＥＴ装置、５００・・光源、５１０・・レンズ、５２０・・フォトマスク、５３０・・位置合せカメラ、６００・・アニール装置

Claims (16)

  1. 縦型半導体装置の製造方法であって、
    窒化ガリウム系の半導体基板上に、窒化ガリウム系のｎ型半導体層をエピタキシャル成長させる段階と、
    ｎ型半導体層上に、窒化ガリウム系のｐ型半導体層をエピタキシャル成長させる段階と、
    前記ｎ型半導体層と前記ｐ型半導体層とに渡る予め定められた深さ範囲にｐ＋型埋込領域を選択的に形成するようにｐ型不純物をイオン注入する段階と
    を備える
    縦型半導体装置の製造方法。
  2. 前記ｐ型不純物をイオン注入する段階では、前記ｐ型半導体層の上面に直交する面で切断した断面視において、一対の前記ｐ＋型埋込領域を少なくとも形成するように前記ｐ型不純物をイオン注入し、
    一対の前記ｐ＋型埋込領域の間に位置する前記ｎ型半導体層まで達するトレンチを形成する段階をさらに備える
    請求項１に記載の縦型半導体装置の製造方法。
  3. 前記ｐ型不純物をイオン注入する段階において使用する第１のフォトマスクの位置合わせと、前記トレンチを形成する段階において使用する第２のフォトマスクの位置合わせとにおいて共通のマーカーを使用する
    請求項２に記載の縦型半導体装置の製造方法。
  4. 前記ｐ型半導体層の一部にｎ型不純物をイオン注入する段階をさらに備える
    請求項２または３に記載の縦型半導体装置の製造方法。
  5. 前記ｐ型半導体層をエピタキシャル成長させる段階の後、かつ、前記トレンチを形成する段階の前において、
    前記ｐ型半導体層上にｎ＋型半導体層をエピタキシャル成長させる段階と、
    前記ｎ＋型半導体層を選択的に除去する段階と
    をさらに備える
    請求項２または３に記載の縦型半導体装置の製造方法。
  6. 前記ｐ型半導体層の最上面から一対の前記ｐ＋型埋込領域の間までにｎ型上部ドリフト層を形成するべく、前記ｐ型半導体層にｎ型不純物をイオン注入する段階をさらに備える
    請求項１に記載の縦型半導体装置の製造方法。
  7. 前記ｐ型不純物をイオン注入する段階において使用する第１のフォトマスクの位置合わせと、前記ｎ型不純物をイオン注入する段階において使用する第３のフォトマスクの位置合わせとにおいて共通のマーカーを使用する
    請求項６に記載の縦型半導体装置の製造方法。
  8. 前記ｎ型上部ドリフト層とは異なる前記ｐ型半導体層の一部にｎ型不純物をイオン注入する段階をさらに備える
    請求項６または７に記載の縦型半導体装置の製造方法。
  9. 前記ｐ型半導体層をエピタキシャル成長させる段階の後、かつ、前記ｐ型不純物をイオン注入する段階の前において、前記ｐ型半導体層上にｎ＋型半導体層をエピタキシャル成長させる段階と、
    前記ｐ型不純物をイオン注入する段階の後の段階である前記ｎ型上部ドリフト層をイオン注入する段階の後において、前記ｎ＋型半導体層を選択的に除去する段階と
    をさらに備える
    請求項６または７に記載の縦型半導体装置の製造方法。
  10. 前記ｐ型不純物をイオン注入する段階の後に、前記ｎ型半導体層および前記ｐ型半導体層を１１００℃以上１５００℃以下の温度でアニールする段階をさらに備える
    請求項１から９のいずれか一項に記載の縦型半導体装置の製造方法。
  11. 縦型半導体装置であって、
    窒化ガリウム系の半導体基板と、
    前記半導体基板上に設けられた窒化ガリウム系のｎ型半導体層と、
    前記ｎ型半導体層上に設けられ、深さ方向における多数キャリアの不純物濃度分布がテールを有するテール領域を含まない、窒化ガリウム系のｐ型半導体層と、
    前記ｎ型半導体層と前記ｐ型半導体層とに渡る予め定められた深さ範囲に選択的に設けられ、前記テール領域を含む、ｐ＋型埋込領域と
    を備える
    縦型半導体装置。
  12. 縦型半導体装置であって、
    窒化ガリウム系の半導体基板と、
    前記半導体基板上に設けられた窒化ガリウム系のｎ型半導体層と、
    前記ｎ型半導体層上に設けられた窒化ガリウム系のｐ型半導体層と、
    前記ｎ型半導体層と前記ｐ型半導体層とに渡る予め定められた深さ範囲に選択的に設けられ、ｎ型不純物およびｐ型不純物を含む下部とｎ型不純物を含まずｐ型不純物を含む上部とを有する、ｐ＋型埋込領域と
    を備える
    縦型半導体装置。
  13. 一対の前記ｐ＋型埋込領域の間に位置する前記ｎ型半導体層まで達するトレンチ部と、
    前記ｐ型半導体層の一部において、前記トレンチ部の両側に設けられたｎ＋型半導体領域と
    をさらに備える
    請求項１１または１２に記載の縦型半導体装置。
  14. 一対の前記ｐ＋型埋込領域の間に位置する前記ｎ型半導体層まで達するトレンチ部と、
    前記ｐ型半導体層上において、前記トレンチ部の両側に設けられたｎ＋型半導体領域と
    をさらに備える
    請求項１１または１２に記載の縦型半導体装置。
  15. 前記ｐ型半導体層の上方に設けられたゲート電極と、
    前記ｐ型半導体層の一部において、前記ゲート電極の直下の領域とは異なる領域に設けられたｎ＋型半導体領域と
    をさらに備え、
    前記ｐ型半導体層は、前記ｎ＋型半導体領域と前記ゲート電極の直下の領域とは異なる領域において、前記ｐ型半導体層の最上面から一対の前記ｐ＋型埋込領域の間までにｎ型上部ドリフト層を有し、
    前記ｎ型上部ドリフト層は、ｎ型不純物およびｐ型不純物を含む
    請求項１１または１２に記載の縦型半導体装置。
  16. 前記ｐ型半導体層の上方に設けられたゲート電極と、
    前記ｐ型半導体層上において前記ゲート電極に隣接して設けられたｎ＋型半導体領域と
    をさらに備え、
    前記ｐ型半導体層は、前記ｎ＋型半導体領域と前記ゲート電極の直下の領域とは異なる領域において、前記ｐ型半導体層の最上面から一対の前記ｐ＋型埋込領域の間までにｎ型上部ドリフト層を有し、
    前記ｎ型上部ドリフト層は、ｎ型不純物およびｐ型不純物を含む
    請求項１１または１２に記載の縦型半導体装置。
JP2016195648A 2016-10-03 2016-10-03 縦型半導体装置およびその製造方法 Active JP6123941B1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016195648A JP6123941B1 (ja) 2016-10-03 2016-10-03 縦型半導体装置およびその製造方法
US15/719,607 US10181514B2 (en) 2016-10-03 2017-09-29 Vertical semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016195648A JP6123941B1 (ja) 2016-10-03 2016-10-03 縦型半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP6123941B1 true JP6123941B1 (ja) 2017-05-10
JP2018060855A JP2018060855A (ja) 2018-04-12

Family

ID=58704802

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016195648A Active JP6123941B1 (ja) 2016-10-03 2016-10-03 縦型半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US10181514B2 (ja)
JP (1) JP6123941B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019096744A (ja) * 2017-11-22 2019-06-20 富士電機株式会社 縦型ＧａＮ系半導体装置の製造方法および縦型ＧａＮ系半導体装置
JP2019121705A (ja) * 2018-01-09 2019-07-22 株式会社豊田中央研究所 窒化物半導体装置とその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6828697B2 (ja) * 2018-02-06 2021-02-10 株式会社豊田中央研究所 Ｉｉｉ族窒化物半導体装置およびｉｉｉ族窒化物半導体基板の製造方法
JP7047578B2 (ja) * 2018-05-01 2022-04-05 富士電機株式会社 窒化物半導体装置および窒化物半導体装置の製造方法
JP7279587B2 (ja) * 2018-09-25 2023-05-23 豊田合成株式会社 半導体装置の製造方法
CN109888010B (zh) * 2019-01-28 2021-09-28 西安电子科技大学 具有P型屏蔽层的AlGaN/GaN异质结垂直型场效应晶体管及其制作方法
WO2023205169A1 (en) * 2022-04-22 2023-10-26 The Board Of Trustees Of The Leland Stanford Junior University Apparatuses and methods involving semiconductor device with current-blocking layer
EP4327354A1 (en) * 2022-07-11 2024-02-28 Hitachi Energy Ltd Power semiconductor device and method for producing a power semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284733A (ja) * 1997-03-31 1998-10-23 Motorola Inc 低減された電界を備えた絶縁ゲートバイポーラトランジスタ
JP2002359378A (ja) * 2001-03-28 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
JP2008112890A (ja) * 2006-10-31 2008-05-15 Renesas Technology Corp 半導体装置およびその製造方法
JP2009253139A (ja) * 2008-04-09 2009-10-29 Renesas Technology Corp 半導体装置およびその製造方法
JP2010263087A (ja) * 2009-05-07 2010-11-18 Toyota Motor Corp トランジスタ
JP2013125763A (ja) * 2011-12-13 2013-06-24 Toyota Motor Corp スイッチング素子とその製造方法
JP2016115831A (ja) * 2014-12-16 2016-06-23 富士電機株式会社 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法
JP2016530712A (ja) * 2013-07-26 2016-09-29 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 炭化ケイ素への制御されたイオン注入

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2721640A1 (en) 2011-06-20 2014-04-23 The Regents Of The University Of California Current aperture vertical electron transistors
JP5900698B2 (ja) * 2013-02-13 2016-04-06 富士電機株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284733A (ja) * 1997-03-31 1998-10-23 Motorola Inc 低減された電界を備えた絶縁ゲートバイポーラトランジスタ
JP2002359378A (ja) * 2001-03-28 2002-12-13 Toshiba Corp 半導体装置及びその製造方法
JP2008112890A (ja) * 2006-10-31 2008-05-15 Renesas Technology Corp 半導体装置およびその製造方法
JP2009253139A (ja) * 2008-04-09 2009-10-29 Renesas Technology Corp 半導体装置およびその製造方法
JP2010263087A (ja) * 2009-05-07 2010-11-18 Toyota Motor Corp トランジスタ
JP2013125763A (ja) * 2011-12-13 2013-06-24 Toyota Motor Corp スイッチング素子とその製造方法
JP2016530712A (ja) * 2013-07-26 2016-09-29 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 炭化ケイ素への制御されたイオン注入
JP2016115831A (ja) * 2014-12-16 2016-06-23 富士電機株式会社 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019096744A (ja) * 2017-11-22 2019-06-20 富士電機株式会社 縦型ＧａＮ系半導体装置の製造方法および縦型ＧａＮ系半導体装置
JP7119350B2 (ja) 2017-11-22 2022-08-17 富士電機株式会社 縦型ＧａＮ系半導体装置の製造方法および縦型ＧａＮ系半導体装置
JP2019121705A (ja) * 2018-01-09 2019-07-22 株式会社豊田中央研究所 窒化物半導体装置とその製造方法
JP6996302B2 (ja) 2018-01-09 2022-01-17 株式会社豊田中央研究所 窒化物半導体装置とその製造方法

Also Published As

Publication number Publication date
JP2018060855A (ja) 2018-04-12
US10181514B2 (en) 2019-01-15
US20180097063A1 (en) 2018-04-05

Similar Documents

Publication Publication Date Title
JP6123941B1 (ja) 縦型半導体装置およびその製造方法
KR101720589B1 (ko) 이 모드(Ｅ-ｍｏｄｅ) 고 전자 이동도 트랜지스터 및 그 제조방법
TWI515899B (zh) 化合物半導體裝置、其製造方法及電子電路
US9306031B2 (en) Compound semiconductor device, method of manufacturing the same, power supply device and high-frequency amplifier
JP2021044556A (ja) ノーマリーオフｉｉｉ−窒化物トランジスタ
TWI820035B (zh) p型半導體的製造方法、增强型裝置及其製造方法
US20170117402A1 (en) Semiconductor device and method of producing the same
TW201413952A (zh) 化合物半導體裝置及其製造方法
US10388779B2 (en) Semiconductor device and manufacturing method thereof
JP2007317794A (ja) 半導体装置およびその製造方法
JP7119350B2 (ja) 縦型ＧａＮ系半導体装置の製造方法および縦型ＧａＮ系半導体装置
JP6233539B1 (ja) 半導体装置および半導体装置の製造方法
TW202015241A (zh) 半導體裝置及其製造方法
JP7119422B2 (ja) 縦型半導体装置及び縦型半導体装置の製造方法
JP2011091125A (ja) 炭化珪素半導体装置及びその製造方法
JP2008016762A (ja) ＧａＮ−ＨＥＭＴの製造方法
JP2010251505A (ja) 窒化物半導体装置
JP6962063B2 (ja) 半導体装置及び半導体装置の製造方法
JP2007258578A (ja) ＩＩＩ族窒化物系化合物半導体のｐ型化方法、絶縁分離方法、ＩＩＩ族窒化物系化合物半導体、及びそれを用いたトランジスタ
TWI660465B (zh) 半導體元件及其製造方法
TW202329461A (zh) 高電子遷移率電晶體及其製作方法
US10749003B2 (en) Manufacturing method of semiconductor device and semiconductor device
JP2015073002A (ja) 化合物半導体装置及びその製造方法
JP2013058626A (ja) 半導体基板の製造方法及び半導体装置
JP2005260052A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170307

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170320

R150 Certificate of patent or registration of utility model

Ref document number: 6123941

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250