JP2010161110A

JP2010161110A - 半導体装置

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Publication number: JP2010161110A
Application number: JP2009000865A
Authority: JP
Inventors: Keiichi Matsushita; 景一松下
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-01-06
Filing date: 2009-01-06
Publication date: 2010-07-22
Anticipated expiration: 2029-01-06
Also published as: JP5443769B2

Abstract

【課題】電力密度の集中を抑制して発熱の分散を図り、かつ電気位相差を低減した高性能な半導体装置を提供する。
【解決手段】基板上に配置された窒化物系化合物半導体層と、窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、活性領域を互いに素子分離する素子分離領域と、素子分離領域によって囲まれた活性領域上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、素子分離領域１４上に配置され、それぞれゲート電極２４，ソース電極２０およびドレイン電極２２に接続されたゲート端子電極２４０，ソース端子電極２００およびドレイン端子電極２２０とを備え、ゲート電極２４の分岐を再帰的な自己相似のフラクタル図形で構成する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、熱の分散と高周波信号の位相に配慮した半導体装置に関する。

半導体装置において、大電力を得るためにはトータルのゲート幅（ゲート電極の長さ）を長くする必要がある。しかしながら、各ユニット電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）のゲート幅が長くなると、ゲート電極の延長に伴うゲート抵抗の増加、および各ゲート電極を伝播する信号波形の位相差などによって、半導体装置の利得が小さくなる。このために、高周波動作が困難とある。このため一般的には、並列に各ユニットＦＥＴに並べて、高周波で動作する電力増幅素子を得ている。

一方、無効発光を減少させて外部量子効率を改善するために、表面電極のパターンに自己相似形状、すなわちフラクタル形状を適用する発光ダイオードについては、既に開示されている（例えば、特許文献１参照。）。

また、任意数の半導体素子の並列動作において、入力または出力信号の電気的位相差を改善するために、半導体素子の入力および出力電極とボンディング接続される金属部材に凹凸形状を形成した半導体装置については、既に開示されている（例えば、特許文献２参照。）。

特開平０６−５９１２号公報（第３頁、第１図）特開平０８−１７９９９号公報（第４−５頁、第１図）

本発明の目的は、発熱の分散を図り、かつ、電気的位相差を低減した半導体装置を提供することにある。

上記目的を達成するための本発明の一態様によれば、基板と、前記基板上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域を互いに素子分離する素子分離領域と、前記素子分離領域によって囲まれた前記活性領域上に配置されたゲート電極、ソース電極およびドレイン電極と、前記素子分離領域上に配置され、それぞれ前記ゲート電極，前記ソース電極および前記ドレイン電極に接続されたゲート端子電極，ソース端子電極およびドレイン端子電極とを備え、前記ゲート電極の分岐を再帰的な自己相似のフラクタル図形で構成する半導体装置が提供される。

本発明の他の態様によれば、基板と、前記基板上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域を互いに素子分離する素子分離領域と、前記素子分離領域によって囲まれた前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記素子分離領域上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極とを備え、前記ゲート電極の分岐を再帰的な自己相似のフラクタル図形で構成する半導体装置が提供される。

本発明によれば、発熱の分散を図り、かつ、電気的位相差を低減した半導体装置を提供することができる。

本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。本発明の第１の実施の形態に係る半導体装置のゲート電極パターンの説明図。本発明の第１の実施の形態に係る半導体装置の構成例１の模式的断面構造図。本発明の第１の実施の形態に係る半導体装置の構成例２の模式的断面構造図。本発明の第１の実施の形態に係る半導体装置の構成例３の模式的断面構造図。本発明の第１の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成図。本発明の第２の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。本発明の比較例に係る半導体装置の模式的平面パターン構成図。

次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図１に示すように表される。また、第１の実施の形態に係る半導体装置のゲート電極パターンは、図２に示すように表される。

第１の実施の形態に係る半導体装置においては、図１および図２に示すように、ゲート電極２４，２４ａ〜２４ｃの分岐を再帰的な自己相似のフラクタル図形で構成する。ここで、ゲート電極２４ａ〜２４ｃの分岐における再帰的な自己相似のフラクタル図形は、Ｌシステム（L-system）と呼ばれる図形である。

ゲート電極２４，２４ａ〜２４ｃの分岐における再帰的な自己相似のフラクタル図形において、θを分岐角度、αを縮小率、ｎを分岐数とすると、ｎ個目の分岐の枝の長さｄ（ｎ，θ）は、ｎ−１個目の分岐の枝の長さｄ（ｎ−１，θ）との関係において、ｄ（ｎ，θ）=α・ｄ（ｎー１，θ）が成立する。図１および図２において、αは０．７、分岐角度θは約３０°である。

ゲート電極２４，２４ａ〜２４ｃをＬシステムとばれる再帰的な自己相似のフラクタル図形で構成することで、ユニットＦＥＴを効率よく分散し、かつゲートに入力される電気信号の位相も整合化された高性能な半導体装置が得られる。

本発明の比較例に係る半導体装置の模式的平面パターン構成は、図９に示すように、基板１０と、基板１０上に配置された複数のゲート電極２４、ソース電極２０およびドレイン電極２２と、それぞれゲート電極２４，ソース電極２０およびドレイン電極２２に接続されたゲート端子電極２４０，ソース端子電極２００およびドレイン端子電極２２０とを備える。図９の比較例においては、ゲート電極２４とソース電極２０間、ゲート電極２４とドレイン電極２２間、およびゲート電極２４、ソース電極２０およびドレイン電極２２の下層が活性領域１６０を構成し、動作状態において発熱体となる。比較例に係る半導体装置の模式的平面パターン構成では、活性領域１６０に半導体装置の発熱が集中する。

また、比較例に係る半導体装置の模式的平面パターン構成では、ゲート端子電極２４０からゲート電極２４までの距離にばらつきがある。尚、図９において、Ｉ−Ｉ線に沿う模式的断面構造は、後述する図３〜図５に示される第１の実施の形態に係る半導体装置の構成例１〜構成例３と同様である。

（構成例１）
第１の実施の形態に係る半導体装置は、図３に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０，ゲート電極２４およびドレイン電極２２と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８とＧａＮエピタキシャル成長層１２の一部分に形成された素子分離領域１４とを備える。ＧａＮエピタキシャル成長層１２上のアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１６が形成されている。図３に示す半導体装置では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が構成されている。

（構成例２）
第１の実施の形態に係る半導体装置の別の構成例は、図４に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたソース領域２６およびドレイン領域２８と、ソース領域２６上に配置されたソース電極２０，ＧａＮエピタキシャル成長層１２上に配置されたゲート電極２４およびドレイン領域２８上に配置されたドレイン電極２２と、ＧａＮエピタキシャル成長層１２の一部分に形成された素子分離領域１４とを備える。

ＧａＮエピタキシャル成長層１２とゲート電極２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図４に示す構成例２の半導体装置では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が構成されている。

（構成例３）
第１の実施の形態に係る半導体装置の更に別の構成例は、図５に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０およびドレイン電極２２と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８上のリセス部に配置されたゲート電極２４と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８とＧａＮエピタキシャル成長層１２の一部分に形成された素子分離領域１４とを備える。ＧａＮエピタキシャル成長層１２上のアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８との界面には、２ＤＥＧ層１６が形成されている。図５に示す半導体装置は、ＨＥＭＴに相当している。

図３〜図５の構成例は、図１のＩ−Ｉ線に沿う模式的断面構造に相当する。ただし、図３〜図５の構成例では、ソース電極２０およびドレイン電極２２がストライプ形状に表されている。一方、ソース電極２０およびドレイン電極２２は、素子分離領域１４上に延在して配置されていてもよい。すなわち、図１に示すように、島状に配置されていても良い。

第１の実施の形態に係る半導体装置は、図１および図３〜図５のいずれかに示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域と、活性領域を互いに素子分離する素子分離領域１４と、素子分離領域１４によって囲まれた活性領域上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、素子分離領域１４上に配置され、それぞれゲート電極２４，ソース電極２０およびドレイン電極２２に接続されたゲート端子電極２４０，ソース端子電極２００およびドレイン端子電極２２０とを備える。

素子分離領域１４は、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１２の深さ方向の一部まで形成されている。

素子分離領域１４は、イオン注入により形成される。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０¹⁴（ｉｏｎｓ／ｃｍ²）程度であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶ程度である。

素子分離領域１４上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ₂Ｏ₃）膜、酸化膜（ＳｉＯ₂）、酸窒化膜（ＳｉＯＮ）などで形成することができる。

ソース電極２０およびドレイン電極２２は、例えば、Ｔｉ／Ａｌなどで形成される。

ゲート電極２４は、例えばＮｉ／Ａｕなどで形成することができる。

また、基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えていてもよい。

第１の実施の形態に係る半導体装置においては、ゲート電極２４，２４ａ〜２４ｃの配置は、図１および図２に示すように、規則的で相似な自己相似形状、すなわちフラクタル形状となっており、ユニットゲートをチップ内に樹上に効率よく分散することができるため、チャネル温度を下げることができる。その結果、高周波特性および信頼性が向上する。また、各ユニットゲートまでの距離も等間隔となることから、各ユニットゲートでの信号の位相を合わせることができるため高周波特性も改善される。

本発明の第１の実施の形態によれば、電力密度の集中を抑制して発熱の分散を図り、かつ、電気的位相差を低減し、入出力信号の位相を整合化した高性能な半導体装置を提供することができる。

（変形例）
第１の実施の形態の変形例に係る半導体装置の模式的平面パターン構成は、図６に示すように表される。また、第１の実施の形態の変形例に係る半導体装置の模式的断面構造は、図３〜図５に示す構成例１〜構成例３と同様の構造を適用することができる。

第１の実施の形態の変形例に係る半導体装置は、図６および図３〜図５のいずれかに示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域と、活性領域を互いに素子分離する素子分離領域１４と、素子分離領域１４によって囲まれた活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、素子分離領域１４上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極２４０、ソース端子電極２００およびドレイン端子電極２２０とを備える。

第１の実施の形態と同様に、ゲート電極２４，２４ａ〜２４ｃの分岐を再帰的な自己相似のフラクタル図形で構成する。

また、第１の実施の形態と同様に、ゲート電極２４，２４ａ〜２４ｃの分岐における再帰的な自己相似のフラクタル図形は、Ｌシステムである。

また、第１の実施の形態と同様に、ゲート電極２４，２４ａ〜２４ｃの分岐における再帰的な自己相似のフラクタル図形において、θを分岐角度、αを縮小率、ｎを分岐数とすると、ｎ個目の分岐の枝の長さｄ（ｎ，θ）は、ｎ−１個目の分岐の枝の長さｄ（ｎ−１，θ）との関係において、ｄ（ｎ，θ）=α・ｄ（ｎー１，θ）である。特に、図６の例では、αは０．７、分岐角度θは約３０°に相当する。

第１の実施の形態の変形例によれば、電力密度の集中を抑制して発熱の分散を図り、かつ、並列動作するＦＥＴユニットの電気的位相差を低減し、入出力信号の位相を整合化した高性能な半導体装置を提供することができる。

[第２の実施の形態]
第２の実施の形態に係る半導体装置の模式的平面パターン構成は、図７に示すように表される。第２の実施の形態は、ゲート電極２４，２４ａ〜２４ｃの分岐における再帰的な自己相似のフラクタル図形において、αは０．７、分岐角度θを９０°とした構成例に対応する。第２の実施の形態に係る半導体装置の模式的断面構造は、図３〜図５に示す構成例１〜構成例３と同様の構造を適用することができる。その他の構成は、第１の実施の形態と同様であるため、説明は省略する。

第２の実施の形態によれば、電力密度の集中を抑制して発熱の分散を図り、かつ、電気的位相差を低減し、入出力信号の位相を整合化した高性能な半導体装置を提供することができる。

（変形例）
第２の実施の形態の変形例に係る半導体装置の模式的平面パターン構は、図８に示すように表され、図７の構成を並列に３個並べた構成例に対応している。図８の例では、３個並列に並べた例が示されているが、並列に配置される個数は３個に限定されるものではなく、更に多くの個数を並列配置しても良い。第２の実施の形態の変形例に係る半導体装置の模式的断面構造も、図３〜図５に示す構成例１〜構成例３と同様の構造を適用することができる。その他の構成は、第１の実施の形態と同様であるため、説明は省略する。

第２の実施の形態の変形例によれば、電力密度の集中を抑制して発熱の分散を図り、かつ、並列動作するＦＥＴユニットの電気的位相差を低減し、入出力信号の位相を整合化した高性能な半導体装置を提供することができる。

[その他の実施の形態]
上記のように、本発明は第１〜第２の実施の形態およびその変形例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

上記の実施形態では、分岐角度θとして、約３０°、および９０°の例を示したが、分岐角度θの値はこれらに限定されるものではない。

また、上記の実施形態では、αの値として、例えば、０．７の例を示したが、これに限定されるものではない。

更に、上記の実施形態では、分岐数ｎは３の例を示したが、更に分岐数ｎの値を増加しても良い。

なお、本発明の半導体装置としては、ＦＥＴ，ＨＥＭＴ，ＭＥＳＦＥＴに限らず、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子などにも適用できることは言うまでもない。

このように、本発明はここでは記載していない様々な実施の形態などを含む。

本発明の半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。

１０…基板
１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１４…素子分離領域
１６…２次元電子ガス（２ＤＥＧ）層
１８…アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）
２０…ソース電極
２２…ドレイン電極
２４，２４ａ，２４ｂ，２４ｃ…ゲート電極
２６…ソース領域
２８…ドレイン領域
２００…ソース端子電極
２２０…ドレイン端子電極
２４０…ゲート端子電極

Claims

基板と、
前記基板上に配置された窒化物系化合物半導体層と、
前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
前記活性領域を互いに素子分離する素子分離領域と、
前記素子分離領域によって囲まれた前記活性領域上に配置されたゲート電極、ソース電極およびドレイン電極と、
前記素子分離領域上に配置され、それぞれ前記ゲート電極，前記ソース電極および前記ドレイン電極に接続されたゲート端子電極，ソース端子電極およびドレイン端子電極と
を備え、前記ゲート電極の分岐を再帰的な自己相似のフラクタル図形で構成することを特徴とする半導体装置。
基板と、
前記基板上に配置された窒化物系化合物半導体層と、
前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
前記活性領域を互いに素子分離する素子分離領域と、
前記素子分離領域によって囲まれた前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記素子分離領域上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と
を備え、前記ゲート電極の分岐を再帰的な自己相似のフラクタル図形で構成することを特徴とする半導体装置。
前記ゲート電極の分岐における再帰的な自己相似のフラクタル図形は、Lシステムであることを特徴とする請求項１または２に記載の半導体装置。
前記ゲート電極の分岐における再帰的な自己相似のフラクタル図形において、θを分岐角度、αを縮小率、ｎを分岐数とすると、
ｎ個目の分岐の枝の長さｄ（ｎ，θ）は、ｎ−１個目の分岐の枝の長さｄ（ｎ−１，θ）との関係において、
ｄ（ｎ，θ）=α・ｄ（ｎー１，θ）であることを特徴とする請求項１〜３の内、いずれか1項に記載の半導体装置。
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えることを特徴とする請求項１〜４の内、いずれか１項に記載の半導体装置。